KR102544160B1 - 전압 제어 장치 - Google Patents

전압 제어 장치 Download PDF

Info

Publication number
KR102544160B1
KR102544160B1 KR1020160119542A KR20160119542A KR102544160B1 KR 102544160 B1 KR102544160 B1 KR 102544160B1 KR 1020160119542 A KR1020160119542 A KR 1020160119542A KR 20160119542 A KR20160119542 A KR 20160119542A KR 102544160 B1 KR102544160 B1 KR 102544160B1
Authority
KR
South Korea
Prior art keywords
voltage
ots
voltage terminal
devices
abandoned
Prior art date
Application number
KR1020160119542A
Other languages
English (en)
Other versions
KR20180031282A (ko
Inventor
홍윤석
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020160119542A priority Critical patent/KR102544160B1/ko
Priority to US15/404,829 priority patent/US9922708B1/en
Publication of KR20180031282A publication Critical patent/KR20180031282A/ko
Application granted granted Critical
Publication of KR102544160B1 publication Critical patent/KR102544160B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/263—Arrangements for using multiple switchable power supplies, e.g. battery and AC
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is dc as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
    • G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
    • G11C5/146—Substrate bias generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/231—Multistable switching devices, e.g. memristors based on solid-state phase change, e.g. between amorphous and crystalline phases, Ovshinsky effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Theoretical Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Electromagnetism (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

전압 제어 장치에 관한 기술이다. 본 실시예에 따른 전압 제어 장치는 제 1 전압 터미널, 상기 제 1 전압 터미널과 전압 차이를 갖는 제 2 전압 터미널, 상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이에 연결되며 복수 개가 직렬로 연결된 OTS(Ovonics threshold switch) 장치들, 및 상기 복수 개의 OTS 장치 전체 또는 일부를 선택적으로 구동시키기 위한 복수 개의 스위치를 포함한다.

Description

전압 제어 장치{Voltage Controlling Circuit}
본 발명은 반도체 집적 회로 장치에 관한 것으로, 보다 구체적으로는 OTS 장치를 이용한 전압 제어 장치에 관한 것이다.
반도체 집적 회로 장치는 파워 서플라이 전압을 인가 받아, 내부 전압에 적절한 전압으로 변경하는 전압 제어 장치를 포함할 수 있다. 이와 같은 전압 제어 장치는 저항 등의 소자를 이용하여, 전압을 강하 또는 배분하여, 내부 회로 동작에 적합한 전압을 생성할 수 있다. 그 밖에 전압 제어 장치는 파워 서플라이에 포함될 수 있는 비정상적인 성분을 일정 전압으로 강하시켜 내부 회로에 제공하는 역할 또한 수행할 수 있다.
본 발명은 좁은 면적을 차지하면서도 단시간내에 최적의 전압을 생성할 수 있는 전압 제어 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 전압 제어 장치는, 제 1 전압 터미널, 상기 제 1 전압 터미널과 전압 차이를 갖는 제 2 전압 터미널, 및 상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이에 연결되며 복수 개가 직렬로 연결된 OTS(Ovonics threshold switch) 장치들을 포함할 수 있다.
본 발명의 다른 실시예에 따른 전압 제어 장치는, 제 1 전압 터미널, 상기 제 1 전압 터미널과 전압 차이를 갖는 제 2 전압 터미널, 상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이에 연결되며 복수 개가 직렬로 연결된 OTS(Ovonics threshold switch) 장치들, 및 상기 복수 개의 OTS 장치 전체 또는 일부를 선택적으로 구동시키기 위한 복수 개의 스위치를 포함한다.
좁은 면적을 차지하면서도 빠른 속도로 전압을 강하시켜, 다양한 전압을 생성할 수 있다.
도 1은 본 발명의 일 실시예에 따른 전압 제어 장치를 보여주는 회로도이다.
도 2는 본 발명의 일 실시예에 따른 OTS 장치의 단면도이다.
도 3은 본 발명의 일 실시예에 따른 직렬 연결된 OTS 장치들이 반도체 기판상에 집적된 구조를 보여주는 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 전압 제어 장치를 보여주는 회로도이다.
도 5는 본 발명의 다른 실시에에 따른 제어 신호 발생 회로를 보여주는 개략적인 회로도이다.
도 6는 본 발명의 일 실시예에 따른 OTS 장치의 전류 전압 특성을 보여주는 그래프이다.
도 7은 본 발명의 일부 실시예들에 따른 시스템을 예시하는 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 전압 제어 장치의 개략적인 블록도이다.
도 1을 참조하면, 전압 제어 장치(100)는 제 1 전압 터미널, 제 2 전압 터미널, 및 복수의 OTS(Ovonic threshold switch) 장치(110,130,150)를 포함할 수 있다.
상기 제 1 전압 터미널은 예를 들어, 파워 서플라이 전압(VDD) 터미널일 수 있고, 제 2 전압 터미널은 예를 들어 접지 전압(VSS) 터미널일 수 있다. 제 1 및 제 2 전압 터미널은 복수의 OTS 장치(110, 130,150)의 구동을 위해 소정의 전압 차이를 가질 수 있다. 예를 들어, 상기 제 1 전압 터미널(VDD)과 상기 제 2 전압 터미널(VSS) 사이의 전압 차이는 상기 복수의 OTS 장치들(110,130,150)의 임계 전압의 총합보다 크도록 설정될 수 있다.
복수의 OTS 장치(110,130,150)는 상기 제 1 전압 터미널(VDD)과 제 2 전압 터미널(VSS) 사이에 직렬로 연결될 수 있다. 본 실시예에서는 예를 들어, 3개의 OTS 장치(110,130,150)가 상기 제 1 전압 터미널(VDD)과 제 2 전압 터미널(VSS) 사이에 순차적으로 연결될 수 있다.
여기서, 각각의 OTS 장치(110,130,150)는 도 2에 도시된 바와 같이, 하부 전극(110a,130a,150a), 상기 하부 전극(110a,130a,150a) 상부에 형성되는 상변화 물질에 해당하는 칼코게나이드층(chalcogenide:110b,130b,150b) 및 상기 칼코게나이드층(110b,130b,150b) 상부에 형성되는 상부 전극(110c,130c,150c)의 적층 구조물로 구성될 수 있다. 각각의 OTS 장치(110,130,150)는 "온/오프" 동작을 위하여, 칼코게나이드 재료의 특성을 이용할 수 있다. 상기 칼코게나이드층(110b,130b,150b)은 그것의 임계 전압 또는 그 보다 높은 전압(혹은 임계 전류 또는 그 이상의 전류)이 상기 상부 전극(110c,130c,150c) 또는 하부 전극(110a,130a,150a)으로부터 인가될 때, 저항이 큰 상태(비정질 상태 혹은 절연 상태)에서 저항이 낮은 도전 상태로 유도되는 스위칭 특성을 갖는다. 상기 OTS 장치(110,130,150)는 상기와 같은 칼코게나이드 특성을 가지고 있기 때문에, 빠르고 재현 가능한 스위칭을 제공할 수 있다.
또한, 상기 칼코게나이드층(110b,130b,150b)은 일반적으로 칼코겐 원소 및 하나 이상의 화학적 또는 구조적 개질 원소(modifying element)를 포함할 수 있다. 예를 들어, 칼코겐 원소는 주기율표의 VI열에 해당하는 Te, Se 및 S 중 하나가 선택될 수 있고, 개질 원소는 예를 들어, 주기율표의 III열에 해당하는 Ga, Al 및 In 중 하나, 또는 주기율표 V열에 해당하는 P, As, 및 Sb 중 하나로부터 선택될 수 있다. 상기한 원소들의 성분비 및 칼코게나이드층(110b,130b,150b)의 두께에 의해 다양한 저항 값을 나타낼 수 있다.
상술한 바와 같이, 제 1 내지 제 3 OTS 장치(110,130,150)는 상기 제 1 전압 터미널의 전압(VDD)과 제 2 전압 터미널의 전압(VSS)에 의해 구동되어, 저항으로서 구동될 수 있다. 이때, 상기 제 1 내지 제 3 OTS 장치(110,130,150)의 칼코게나이드층(110b,130b,150b)의 두께에 따라, 제 1 내지 제 3 OTS 장치(110,130,150)은 서로 다른 저항값을 가질 수 있다.
상기 제 1 내지 제 3 OTS 장치(110,130,150)이 저항의 형태로 동작됨에 따라, 제 3 OTS 장치(150) 및 제 2 OTS 장치(130)의 연결 노드에서 제 1 분배 전압(V1)이 얻어질 수 있고, 제 2 OTS 장치(130) 및 제 1 OTS 장치(110)의 연결 노드에서 제 2 분배 전압(V2)이 얻어질 수 있다. 예를 들어, 제 1 분배 전압(V1) 및 제 2 분배 전압(V2)은 다음의 식에 의해 얻어질 수 있다.
V1= VDD×(ROTS2+ROTS1/ROTS3+ROTS2+ROTS1)
V2= VDD×(ROTS1/ROTS3+ROTS2+ROTS1)
이와 같은 제 1 내지 제 3 OTS 장치(110,130,150)는 도 3에 도시된 바와 같이, 반도체 기판(101) 상부에 절연막(105,115,135,155)들을 사이에 두고 적층될 수 있다. 상기 제 1 내지 제 3 OTS 장치(110,130,150)는 콘택부(120,140,160)를 통해 순차적으로 연결됨에 따라, 직렬 연결을 구현할 수 있다. 직렬로 연결된 OTS 장치들(110,130,150)은 반도체 기판(101)상에 상호 적층된 형태로 구성되기 때문에, 폴리 실리콘 배선으로 구성되는 종래의 저항보다 좁은 면적을 가질 수 있다. 또한, OTS 장치는 그것의 스위칭 속도가 상당히 빠르기 때문에, 빠른 시간내에 다양한 분배 전압을 얻을 수 있다.
도 4는 본 발명의 다른 실시예에 따른 전압 제어 장치를 나타내는 회로도이다.
본 실시예의 전압 제어 장치(100a)는 직렬로 연결된 복수의 OTS 장치들(110,130,150) 각각에 연결된 스위치(SW1,SW2,SW3)를 더 포함할 수 있다. 상기 스위치(SW1,SW2,SW3)는 예를 들어, 스위치 제어 신호(TM1,TM2,TM3)에 응답하여 구동되는 트랜스미션 게이트일 수 있으며, 상기 스위치(SW1,SW2,SW3)의 선택적 동작에 의해 복수의 OTS 장치들(110,130,150)들 모두 또는 일부를 구동시킬 수 있다.
상기 스위치 제어 신호(TM1,TM2,TM3)는 도 5에 도시된 바와 같은 제어 신호 발생 회로(200)에서 생성될 수 있다.
제어 신호 발생 회로(200)는 도 5에 도시된 바와 같이, 디코더(210) 및 제 1 내지 제 4 저장 유닛(220a~220d)을 포함할 수 있다.
디코더(210)는 예를 들어, 2 비트 콘트롤 신호(CTRL<0:1>)를 입력받아, 제 1 내지 제 4 디코딩 신호(D1~D4)를 생성하도록 구성된다.
제 1 저장 유닛(220a)은 (0,0,0) 정보를 저장할 수 있고, 제 2 저장 유닛(220b)은 (0,0,1) 정보를 저장할 수 있고, 제 3 저장 유닛(220c)은 (0,1,1) 정보를 저장할 수 있고, 제 4 저장 유닛(220d)은 (1,1,1) 정보를 저장할 수 있다. 이와 같은 제 1 내지 제 4 저장 유닛(220a~220d)은 예를 들어 퓨즈 구조체이거나 래치 회로일 수 있다.
상기 제 1 내지 제 4 디코딩 신호(D1~D4)는 상기 제 1 내지 제 4 저장 유닛(220a~220d)에 각각 연결된다. 인에이블된 디코딩 신호(D1~D4)에 따라, 제 1 내지 제 4 저장 유닛(220a~220d)에 저장된 정보들 중 선택되는 정보가 스위칭 제어 신호(TM1,TM2,TM3)로서 출력될 수 있다.
이에 따라, 직렬로 연결된 OTS 장치들(110,130,150) 전체 또는 일부를 선택적으로 구동시킬 수 있으므로, 파워 서플라이 전압을 원하는 레벨로 강하시킬 수 있다.
본 실시예에 따른 OTS 장치(110,130,150)는 도 6에 도시된 바와 같이, 스냅 백(snap back) 현상을 가지고 있다. 즉, OTS 장치(110,130,150)는 임계 전압(Vth)보다 낮은 전압에 반응하여, "오프(off)" 상태 예컨대, 전기적으로 비도전 상태를 유지할 수 있다. 또한, OTS 장치(110,130,150)는 임계 전압(Vth)보다 높은 전압에 반응하여, "온(on)" 상태로 스냅백된다. 즉, "온" 상태의 OTS 장치(110,130,150)는 이른바 "홀딩 전압(holding voltage)" 레벨로 거의 변함없이 유지하는 전압 특성을 이용하여 상당량의 전류를 빠르게 운반할 수 있다. 이에 따라, 일정 전압을 빠른 속도로 전압 강하시킬 수 있다.
도 7은 본 발명의 일 실시예에 따른 하나 이상의 프로세서(502) 중 적어도 하나에 결합된 시스템 제어 로직(504), 시스템 제어 로직(504)에 결합된 반도체 집적 회로 장치(100), 및 시스템 제어 로직(504)에 결합된 하나 이상의 통신 인터페이스(506)를 포함하는 예시의 시스템(500)을 예시한다.
통신 인터페이스(506)는 하나 이상의 네트워크를 통해, 및/또는 임의의 그 외의 적합한 디바이스들과 통신하기 위한, 시스템(500)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(506)는 임의의 적합한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 일 실시예에 대한 통신 인터페이스(506)는, 예를 들어, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다. 무선 통신을 위해, 일 실시예에 대한 통신 인터페이스(506)는 하나 이상의 안테나를 사용할 수 있다.
일 실시예에 따른 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징되어 SiP(System in Package)를 형성할 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러(들)를 위한 로직과 함께 동일한 다이 상에 집적될 수 있다.
일 실시예에 대해, 프로세서(502) 중 적어도 하나가 시스템 제어 로직(504)의 하나 이상의 컨트롤러를 위한 로직과 함께 동일한 다이 상에 집적되어 SoC(System on Chip)를 형성할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 임의의 적합한 인터페이스를 프로세서(502) 중 적어도 하나 및/또는 시스템 제어 로직(504)과 통신하는 임의의 적합한 디바이스 또는 컴포넌트에 제공하기 위한 임의의 적합한 인터페이스 컨트롤러들을 포함할 수 있다.
일 실시예에 대한 시스템 제어 로직(504)은 셋(set), 리셋(reset) 및 리드 동작들과 같은, 그러나 이에 한정되지 않는, 다양한 액세스 동작들을 제어하기 위한 인터페이스를 반도체 집적 회로 장치(100)에 제공하기 위한 저장 컨트롤러(508)를 포함할 수 있다. 저장 컨트롤러(508)는 반도체 집적 회로 장치(100)를 제어하도록 특별히 구성된 제어 로직(510)을 포함할 수 있다. 제어 로직(410)은 드라이버들, 레벨 쉬프터들, 글로벌 셀렉터들 등을 제어하기 위한 다양한 선택 신호들을 더 생성할 수 있다. 다양한 실시예들에서, 제어 로직(510)은, 프로세서(들)(502) 중 적어도 하나에 의해 실행되는 경우 저장 컨트롤러로 하여금 전술한 동작들을 수행하게 하는, 비 일시적 컴퓨터 판독 가능 매체에 저장된 명령어들일 수 있다.
다양한 실시예들에서, 시스템(500)은 데스크톱 컴퓨팅 디바이스, 랩톱 컴퓨팅 디바이스, 모바일 컴퓨팅 디바이스(예를 들어, 스마트폰, 태블릿 등)일 수 있다. 시스템(500)은 더 많거나 또는 더 적은 컴포넌트들, 및/또는 상이한 아키텍처들을 가질 수 있다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능하다.
101: 반도체 기판 110, 130, 150: OTS 장치
120,140,160: 콘택부 SW1,SW2,SW3: 스위치

Claims (14)

  1. 제 1 전압 터미널;
    상기 제 1 전압 터미널과 전압 차이를 갖는 제 2 전압 터미널; 및
    상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이에 연결되며 복수 개가 직렬로 연결된 OTS(Ovonics threshold switch) 장치들을 포함하고,
    상기 복수의 OTS 장치들은 반도체 기판 상에 적층되도록 형성되고,
    적층된 상기 OTS 장치들은 콘택부를 통해 전기적으로 연결되는 전압 제어 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이의 전압 차이는 상기 복수의 OTS 장치들의 임계 전압의 총합보다 크도록 설정되는 전압 제어 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 OTS 장치 각각은,
    제 1 전극,
    상기 제 1 전극 상부에 형성되는 칼코게나이드층 및
    상기 칼코게나이드층 상부에 형성되는 제 2 전극을 포함하는 전압 제어 장치.
  4. 삭제
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    상기 OTS 장치들의 연결 노드 마다 전압 출력 노드가 구비되는 전압 제어 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제 1 항에 있어서,
    직렬로 연결된 상기 복수의 OTS 장치 각각을 제어하는 스위치들을 더 포함하는 전압 제어 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제 6 항에 있어서,
    상기 스위치들은 스위치 제어 신호에 의해 개별적으로 구동되는 트랜스미션 게이트인 전압 제어 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제 7 항에 있어서,
    상기 스위치 제어 신호를 생성하는 제어 신호 발생 회로를 더 포함하며,
    상기 제어 신호 발생 회로는,
    입력 콘트롤 신호를 입력받아 복수의 디코딩 신호를 출력하는 디코더; 및
    상기 디코딩 신호 각각과 연결되며, 상기 복수의 OTS 장치의 온/오프 정보를 저장하는 복수의 저장 유닛을 포함하는 전압 제어 장치.
  9. 제 1 전압 터미널;
    상기 제 1 전압 터미널과 전압 차이를 갖는 제 2 전압 터미널;
    상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이에 연결되며 복수 개가 직렬로 연결된 OTS(Ovonics threshold switch) 장치들; 및
    상기 복수 개의 OTS 장치 전체 또는 일부를 선택적으로 구동시키기 위한 복수 개의 스위치를 포함하고,
    상기 복수의 OTS 장치들은 반도체 기판 상에 적층되도록 형성되고,
    적층된 상기 OTS 장치들은 콘택부를 통해 전기적으로 연결되는 전압 제어 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 스위치는 상기 OTS 장치 각각에 대응되도록 연결되는 전압 제어 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 스위치는 스위치 제어 신호에 응답하여 구동되는 트랜스미션 게이트인 전압 제어 장치.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제 11 항에 있어서,
    상기 스위치 제어 신호를 생성하는 제어 신호 발생 회로를 더 포함하며,
    상기 제어 신호 발생 회로는
    입력 콘트롤 신호를 입력받아 복수의 디코딩 신호를 출력하는 디코더; 및
    상기 디코딩 신호 각각과 연결되며, 상기 복수의 OTS 장치의 온/오프 정보를 저장하는 복수의 저장 유닛을 포함하는 전압 제어 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 제 1 전압 터미널과 상기 제 2 전압 터미널 사이의 전압 차이는 상기 복수의 OTS 장치들의 임계 전압의 총합보다 크도록 설정되는 전압 제어 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제 9 항에 있어서,
    상기 OTS 장치 각각은,
    제 1 전극,
    상기 제 1 전극 상부에 형성되는 칼코게나이드층 및
    상기 칼코게나이드층 상부에 형성되는 제 2 전극을 포함하는 전압 제어 장치.
KR1020160119542A 2016-09-19 2016-09-19 전압 제어 장치 KR102544160B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160119542A KR102544160B1 (ko) 2016-09-19 2016-09-19 전압 제어 장치
US15/404,829 US9922708B1 (en) 2016-09-19 2017-01-12 Voltage controlling circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160119542A KR102544160B1 (ko) 2016-09-19 2016-09-19 전압 제어 장치

Publications (2)

Publication Number Publication Date
KR20180031282A KR20180031282A (ko) 2018-03-28
KR102544160B1 true KR102544160B1 (ko) 2023-06-16

Family

ID=61598579

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160119542A KR102544160B1 (ko) 2016-09-19 2016-09-19 전압 제어 장치

Country Status (2)

Country Link
US (1) US9922708B1 (ko)
KR (1) KR102544160B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040114413A1 (en) * 2002-12-13 2004-06-17 Parkinson Ward D. Memory and access devices
US20090310402A1 (en) * 2008-06-17 2009-12-17 Ovonyx, Inc. Method and apparatus for decoding memory

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5543737A (en) * 1995-02-10 1996-08-06 Energy Conversion Devices, Inc. Logical operation circuit employing two-terminal chalcogenide switches
US5714768A (en) * 1995-10-24 1998-02-03 Energy Conversion Devices, Inc. Second-layer phase change memory array on top of a logic device
US7764477B2 (en) * 2008-03-31 2010-07-27 Ovonyx, Inc. Electrostatic discharge protection circuit including ovonic threshold switches
US8374022B2 (en) * 2009-12-21 2013-02-12 Intel Corporation Programming phase change memories using ovonic threshold switches
US8486743B2 (en) * 2011-03-23 2013-07-16 Micron Technology, Inc. Methods of forming memory cells
US9245926B2 (en) * 2012-05-07 2016-01-26 Micron Technology, Inc. Apparatuses and methods including memory access in cross point memory
US8729523B2 (en) * 2012-08-31 2014-05-20 Micron Technology, Inc. Three dimensional memory array architecture
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040114413A1 (en) * 2002-12-13 2004-06-17 Parkinson Ward D. Memory and access devices
US20090310402A1 (en) * 2008-06-17 2009-12-17 Ovonyx, Inc. Method and apparatus for decoding memory

Also Published As

Publication number Publication date
US20180082739A1 (en) 2018-03-22
KR20180031282A (ko) 2018-03-28
US9922708B1 (en) 2018-03-20

Similar Documents

Publication Publication Date Title
US8830738B2 (en) Non-volatile memory with resistive access component
KR100851843B1 (ko) 위상 변화 메모리 장치, 방법 및 시스템
US8223580B2 (en) Method and apparatus for decoding memory
CN104303301B (zh) 切换装置结构及方法
JP6577954B2 (ja) 切り替えコンポーネントおよびメモリユニット
EP3503108B1 (en) Forming structure and method for integrated circuit memory
US10256190B2 (en) Variable resistance memory devices
US10388561B2 (en) Semiconductor integrated circuit device having electrostatic discharge protection circuit
WO2017052565A1 (en) Self-aligned memory array
US20140225646A1 (en) Decoder circuits having metal-insulator-metal threshold switches
KR102544160B1 (ko) 전압 제어 장치
KR102513531B1 (ko) Eos 보호 회로를 구비한 반도체 집적 회로 장치
JP2019164874A (ja) 記憶装置
JP7472041B2 (ja) メモリビットセルの動作のための方法、システムおよびデバイス
US11145810B2 (en) Memory device
KR102513534B1 (ko) 정전기 방전 보호 회로를 구비한 반도체 집적 회로 장치
KR20240066594A (ko) 비휘발성 특성을 가지는 ots 및 상변화층의 적층구조

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant