KR100851843B1 - 위상 변화 메모리 장치, 방법 및 시스템 - Google Patents
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Abstract
메모리(100)는 위상 변화 메모리 소자(130) 및 직렬 접속된 제 1 선택 디바이스(125)와 제 2 선택 디바이스(120)을 포함할 수 있다. 제 2 선택 디바이스(120)는 제 1 선택 디바이스(125)보다 높은 저항과 큰 임계 전압을 가질 수 있다. 일 실시예에서, 제 1 선택 디바이스는 자신의 홀딩 전압과 실질적으로 동일한 임계 전압을 가질 수 있다. 몇몇 실시예에서, 선택 디바이스(120,125)와 메모리 소자(130)는 칼코게나이드로 이루어질 수 있다. 몇몇 실시예에서, 선택 디바이스(120,125)는 프로그램 가능하지 않은 칼코게나이드로 이루어질 수 있다. 고 임계 전압을 갖는 선택 디바이스는 조합으로의 누설의 원인이 될 수 있지만, 증가한 스냅백도 나타낼 수 있다. 스냅백 증가는 저 임계 전압을 갖는 선택 디바이스에 의해 저지되어, 몇몇 실시예에서 저누설 및 고성능과 조합된다.
Description
본 발명은 일반적으로 위상 변화 메모리 디바이스에 관한 것이다.
위상 변화 메모리 디바이스는 전자 메모리 애플리케이션용 위상 변화 물질, 즉, 통상 비결정체 상태와 통상 결정체 상태 사이에서 전기적으로 스위칭될 수 있는 물질을 사용한다. 일 애플리케이션에서, 메모리 소자의 한 유형은 통상 비결정체의 구조 상태와 통상 결정체 공간 순서 사이에서 또는 완전한 비결정체 상태와 완전한 결정체 상태 사이의 전체 스펙트럼을 통해 공간 순서의 상이한 검출가능한 상태 사이에서 전기적으로 스위칭될 수 있는 위상 변화 물질을 이용한다. 위상 변화 물질의 상태는 결정체 상태, 반결정체 상태, 비결정체 상태 또는 저항값을 나타내는 반비결정체 상태가 될 때, 물질의 위상 또는 물리적 상태(예컨대, 결정체 또는 비결정체)를 나타내는 값이 다른 프로그래밍 이벤트에 의해 변할 때까지 계속 유지된다는 점에서 비휘발성이다. 이 상태는 전력 제거에 의해 변하지 않는다.
트랜지스터 또는 다이오드는 위상 변화 물질에 접속될 수 있고, 프로그래밍 또는 판독 동작 중에 위상 변화 물질에 액세스하는 선택 디바이스로서 제공할 수 있다. 트랜지스터 또는 다이오드는 전형적으로 규소 단일 결정 기판의 상부 표면 위 또는 안에 형성된다. 트랜지스터는 메모리 칩에서 비교적 큰 부분을 차지하므로, 메모리 셀 크기가 증가함으로써, 메모리 용량 및 메모리 칩의 비트 당 원가에 악영향을 줄 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리를 도시하는 개략도이다.
도 2는 액세스 디바이스의 전류-전압 특성을 도시하는 도면이다.
도 3은 조합 액세스 디바이스의 전류-전압 특성을 도시하는 도면이다.
도 4는 본 발명의 일 실시예에 따른 도 1에 도시된 메모리의 일부에 대한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 시스템의 일부를 도시하는 블록도이다.
도 1을 참조하면, 메모리(100)의 실시예가 도시된다. 메모리(100)는 3×3 어레이의 메모리 셀(111 내지 119)을 포함할 수 있는데, 여기서 메모리 셀(111 내지 119)은 각각 선택 디바이스(120), 선택 디바이스(125) 및 메모리 소자(130)를 포함한다. 3×3 어레이는 도 1에 도시되었지만, 본 발명의 범주는 이것으로 제한되지 않는다. 메모리(100)는 더 큰 메모리 셀 어레이를 가질 수 있다.
일 실시예에서, 메모리 소자(130)는 위상 변화 물질을 포함할 수 있다. 이 러한 실시예에서, 메모리(100)는 위상 변화 메모리로서 지칭될 수 있다. 위상 변화 물질은 예컨대, 열, 광, 전압 전위 또는 전류와 같은 에너지의 애플리케이션을 통해 변할 수 있는 전기적 특성(예컨대, 저항, 캐패시턴스 등)을 갖는 물질일 수 있다. 위상 변화 물질의 예는 칼코게나이드(chalcogenide)를 포함할 수 있다.
칼코게나이드 합금은 메모리 소자 또는 전자 스위치에서 사용될 수 있다. 칼코게나이드 물질은 주기율표의 Ⅵ 열로부터의 적어도 하나의 원소를 포함하는 물질이거나 예컨대, 텔루르(tellurium), 황(sulfur) 또는 셀레늄(selenium) 원소 중 임의의 원소와 같은 하나 이상의 칼코겐 원소들을 포함하는 물질일 수 있다.
메모리(100)는 열 라인(141 내지 143) 및 행 라인(151 내지 153)을 포함하여 기록 또는 판독 동작 중에 특정 메모리 셀 어레이를 선택할 수 있다. 열 라인(141 내지 143) 및 행 라인(151 내지 153)은 이들 라인이 프로그래밍 또는 판독 중에 메모리 셀(111 내지 119)을 어드레싱하는 데 사용될 수 있으므로, 어드레스 라인으로도 지칭될 수 있다. 열 라인(141 내지 143)은 비트 라인으로도 지칭될 수 있고, 행 라인(151 내지 153)은 워드 라인으로도 지칭될 수 있다.
메모리 소자(130)는 행 라인(151 내지 153)에 접속될 수 있고, 선택 디바이스(120 및 125)를 통해 열 라인(141 내지 143)에 결합될 수 있다. 2개의 디바이스(120 및 125)가 도시되었지만, 더 많은 선택 디바이스가 사용될 수도 있다. 따라서, 특정 메모리 셀(예컨대, 메모리 셀(115))이 선택되면, 전압 전위는 열 라인(예컨대, 142) 및 행 라인(예컨대, 152)에 인가되어 메모리 셀을 통해 전압 전위를 인가할 수 있다.
직렬 접속된 선택 디바이스(120 및 125)는 메모리 소자(130)의 프로그래밍 또는 판독 동안에 메모리 소자(130)에 액세스하는 데 사용될 수 있다. 선택 디바이스는 결정체 위상 변화에 대하여 비결정체를 나타내지 않고, 홀딩 전압이 존재하는 동안에만 지속할 수 있는 도전율의 빠른 전계 개시 변화를 겪는 칼코게나이드 합금으로 제조될 수 있는 오보닉 임계 스위치(ovonic threshold switch)이다. 선택 디바이스(120,125)는 메모리 셀을 통해 인가되는 전압 전위량에 따라, 보다 구체적으로는 선택 디바이스를 통과한 전류가 선택 디바이스의 임계 전류 또는 전압을 초과하는지 여부에 따라 "오프" 또는 "온"하는 스위치로서 동작할 수 있고, 이어서 디바이스를 온 상태로 트리거한다. 오프 상태는 실질적으로 비도전성 상태일 수 있고, 온 상태는 실질적으로 오프 상태보다 저항이 낮은 도전성 상태일 수 있다. 온 상태에서, 선택 디바이스를 통과한 전압은 선택 디바이스의 홀딩 전압 VH＋IxRon과 같으며, 여기서 Ron은 VH로부터의 동적 저항이다. 예컨대, 선택 디바이스(120,125)는 임계 전압을 가질 수 있고, 만일 선택 디바이스(120,125)의 임계 전압 미만인 전압 전위가 선택 디바이스(120,125)를 통해 인가되면, 적어도 하나의 선택 디바이스(120 또는 125)는 "오프" 또는 상대적으로 높은 저항 상태에 놓여 전류가 메모리 셀을 통해 거의 전달되지 않거나 전혀 전달되지 않을 수 있으며, 선택된 행으로부터 선택된 열까지의 대부분의 전압 하강은 선택 디바이스를 통과한다. 이와 달리, 만일 선택 디바이스(120,125)의 임계 전압보다 높은 전압 전위가 선택 디바이스(120,125)에 인가되면, 양 선택 디바이스(120,125)는 "턴 온", 즉, 상대적 으로 낮은 저항 상태에서 동작하여 전류가 메모리 셀을 통해 전달된다. 바꾸어 말하면, 사전결정된 전압 전위, 예컨대, 임계 전압 미만인 전압 전위가 선택 디바이스(120,125)를 통해 인가되면, 선택 디바이스(120,125)는 실질적으로 비도전성 상태에 존재할 수 있다. 사전결정된 전압 전위보다 높은 전압 전위가 선택 디바이스(120,125)를 통해 인가되면, 선택 디바이스(120,125)는 실질적으로 도전성 상태에 존재할 수 있다. 선택 디바이스(120,125)는 액세스 디바이스, 아이솔레이션 디바이스 또는 스위치로도 지칭될 수 있다.
일 실시예에서, 각 선택 디바이스(120,125)는 예컨대, 칼코게나이드 합금과 같은 스위칭 물질을 포함할 수 있고, 오보닉 임계 스위치 또는 간단히 오보닉 스위치로 지칭될 수 있다. 선택 디바이스(120,125)의 스위칭 물질은 사전결정된 전류 또는 전압 전위를 인가함으로써 높은 저항 "오프" 상태(예컨대, 약 10 ㏁보다 높음)와 상대적으로 낮은 저항 "온" 상태(예컨대, VH와 직렬로 약 1000 Ω) 사이에서 반복적 및 가역적으로 스위칭될 수 있는 2개의 전극 사이에 배치된 실질적으로 비결정체 상태에 존재할 수 있다. 이러한 실시예에서, 각 선택 디바이스(120,125)는 비결정체 상태에 존재하는 위상 변화 메모리 소자와 유사한 전류-전압(I-V) 특성을 가질 수 있는 2개의 단자 디바이스일 수 있다. 그러나, 위상 변화 메모리 소자와는 달리, 선택 디바이스(120,125)의 스위칭 물질은 위상이 변할 수 없다. 즉, 선택 디바이스(120,125)의 스위칭 물질은 프로그래밍가능한 물질일 수 없으므로, 선택 디바이스(120,125)는 정보를 저장할 수 있는 메모리 디바이스일 수 없다. 예컨 대, 선택 디바이스(120,125)의 스위칭 물질은 영구적으로 비결정체일 수 있고, I-V 특성도 작동 수명 내내 동일할 수 있다. 선택 디바이스(120,125)의 I-V 특성의 대표적인 예는 도 2 및 도 3에 도시된다.
도 2를 참조하면, 저전압 또는 저전계 모드 -즉, 선택 디바이스(120)를 통해 인가된 전압은 임계 전압(VTH로 표시) 미만임- 에서, 선택 디바이스(120)는 "오프" 또는 비도전성일 수 있고, 상대적으로 높은 저항(예컨대, 약 10 ㏁보다 높음)을 나타낼 수 있다. 선택 디바이스(120)는 충분한 전압(예컨대, VTH)이 인가되거나 충분한 전류(예컨대, ITH)가 인가될 때까지 오프 상태에 남아서 디바이스(120)를 도전성, 상대적으로 낮은 저항 온 상태로 스위칭할 수 있다. 대략 VTH보다 높은 전압 전위가 선택 디바이스(120)를 통해 인가된 후에, 선택 디바이스(120)를 통과한 전압 전위는 홀딩 전압 전위(VTH로 표시)까지 하강("스냅백(snapback)")할 수 있다. 스냅백은 선택 디바이스의 VTH와 VH 사이의 전압차를 지칭할 수 있다.
온 상태에서, 선택 디바이스(120)를 통해 전달된 전류가 증가하므로, 선택 디바이스(120)를 통과한 전압 전위는 VH의 홀딩 전압에 근접할 수 있다. 선택 디바이스(120)는 선택 디바이스(120)를 통과하는 전류가 홀딩 전류(ITH로 표시) 이하로 하강할 때까지 온 상태일 수 있다. 이 값 이하에서, 선택 디바이스(120)는 VTH 및 ITH가 다시 초과될 때까지 턴 오프 및 상대적으로 높은 저항, 비도전성 오프 상태로 리턴할 수 있다.
일 실시예에서, 디바이스(120)(도 2)는 디바이스(125)(도 3)보다 높은 저항 및 높은 임계 전압(VTH)을 가질 수 있다. 디바이스(120)는 높은 활성화 에너지도 가질 수 있다. 디바이스(125)의 임계 및 홀딩 전압은 실질적으로 같고, 일 실시예에서, 스냅백 전압은 0.25 V 미만이다. 디바이스(125)는 디바이스(120)보다 높은 누설을 가질 수 있고, 실질적으로 VH 이하인 VTH를 가질 수 있다. 만일 VTH가 VH 미만이면, 스냅백 전압은 최소화된다. 바람직하게, 디바이스(125)의 VH는 디바이스(120)의 스냅백 전압보다 높다. 양 디바이스(120,125)가 스위치 온되면, 직렬인 양 디바이스의 VH는 양 디바이스가 온일 때 각 디바이스를 통과한 홀드 전압의 합과 같다. 조합된 디바이스(120,125)는 디바이스(120)의 스냅백과 유사한 VH를 가질 수 있다. 이어서, 디바이스(120)의 임계 전류를 디바이스(125)의 임계 전류보다 상당히 낮게 조정함으로써, 디바이스(125)를 통과한 전압은 디바이스(120)가 트리거할 때 최소화되어 스냅백 전압을 최소화할 것이다. 만일 디바이스(125)의 VH가 디바이스(120)의 스냅백 전압보다 크고 디바이스(125)의 임계 전압과 거의 동일하면, 디바이스(120,125)는 몇몇 실시예에서, 임계 전류 디바이스(125)일 수 있는 한 쌍의 높은 임계 전류보다 큰 전류의 인가에 따라 조합이 오프에서 온까지 스위칭될 때 스냅백 전압이 거의 없이 함께 작동할 것이다. 일 실시예에서, 디바이스(120)가 스위치 온 될 때 디바이스(120)의 저항은 디바이스(125)의 저항의 10배일 수 있으 므로, 대부분의 전압 하강은 디바이스(120)를 통과한다.
도 4를 참조하면, 메모리(100)의 메모리 셀(예컨대, 115)의 실시예는 본 발명의 일 실시예에서 수직 적층으로 배열된다. 그러나, 디바이스의 순서가 변하는 구성 및 직렬로 묶인 2개 또는 3개의 개별 적층을 갖는 구성을 포함하는 다른 구성도 사용될 수 있다. 메모리 셀(115)은 기판(240), 기판(240)을 덮는 절연 물질(260) 및 절연 물질(260)을 덮는 도전 물질(270)을 포함할 수 있다. 도전 물질(270)은 어드레스 라인(예컨대, 행 라인 152)일 수 있다. 도전 물질(270) 위에, 전극(340)이 절연 물질(280)의 일부분 사이에 형성될 수 있다. 전극(340) 위에, 메모리 물질(350), 전극 물질(360), VH에 비해 높은 임계 전압 및 낮은 임계 전류를 갖는 프로그램 가능하지 않은 칼코게나이드와 같은 스위칭 물질(920), 전극 물질(930), 스위칭 물질(940), VH와 거의 같은 낮은 임계 전압 및 높은 임계 전류를 갖는 프로그램 가능하지 않은 칼코게나이드와 같은 전극 물질(950) 및 도전 물질(980)의 연속층이 증착되어 수직 메모리 셀 구성을 형성할 수 있다. 도전 물질(980)은 어드레스 라인(예컨대, 행 라인 142)일 수 있다.
기판(240)은 예컨대, 반도체 기판(예컨대, 규소 기판)일 수 있지만, 본 발명의 범주는 이러한 측면으로 한정되지 않는다. 다른 적합한 기판은 세라믹 물질, 오가닉 물질 또는 유리 물질을 포함할 수 있지만, 이들로 한정되지 않는다.
절연 물질(260)의 층은 기판(240) 위에 및 접촉하여 형성될 수 있다. 절연 물질(260)은 예컨대, 이산화규소와 같은 열적 및/또는 전기적 절연 물질일 수 있는 유전체 물질일 수 있지만, 본 발명의 범주는 이러한 측면으로 제한되지 않는다. 절연 물질(260)은 약 300 Å 내지 약 10,000 Å 범위의 두께를 가질 수 있지만, 본 발명의 범주는 이러한 측면으로 제한되지 않는다. 절연 물질(260)은 화학적 또는 화학-기계적 연마(CMP) 기술을 사용하여 평탄화될 수 있다.
도전 물질(270)의 박막은 예컨대, PVD 공정을 사용하여 절연 물질(270)을 덮음으로써 형성될 수 있다. 도전 물질(270)은 포토리소그래픽 및 에칭 기술을 사용하여 패터닝되어 y 방향(도 4에 도시된 도면과 직교함)으로 소폭을 형성할 수 있다. 도전 물질(270)의 막 두께의 범위는 약 20 Å 내지 약 2000 Å이다. 일 실시예에서, 도전 물질(270)의 두께의 범위는 약 200 Å 내지 약 1000 Å이다. 다른 실시예에서, 도전 물질(270)의 두께는 약 500 Å일 수 있다.
도전 물질(270)은 메모리(100)의 어드레스 라인(예컨대, 행 라인 151,152 또는 153)일 수 있다. 도전 물질(270)은 예컨대, 텅스텐(W) 막, 도핑된 다결정체 규소막, Ti 막, TiN 막, TiW 막, 알루미늄(Al) 막, 구리(Cu) 막 또는 이들 막의 몇몇 조합일 수 있다. 일 실시예에서, 도전 물질(270)은 자신의 상부 표면 상에 내화 규화물의 저항 저감 스트랩을 갖는 다결정체 규소막일 수 있지만, 본 발명의 범주는 이러한 측면으로 제한되지 않는다.
예컨대, PECVD(Plasma Enhanced Chemical Vapor Deposition) 공정, HDP(High Density Plasma) 공정 또는 스핀-온(spin-on) 및 베이크 솔 젤(bake sol gel) 공정을 이용하여 도전 물질(270) 위를 덮는 절연 물질(280)이 형성될 수 있다. 절연 물질(280)은 예컨대, 이산화규소와 같은 열적 및/또는 전기적 절연 물질일 수 있는 유전체 물질일 수 있지만, 본 발명의 범주는 이러한 측면에 제한되지 않는다. 절연 물질(280)은 약 100 Å 내지 약 4000 Å 범위의 두께를 가질 수 있지만, 본 발명의 범주는 이러한 측면에 제한되지 않는다. 일 실시예에서, 절연 물질(280)의 두께의 범위는 약 500 Å 내지 약 2500 Å일 수 있다. 다른 실시예에서, 절연 물질(280)의 두께는 약 1200 Å일 수 있다.
절연 물질(280)은 화학적 또는 CMP 기술을 이용하여 평탄화될 수 있지만, 본 발명의 범주는 이러한 측면에 제한되지 않는다. 절연 물질(280)의 결과적인 두께의 범위는 약 20 Å 내지 약 4000 Å일 수 있다. 일 실시예에서, 절연 물질(280)을 평탄화한 후에, 절연 물질(280)의 두께의 범위는 약 200 Å 내지 약 2000 Å일 수 있다. 다른 실시예에서, 절연 물질(280)의 두께는 약 900 Å일 수 있다.
메모리 물질(350)은 메모리 물질(350)의 위상이 실질적으로 결정체 상태와 실질적으로 비결정체 상태 사이에서 변하도록 메모리 물질(350)에 전류를 인가함으로써 적어도 2개의 메모리 상태 중 하나로 프로그래밍될 수 있는 프로그램가능한 물질, 위상 변화 물질일 수 있는데, 실질적으로 비결정체 상태에서의 메모리 물질(350)의 저항은 실질적으로 결정체 상태에서의 메모리 물질(350)의 저항보다 높다.
물질의 상태 또는 위상을 변경하기 위한 메모리 물질(350)의 프로그래밍은 도전성 물질(340,980)에 전압 전위를 인가함으로써 달성되며, 선택 디바이스(120,125) 및 메모리 소자(130)를 통해 전압 전위를 생성할 수 있다. 전압 전위가 선택 디바이스(120,125)및 메모리 소자(130)의 임계 전압보다 크면, 인가된 전 압 전위에 응답하여 메모리 물질(350)을 통해 전류가 흐를 수 있고, 메모리 물질(350)의 가열을 초래한다.
이러한 가열은 메모리 물질(350)의 메모리 상태 또는 위상을 변경할 수 있다. 메모리 물질(350)의 위상 또는 상태를 변경하면 메모리 물질(350)의 전기적 특성을 변경할 수 있는데, 가령, 물질의 저항이 메모리 물질(350)의 위상을 변경함으로써 변경될 수 있다. 메모리 물질(350)은 프로그램가능한 저항 물질로도 지칭될 수 있다.
"리셋" 상태에서, 메모리 물질(350)은 비결정체 상태 또는 결정체 상태에 존재할 수 있고, "셋" 상태에서, 메모리 물질(350)은 결정체 상태 또는 반결정체 상태에 존재할 수 있다. 비결정체 상태 또는 반결정체 상태에서의 메모리 물질(350)의 저항은 결정체 상태 또는 반결정체 상태에서의 메모리 물질(350)의 저항보다 높을 수 있다. 비결정체 상태 및 결정체 상태를 각각 갖는 리셋과 셋의 조합은 약속 사항이며, 적어도 하나의 반대 약속 사항도 받아들여질 수 있음을 알아야 한다.
전류를 이용하면, 메모리 물질(350)은 상대적으로 높은 온도로 가열되어 메모리 물질(350) 및 "리셋" 메모리 물질(350)을 비결정화할 수 있다(예컨대, 메모리 물질(350)을 로직 "0" 값으로 프로그래밍함). 메모리 물질(350)의 용량을 상대적으로 낮은 결정화 온도까지 가열하면, 메모리 물질(350) 및 "셋" 메모리 물질(350)을 결정화할 수 있다(예컨대, 메모리 물질(350)을 로직 "1" 값으로 프로그래밍함). 다양한 메모리 물질(350)의 저항은 메모리 물질(350)의 용량에 따라 전류량과 지속시간을 변경함으로써 정보를 저장하도록 획득될 수 있다.
도 4에 도시된 바와 같이, 선택 디바이스(125)는 하부 전극(360) 및 하부 전극(360)을 덮는 스위칭 물질(920)을 포함할 수 있다. 바꾸어 말하면, 스위칭 물질(920)은 하부 전극(360) 위에 및 접촉하여 형성될 수 있다. 또한, 선택 디바이스(125)는 스위칭 물질(920)을 덮는 상부 전극(930)을 포함할 수 있다.
본 발명의 범주는 이러한 측면으로 제한되지 않지만, 하부 전극(360)은 두께의 범위가 약 20 Å 내지 약 2000 Å인 박막 물질일 수 있다. 일 실시예에서, 전극(360)의 두께의 범위는 약 100 Å 내지 약 1000 Å일 수 있다. 다른 실시예에서, 전극(360)의 두께는 약 300 Å일 수 있다. 하부 전극(360)용으로 적합한 물질은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄소(C), 규소 탄화물(SiC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 규소 질화물(TiSiN), 다결정 규소, 탄탈 질화물(TaN)로 이루어진 박막, 이들 막의 몇몇 조합, 또는 스위칭 물질(940)과 호환가능한 저항성 도체나 다른 적절한 도체를 포함할 수 있다.
본 발명의 범주는 이러한 측면으로 제한되지 않지만, 스위칭 물질(920)은 두께의 범위가 약 20 Å 내지 약 2000 Å인 박막 물질일 수 있다. 일 실시예에서, 스위칭 물질(920)의 두께의 범위는 약 200 Å 내지 약 1000 Å일 수 있다. 다른 실시예에서, 스위칭 물질(920)의 두께는 약 500 Å일 수 있다.
예컨대, 화학 증기 증착(CVD) 공정 또는 물리 증기 증착(PVD)과 같은 박막 증착 기술을 이용하여 하부 전극(360)을 덮는 스위칭 물질(920)이 형성된다. 스위칭 물질(920)은 사전결정된 전류 또는 전압 전위를 인가함으로써 높은 저항 "오프" 상태와 상대적으로 낮은 저항 "온" 상태 사이에서 반복적 및 가역적으로 스위칭될 수 있는 실질적으로 비결정체 상태에서 칼코게나이드 물질 또는 오보닉 물질로 이루어진 박막일 수 있다. 스위칭 물질(920)은 프로그램 가능하지 않은 물질이다.
본 발명의 범주는 이러한 측면에 제한되지 않지만, 일례에서, 스위칭 물질(920)의 구성은 약 14 % 농도의 Si, 약 39 % 농도의 Te, 약 37 % 농도의 As, 약 9 % 농도의 Ge 및 약 1 % 농도의 In을 포함할 수 있다. 다른 예에서, 스위칭 물질(940)의 구성은 약 14 % 농도의 Si, 약 39 % 농도의 Te, 약 37 % 농도의 As, 약 9 % 농도의 Ge 및 약 1 % 농도의 P을 포함할 수 있다. 이들 예에서, 백분율은 구성 원소의 원자에 대한 총 100 %인 원자 백분율이다.
다른 실시예에서, 스위칭 물질(920)의 구성은 각각의 원자 농도가 10 %, 21 %, 2 %, 15 %, 50 % 및 2 %인 비소(As), 텔루르(Te), 황(S), 게르마늄(Ge), 셀레늄(Se) 및 안티몬(Sb)의 합금을 포함할 수 있다.
본 발명의 범주는 이러한 측면으로 제한되지 않지만, 다른 실시예에서, 스위칭 물질(920)은 Si, Te, Ge, S 및 Se를 포함할 수 있다. 예로써, 스위칭 물질(940)의 구성은 약 5 % 농도의 Si, 약 34 % 농도의 Te, 약 28 % 농도의 As, 약 11 % 농도의 Ge, 약 21 % 농도의 S 및 약 1 % 농도의 Se을 포함할 수 있다.
상부 전극(930)은 두께의 범위가 약 20 Å 내지 약 2000 Å인 박막 물질일 수 있다. 일 실시예에서, 전극(930)의 두께의 범위는 약 100 Å 내지 약 1000 Å일 수 있다. 다른 실시예에서, 전극(930)의 두께는 약 300 Å일 수 있다. 상부 전극(930)용으로 적합한 물질은 티타늄(Ti), 티타늄 질화물(TiN), 티타늄 텅스텐(TiW), 탄소(C), 규소 탄화물(SiC), 티타늄 알루미늄 질화물(TiAlN), 티타늄 규 소 질화물(TiSiN), 다결정 규소, 탄탈 질화물(TaN)로 이루어진 박막, 이들 막의 몇몇 조합, 또는 스위칭 물질(920)과 호환가능한 저항성 도체나 다른 적절한 도체를 포함할 수 있다.
일 실시예에서, 상부 전극 및 하부 전극은 탄소를 포함할 수 있고, 두께는 약 500 Å일 수 있다. 상부 전극(930)은 상위 전극으로도 지칭될 수 있고, 하부 전극(360)은 하위 전극으로도 지칭될 수 있다. 이러한 실시예에서, 전류가 상부 전극(930)과 하부 전극(360) 사이의 스위칭 물질(920)을 통해 수직으로 흐를 수 있으므로, 선택 디바이스(125)는 수직 구성으로 지칭될 수 있다. 박막이 물질(920)과 전극(930,360)을 스위칭하는 데 사용되면, 선택 디바이스(125)는 박막 선택 디바이스로 지칭될 수 있다.
선택 디바이스(125)의 임계 전류(ITH)는 높은 저항, 비결정체 상태로 설정된 오보닉 메모리 디바이스에 대한 임계 전류보다 낮을 수 있다. 선택 디바이스가 스위치 온될 때 선택 디바이스(120,125)의 저항은 메모리 소자(130)의 저항보다 예컨대, 10배만큼 클 수 있으므로, 선택 디바이스(120 또는 125)가 스위치 온될 때 대부분의 전압이 선택 디바이스를 통과하여 선택 디바이스가 스위칭하는 전압의 변동을 최소화한다. 선택 디바이스(125)의 임계 전압(VTH)은 예컨대, 스위칭 물질(920)의 두께 또는 합금 구성 및 접촉 전극의 활성 영역과 같은 공정 변수를 변경함으로써 변할 수 있다. 예컨대, 디바이스의 VH가 동일하면 스냅백 전압이 증가하는 결과와 함께, 스위칭 물질(920)의 두께가 증가하면 선택 디바이스(125)의 임계 전압이 증가할 수 있다. 선택 디바이스(125)의 홀딩 전압(VH)은 예컨대, 전극(360,930)의 구성이 선택 디바이스(125)의 홀딩 전압을 결정할 수 있는 것처럼, 스위칭 디바이스(125)에 대한 접촉 유형에 의해 변경되거나 설정될 수 있다.
스위칭 물질(940) 및 전극(930,950)은 선택 디바이스(120)를 형성할 수 있다. 스위칭 물질(940)은 여기에 설명된 스위칭 물질(920)을 형성하는 데 사용되는 유사하지만 서로 다른 물질과 유사하지만 서로 다른 제조 기술을 이용하여 형성될 수 있다. 스위칭 물질(920,940)은 서로 다른 물질로 구성될 수 있다. 예컨대, 일 실시예에서, 스위칭 물질(920)은 칼코게나이드 물질로 구성될 수 있고, 스위칭 물질(940)은 다른 칼코게나이드 물질로 구성될 수 있다.
선택 디바이스(120 또는 125)의 임계 전압은 오보닉 스위치의 스위칭 물질의 두께 또는 합금 구성에 의해 결정될 수 있고, 오보닉 스위치의 홀딩 전압은 오보닉 스위치의 스위칭 물질에 접촉하는 전극의 구성에 의해 결정될 수 있다. 따라서, 일 실시예에서, 디바이스(125)의 스냅백 전압은 스위칭 물질의 두께를 감소시키고 특정 유형의 전극을 사용함으로써 감소할 수 있다.
일 실시예에서, 스위칭 물질(920)은 누설을 감소시키기 위해 스위칭 물질(940)의 두께보다 얇을 수 있다. 또는, 물질(920)은 20 % 내지 40 %의 Ge를 가지는 As, Se, Ge 합금과 같은 0.8 eV 내지 1.0 eV 범위의 높은 반도체 밴드갭을 갖는 합금 등의 저누설 합금으로 이루어질 수 있다. 적절한 합금은 (원자 백분율로) 약 0.85 eV의 밴드갭을 갖는 10 %의 As, 21 %의 Te, 2 %의 S, 15 %의 Ge, 50 %의 Se 및 2 %의 Sb를 포함한다. 다른 예로써, 스위칭 소자(920)는 누설을 감소시키기 위해 수직 방향으로 측정된 더 작은 영역을 가질 수 있다.
일 실시예에서 디바이스(125)는 상이한 합금을 10 % 내지 20 %의 실리콘이 추가된 스위칭 물질(940)(예컨대, 39 %의 Te, 37 %의 As, 17 %의 Si, 7 %의 Ge)로 사용하여 제조될 수 있다. 물질(940)용 합금은 고누설 합금일 수 있다.
이러한 실시예에서, 선택 디바이스(120)의 임계 전압은 약 3 V일 수 있고, 선택 디바이스(120)의 홀딩 전압은 약 1 V일 수 있다. 선택 디바이스(125)의 임계 전압은 약 1.1 V 이하의 전압일 수 있고, 선택 디바이스(125)의 홀딩 전압은 약 1 V일 수 있다. 디바이스(130)의 임계 전압은 선택 디바이스가 스냅백할 때 메모리 디바이스(130)의 VTH가 초과되지 않도록 디바이스(120,125)의 직렬 조합의 스냅백 전압보다 낮을 수 있다. 스냅백 전압을 더 감소시키기 위해, 디바이스(125)와 같은 하나 이상의 디바이스는 디바이스(120)와 직렬로 배치될 수 있다. 또 다른 옵션으로써, 디바이스(120)는 고 활성화 에너지를 갖는 물질로 이루어질 수 있다. 일부 실시예에서, 디바이스(120)는 높은 유리 전이 온도를 갖는 칼코게나이드로 형성될 수 있다.
또한, 디바이스(120)의 누설 및 임계 전류는 디바이스(125) 및 메모리 소자(130)의 누설보다 적을 수 있으므로, 디바이스(120)가 트리거할 때까지 디바이스(125) 및 메모리 소자(130)를 통과한 전압이 상대적으로 무의미한 전압으로 최소화되고, 선택해제될 때 직렬 조합으로의 누설이 최소화될 수 있다. 일 실시예에 서, 디바이스(125)를 통과한 전압은 디바이스(120)가 트리거될 때까지 디바이스(120)를 통과한 전압의 10 %보다 낮을 수 있다. 예컨대, 디바이스(125)와 소자(130)를 통과한 저항은 디바이스(120)가 자신의 임계 전압을 초과함으로써 트리거할 때까지 디바이스(120)를 통과한 저항보다 10배 정도 낮을 수 있다. 직렬 조합된 디바이스 세트에 대한 임계 전압의 증가는 디바이스(120)를 통과한 저항 디바이더이다. 즉, 선택된 행 및 열 전압을 통과한 총 전압에 비해, 디바이스(120)를 통과한 전압의 증가는 디바이스(120)가 스위치 온할 때 디바이스(120)에 비해 디바이스(125)의 누설을 증가시키고 저항을 감소시킴으로써 낮춰질 수 있는 디바이스(125)와 소자(130)를 통해 하강된 전압에 비례한다. 직렬 디바이스(120,125)를 VH 온 상태로 유지하는 것은 이들이 모두 스위치 온된 후의 IH보다 높은 전류를 유지함으로써 보장되고, 선택 디바이스(120 또는 125)의 홀딩 전류와 임계 전류(ITH)는 메모리 소자(130)의 전류(ITH)보다 낮게 조정될 수 있다.
예컨대, 디바이스(120)가 선택 디바이스(120,125)와 메모리 소자(130)를 통과한 3.3 V에서 1 V의 홀딩 전압으로 트리거하면, 이는 남아있는 디바이스(125) 및 메모리 소자(130)를 통과한 2.3 V를 남긴다. 이 2.3 V는 디바이스(125)를 트리거하기에 적합하고, 디바이스(125,130)의 상대적 저항은 대부분의 전압이 디바이스(125)를 통과하도록 디바이스(125)만 스위칭하고 메모리 소자(130)를 통과한 전압의 균형으로 메모리 소자(130)는 스위칭되지 않은 상태가 되어(디바이스(120)의 전압 + 디바이스(125)의 VH 이상), 메모리 소자(130)를 통과한 전압의 균형으로 디 바이스(125)의 홀딩 전압은 디바이스(120)의 홀딩 전압에 추가된다. 디바이스들(120,130)의 조합의 결과적인 스냅백 전압은 3.3 V - 디바이스(120)의 VH - 디바이스(125)의 VH - 소자(130)를 통과한 전압, 즉 1.3 V이다. 이 전압은 임의의 디바이스의 홀딩 전압을 증가시키거나 디바이스(120,125) 중 임의의 디바이스의 홀딩 전압을 감소시키거나 직렬 조합에 다른 디바이스(125)를 추가함으로써 더 감소할 수 있다.
디바이스(120 및 125)를 트리거한 후에, 행 라인 위의 비트 라인에서 나타난 전압 균형은 메모리 소자(130)를 통과한다. 열 라인이 전류원에 의해 구동될 때 전압이 증가함에 따라, 열 라인 전압은 계속 증가하고 센서 또는 기준 전압을 초과하므로 전압은 소자(130)가 리셋될 때의 전압으로 판독될 수 있다. 만일, 적당한 시구간 후에, 열 라인이 기준 전압을 초과하면, 비트는 저저항 상태에 존재하는 것으로 설정된다.
스냅백이 없는 조합된 선택 디바이스와 메모리 소자에 있어서, 조합된 디바이스(120,125)를 통과한 총 전압은 증가하는 전류가 한 쌍에 주입됨에 따라 증가한다. 만일 디바이스(120)의 임계 전압이 디바이스(120)의 홀딩 전압 + 디바이스(125)의 홀딩 전압과 같고, 디바이스(125)의 임계 전압이 디바이스(125)의 홀딩 전압과 같으면, 디바이스(120)의 스냅백 전압은 디바이스(130) 임계화 없이 디바이스(125)를 통과한 전압의 증가에 흡수되고, 직렬식 선택 디바이스는 조합 내에 스냅백 전압을 가지지 않는 것으로 나타난다. 제 1 디바이스의 스냅백 전압을 흡수 하기 위해, 디바이스(120)의 홀딩 전압을 뺀 디바이스(120)의 임계 전압은 디바이스(125)의 임계 전압보다 낮아야 하며, 디바이스(125)의 홀딩 전압보다 낮은 것이 바람직하다.
예로써, 만일 디바이스(125)의 임계 전압이 디바이스(125)의 홀딩 전압과 같고(이 예에서 1.5 V), 디바이스(120)의 임계 전압은 2.6 V, 홀딩 전압은 1.5 V이면, 디바이스(120)의 임계에서 디바이스(125)를 통과한 전압은 0.4이다. 디바이스(120)를 통해 흐르는 디바이스(120)의 임계 전류에서 디바이스(125)의 저항은 디바이스(120)의 임계 전압에서의 디바이스(120)의 저항의 약 10 %일 수 있다. 따라서 디바이스(120) 임계화 바로 이전에 디바이스(120)를 통과한 전압은 2.6 V이고 디바이스(125)를 통과한 전압은 0.3 V이므로, 총 전압은 2.9 V이다.
디바이스(120)가 임계화한 후에, 디바이스(120)를 통과한 전압은 디바이스(120)의 홀딩 전압(즉, 1.5 V)과 같지만, 디바이스(125)를 통과한 전압은 1.4 V이며, 이는 여전히 메모리 소자의 임계 전압과 홀딩 전압 이하이다. 이때 총 전압은 스냅백하기 전에 디바이스(125)를 통해 인가되도록 추가적인 0.1 V가 필요하므로 스냅백이 없는 2.9 V이다.
또 다른 예로써, 디바이스(125)는 1.5 V인 디바이스(125)의 홀딩 전압과 동일한 임계 전압을 가질 수 있고, 디바이스(120)의 임계 전압은 2.6 V, 홀딩 전압은 1.5 V일 수 있다. 이어서, 디바이스(120) 임계화 바로 이전에, 디바이스(120)는 자신을 통과한 2.6 V를 갖고, 디바이스(125)는 자신을 통과한 0.7 V를 가지므로, 총 전압은 3.3 V이며, 메모리 소자(130)는 0.2 V를 가지므로, 행 라인과 열 라인 사이에서 총 전압은 3.5 V이다. 디바이스(120)의 임계화 이후에, 디바이스(120)는 1.5 V의 VH를 가지고, 디바이스(125)는 1.5 V의 VH를 가지며, 메모리 소자(130)는 0.5 V까지 증가하는데, 메모리 소자(130)는 현재 행 전압에서 열 전압까지의 증가 없이 자신을 통한 전압의 증가를 확인하므로 0.2 V의 스냅백이 존재한다.
따라서, 메모리 소자(130)를 통과한 전압은 스위칭하기 위해 스냅백 양을 결정하는데, 이는 디바이스(120)가 스위칭할 때 상대적인 저항에 의해 결정된다. 그러나, 두꺼운 디바이스(120)가 고저항, 즉, 전압 하강을 갖는 것처럼 보일 수 있지만, 디바이스(120)의 임계화 바로 이전에, 디바이스(125)는 자신을 통과한 자신의 임계 전압의 일부만을 갖는 반면, 디바이스(120)는 자신을 통과한 전체 임계 전압을 갖는다. 조합된 디바이스(120,125)에 대한 스냅백 전압의 양은 소자(130)를 통해 나타나고, 전류는 디바이스(120,125)의 홀딩 전압을 초과할 수 있게 되어, 안정된 전압이 설정되고 소자(130) 내의 전류 증가로 유지된다.
따라서, 몇몇 실시예에서, 저누설은 디바이스(120)에서 선호된다. 디바이스(120)에 의해 제공되는 스냅백 증가는 디바이스(125)에 의해 저지된다. 몇몇 실시예에서, 디바이스(120,125)의 조합은 직렬 조합이 메모리 소자(130)에 대한 선택 디바이스로서 사용될 때 저누설 및 낮은 스냅백을 초래한다.
도 5를 참조하면, 본 발명의 실시예에 따른 시스템(860)의 일부가 설명된다. 시스템(860)은 예컨대, PDA, 무선 능력이 있는 랩탑 또는 휴대용 컴퓨터, 웹 태블릿, 무선 전화기, 페이저, 인스턴트 메시징 디바이스, 디지털 음악 재생기, 디지털 카메라 또는 정보를 무선으로 송신 및/또는 수신하기에 적합할 수 있는 다른 디바이스에서 사용될 수 있다. 시스템(860)은 WLAN 시스템, WPAN 시스템, 셀룰러 네트워크 중 임의의 시스템에서 사용될 수 있지만, 본 발명의 범주는 이러한 측면으로 한정되지는 않는다.
시스템(860)은 제어기(865), 입/출력(I/O) 디바이스(870)(예컨대, 키보드, 디스플레이), 메모리(875) 및 버스(885)를 통해 서로 결합된 무선 인터페이스(880)를 포함할 수 있다. 본 발명의 범주는 이들 구성요소 중 임의의 것 또는 모두를 갖는 실시예로 한정되지 않는다는 것에 주목해야 한다.
제어기(865)는 예컨대, 하나 이상의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러 등을 포함할 수 있다. 메모리(875)는 시스템(860)에 의해 또는 시스템(860)으로 전송된 메시지를 저장하는 데 사용될 수 있다. 메모리(875)는 시스템(860)의 작동 동안에 제어기(865)에 의해 실행되는 인스트럭션을 저장하고, 사용자 데이터를 저장하는 데에도 사용될 수 있다. 메모리(875)는 하나 이상의 서로 다른 유형의 메모리에 의해 제공될 수 있다. 예컨대, 메모리(875)는 임의의 유형의 랜덤 액세스 메모리, 휘발성 메모리, 플래시 메모리와 같은 비휘발성 메모리 및/또는 본 명세서에서 논의된 메모리(100)와 같은 메모리를 포함할 수 있다.
I/O 디바이스(870)는 사용자에 의해 사용되어 메시지를 생성할 수 있다. 시스템(860)은 무선 인터페이스(880)를 사용하여 무선 주파수(RF) 신호를 이용해서 무선 통신 네트워크로/로부터 메시지를 송/수신할 수 있다. 무선 인터페이스(880)의 예는 안테나 또는 무선 송수신기를 포함할 수 있지만, 본 발명의 범주는 이러한 측면으로 한정되지는 않는다.
본 명세서에는 본 발명의 특정 특성이 예시되고 설명되었지만, 당업자는 다수의 변경, 대체, 수정 및 균등물을 생각할 수 있을 것이다. 따라서, 첨부되는 특허청구범위가 본 발명의 참된 사상 내에 이러한 모든 변경 및 수정을 포함하려 한다는 것으로 해석될 것이다.
Claims (26)
- 위상 변화 메모리 소자(phase change memory element)와,직렬 접속된 제 1 선택 디바이스와,상기 제 1 선택 디바이스보다 높은 저항 및 큰 임계 전압을 갖는 직렬 접속된 제 2 선택 디바이스를 포함하는메모리 장치.
- 제 1 항에 있어서,상기 제 1 선택 디바이스의 홀딩 전압과 임계 전압은 실질적으로 동일한메모리 장치.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,상기 제 1 선택 디바이스의 스냅백 전압(snapback voltage)은 0.25 V 미만인메모리 장치.
- 제 1 항에 있어서,상기 제 2 선택 디바이스는 상기 제 1 선택 디바이스보다 높은 활성화 에너지(a higher activation energy)를 갖는메모리 장치.
- 제 1 항에 있어서,상기 소자 및 상기 디바이스들은 수직 적층(a vertical stack)으로 배열되는메모리 장치.
- 제 5 항에 있어서,상기 디바이스들 및 상기 소자는 칼코게나이드(chalcogenide)를 포함하는메모리 장치.
- 제 6 항에 있어서,상기 제 2 선택 디바이스는 상기 제 1 선택 디바이스의 홀딩 전압보다 큰 스냅백 전압을 갖는메모리 장치.
- 제 6 항에 있어서,상기 제 1 및 제 2 선택 디바이스 내의 칼코게나이드는 프로그램 가능하지 않은 물질인메모리 장치.
- 제 2 선택 디바이스가 제 1 선택 디바이스보다 높은 저항 및 큰 임계 전압을 갖도록 상기 제 1 선택 디바이스와 상기 제 2 선택 디바이스를 위상 변화 메모리 소자에 직렬로 결합하는 단계를 포함하는메모리 제조 방법.
- 제 9 항에 있어서,실질적으로 동일한 홀딩 전압과 임계 전압을 갖는 제 1 선택 디바이스를 결합하는 단계를 포함하는메모리 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 9 항에 있어서,0.25 V 미만의 스냅백 전압을 갖는 제 1 선택 디바이스를 결합하는 단계를 포함하는메모리 제조 방법.
- 제 9 항에 있어서,상기 제 1 선택 디바이스보다 높은 활성화 에너지를 갖는 제 2 선택 디바이스를 사용하는 단계를 포함하는메모리 제조 방법.
- 제 9 항에 있어서,상기 메모리 소자, 상기 제 1 선택 디바이스 및 상기 제 2 선택 디바이스를 수직 적층으로 적층하는 단계를 포함하는메모리 제조 방법.
- 제 13 항에 있어서,상기 디바이스들을 칼코게나이드로 형성하는 단계를 포함하는메모리 제조 방법.
- 제 14 항에 있어서,상기 제 2 선택 디바이스에 상기 제 1 선택 디바이스의 홀딩 전압보다 큰 스냅백을 제공하는 단계를 포함하는메모리 제조 방법.
- 제 15 항에 있어서,상기 제 1 및 제 2 선택 디바이스 내의 프로그램 가능하지 않은 칼코게나이드를 사용하는 단계를 포함하는메모리 제조 방법.
- 제 9 항에 있어서,상기 제 1 선택 디바이스를 사용하여, 상기 제 2 선택 디바이스에 의해 제공되는 스냅백을 감소시키는 단계를 포함하는메모리 제조 방법.
- 제 17 항에 있어서,상기 제 2 선택 디바이스를 사용하여, 상기 직렬 접속된 제 1 및 제 2 선택 디바이스들과 메모리 소자의 누설을 감소시키는메모리 제조 방법.
- 프로세서와,상기 프로세서에 결합된 무선 인터페이스와,상기 프로세서에 결합된 메모리를 포함하되,상기 메모리는,위상 변화 메모리 소자와,직렬 접속된 제 1 선택 디바이스와,상기 제 1 선택 디바이스보다 높은 저항 및 큰 임계 전압을 갖는 직렬 접속된 제 2 선택 디바이스를 포함하는메모리 시스템.
- 제 19 항에 있어서,상기 제 1 선택 디바이스의 홀딩 전압과 임계 전압은 실질적으로 동일한메모리 시스템.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 19 항에 있어서,상기 제 1 선택 디바이스의 스냅백 전압은 0.25 V 미만인메모리 시스템.
- 제 19 항에 있어서,상기 제 2 선택 디바이스는 상기 제 1 선택 디바이스보다 높은 활성화 에너지를 갖는메모리 시스템.
- 제 19 항에 있어서,상기 소자 및 상기 디바이스들은 수직 적층으로 배열되는메모리 시스템.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제 23 항에 있어서,상기 디바이스들 및 상기 소자는 칼코게나이드를 포함하는메모리 시스템.
- 청구항 25은(는) 설정등록료 납부시 포기되었습니다.제 24 항에 있어서,상기 제 2 선택 디바이스는 상기 제 1 선택 디바이스의 홀딩 전압보다 큰 스냅백 전압을 갖는메모리 시스템.
- 청구항 26은(는) 설정등록료 납부시 포기되었습니다.제 24 항에 있어서,상기 제 1 선택 디바이스 및 제 2 선택 디바이스 내의 칼코게나이드는 프로그램 가능하지 않은 물질인메모리 시스템.
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