KR102144537B1 - Ots의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자 - Google Patents

Ots의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자 Download PDF

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Abstract

OTS(Ovonic Threshold Switch)의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자가 개시된다. 일 실시예에 따르면, 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS; 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch); 상기 OTS의 하단에 배치되는 상변화층; 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 및 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함한다.

Description

OTS의 스냅 백 현상을 개선하는 회로 소자 및 이를 포함하는 상변화 메모리 소자{CIRCUIT ELEMENT IMPROVING SNAP-BACK AND PHASE CHANGE RANDOM ACCESS MEMORY ELEMENT COMPRISING THE SAME}
아래의 실시예들은 상변화 메모리 소자에서 메모리 셀의 선택적 동작을 위한 스위칭 소자로 사용되는 OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back) 현상을 개선하기 위한 것으로서, 회로적 보상 방법을 이용하는 기술이다.
상변화 메모리 소자에 OTS는 메모리 셀들 중 특정 메모리 셀을 선택하여 동작하도록 지원하는 스위칭 소자로 이용된다. 이러한 OTS는 비결정질 상태를 유지하며 임계값 이하의 전압에서 고 저항(High Resistance)으로 오프 상태(Off state)를 유지하고, 임계값 이상의 전압이 인가되면 저 저항(Low Resistance)으로 변하면서 온 상태(On state)가 된다.
즉, OTS는 임계값 이상의 바이어스(Bias)가 인가될 때, 오프 상태로부터 온 상태로 변하게 되는데, 이 때 OTS에 대응하는 메모리 셀에는 스냅 백(Snap-back) 현상으로 순간적으로 매우 큰 전류가 발생하게 된다. Snap-back 현상은 상변화 메모리 소자의 판독(Read) 동작에 있어서 에러를 발생시킬 수 있으며, 순간적으로 매우 큰 전류가 흘러 셋(Set) 상태에서 결정질로 존재하는 상변화층을 비결정질로 변화시킬 수 있다.
따라서, 이와 같은 스냅 백 현상을 완화시키고 개선하기 위한 기술이 요구되고 있는 실정이다.
일 실시예들은, OTS의 스냅 백 현상을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하는 회로 소자 및 이를 포함하는 상변화 메모리 소자를 제안한다.
특히, 일 실시예들은, OTS의 스냅 백 현상을 완화하고 셋 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하는 동시에, 3차원 아키텍처의 상변화 메모리에 적용 가능한 회로 소자를 제안한다.
일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back) 현상을 개선하는 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS; 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch); 상기 OTS의 하단에 배치되는 상변화층; 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 및 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함한다.
일 측면에 따르면, 상기 PMOS Diode는, 상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가하고 게이트 전압이 증가함에 따라, 저항값이 증가되어 흐르는 전류의 양을 감소시킬 수 있다.
다른 측면에 따르면, 상기 PMOS Diode는, 상기 흐르는 전류의 양을 감소시킴으로써, 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지할 수 있다.
일 실시예에 따르면, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, OTS(Ovonic Threshold Switch), 상변화층 및 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS를 포함하는 상변화 메모리 소자에서 사용되는 회로 소자는, 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)로 형성된다.
일 측면에 따르면, 상기 회로소자는, 상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가하고 상기 PMOS Diode의 게이트 전압이 증가함에 따라, 상기 PMOS Diode의 저항값이 증가되어 상기 PMOS Diode에 흐르는 전류의 양을 감소시킬 수 있다.
다른 측면에 따르면, 상기 회로소자는, 상기 PMOS Diode에 흐르는 전류의 양을 감소시킴으로써, 상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지할 수 있다.
일 실시예에 따르면, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층, 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS 및 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함하는 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법은, 상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라, 상기 PMOS Diode의 게이트 전압을 증가시키는 단계; 및 상기 PMOS Diode의 게이트 전압을 증가시켜 상기 PMOS Diode의 저항값이 증가됨에 따라, 상기 PMOS Diode에 흐르는 전류의 양을 감소시키는 단계를 포함한다.
일 측면에 따르면, 상기 PMOS Diode에 흐르는 전류의 양을 감소시키는 단계는, 상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하는 단계일 수 있다.
일 실시예에 따르면, OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back) 현상을 개선하는 상변화 메모리 소자는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS; 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch); 상기 OTS의 하단에 배치되는 상변화층; 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 및 상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하고자, 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 상기 상변화 메모리 소자에 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함한다.
일 실시예에 따르면, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, OTS(Ovonic Threshold Switch), 상변화층 및 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS를 포함하는 상변화 메모리 소자에서 사용되는 회로 소자는, 상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하고자, 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 상기 상변화 메모리 소자에 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)로 형성된다.
일 실시예들은, OTS의 스냅 백 현상을 완화하고 셋(Set) 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하는 회로 소자 및 이를 포함하는 상변화 메모리 소자를 제안할 수 있다.
특히, 일 실시예들은, OTS의 스냅 백 현상을 완화하고 셋 상태에서 결정질의 상변화층이 비결정질로 변화되는 것을 방지하는 동시에, 3차원 아키텍처의 상변화 메모리에 적용 가능한 회로 소자를 제안할 수 있다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이다.
도 2는 일 실시예에 따른 상변화 메모리 소자가 종래 OTS의 스냅 백 현상을 완화하는 것을 설명하기 위한 도면이다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 일 실시예에 따른 상변화 메모리 소자를 나타낸 도면이고, 도 2는 일 실시예에 따른 상변화 메모리 소자가 종래 OTS의 스냅 백 현상을 완화하는 것을 설명하기 위한 도면이다.
도 1 내지 2를 참조하면, 일 실시예에 따른 상변화 메모리 소자(100)는, 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS(110), 비트라인 PMOS(110)의 하단에 배치되는 OTS(Ovonic Threshold Switch)(120), OTS(120)의 하단에 배치되는 상변화층(Phase Change Material; PCM)(130), 상변화층(130)의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS(140) 및 비트라인 PMOS(110) 및 OTS(120)의 사이에 배치되는 회로 소자인 PMOS Diode(Diode Connected PMOS)(150)를 포함한다.
여기서, OTS(120)는 상변화 메모리 소자(100)와 연결되는 비트라인 및 소스라인 사이에 인가되는 전압을 상변화층(130)에 선택적으로 스위칭하는 역할을 수행하는 구성부로서, 종래의 선택 소자인 OTS와 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
상변화층(130)은 메모리 셀의 데이터 저장 구성부로서, 비트라인 및 소스라인 사이에 인가되는 전압에 의해 결정 상태가 결정질(낮은 저항성을 갖는 셋 상태) 및 비결정질(높은 저항성을 갖는 리셋 상태) 사이에서 변화되며 셋 상태 및 리셋 상태에 따라 이진값 [1] 및 [0]의 메모리 상태를 나타낼 수 있다. 이러한 상변화층(130)은 종래의 상변화층과 동일하게 구성되므로 상세한 설명을 생략하기로 한다.
회로 소자인 PMOS Diode(150)는 PMOS에 다이오드가 연결된 구조로 형성되어, 상변화 메모리 소자에 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 한다.
예를 들어, 임계값 이상의 바이어스가 인가되어 OTS(120)가 턴 온(Turn-on)되면, 상변화 메모리 소자(100)에 흐르는 전류가 증가하게 된다. 이 때, 상변화 메모리 소자(100)에 흐르는 전류가 증가하면서 OTS(120) 상단의 전압이 증가하게 되고, PMOS Diode(150)의 게이트 전압이 증가하여 PMOS Diode(150)의 저항값이 증가되게 된다. 이에, PMOS Diode(150)에 흐르는 전류의 양이 감소되기 때문에, PMOS Diode(150)는 결과적으로 흐르는 전류의 양을 감소시킴으로써, 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상변화층(130)이 비결정질로 변화되는 것을 방지할 수 있다.
더 구체적인 예를 들면, 도 2의 좌측 그래프와 같이, 종래의 상변화 메모리 소자에서 비트라인에 임계값 이상의 바이어스가 인가될 시 종래의 상변화 메모리 소자(보다 정확하게는, OTS에 대응하는 메모리 셀)에는 순간적으로 매우 큰 전류가 발생하여 흐르는 것을 알 수 있다. 반면에, 도 2의 우측 그래프와 같이 일 실시예에 따른 상변화 메모리 소자(100)에서 비트라인에 임계값 이상의 바이어스가 인가될 시 PMOS Diode(150)의 저항값이 변화되며 흐르는 전류의 양을 감소시킴으로써, 상변화 메모리 소자(100)(보다 정확하게는, OTS(120)에 대응하는 메모리 셀)에는 종래보다 적은 양의 전류가 흐르게 될 수 있다. 따라서, 스냅 백 현상이 완화될 수 있으며, 셋(Set) 상태에서 결정질로 존재하는 상변화층(130)이 비결정질로 변화되는 것이 방지될 수 있다.
이처럼, 일 실시예에 따른 상변화 메모리 소자(100)는 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 하는 회로 소자인 PMOS Diode(150)를 포함함으로써, OTS(120)가 턴 온 되는 경우에 PMOS Diode(150)에 흐르는 전류의 양을 감소시켜 OTS의 스냅 백 현상을 완화하고 셋 상태로 결정질의 상변화층(130)이 비결정질로 변화되는 것을 방지할 수 있다.
또한, 이와 같이 상술된 PMOS Diode(150)는 PMOS에 다이오드가 연결된 간결한 구조로 구현되기 때문에, PMOS Diode(150)를 포함하는 일 실시예에 따른 상변화 메모리 소자(100)는 고집적의 3차원 아키텍처의 상변화 메모리에 적용 가능하다.
도 3은 일 실시예에 따른 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법을 나타낸 플로우 차트이다.
도 3을 참조하면, 일 실시예에 따른 동작 방법은, 도 1 내지 2를 참조하여 상술된 상변화 메모리 소자(100)에서 수행됨을 전제로 한다.
상변화 메모리 소자(100)는 단계(S310)에서 OTS(120)가 턴 온(Turn-on)됨에 응답하여 상변화 메모리 소자(100)에 흐르는 전류가 증가됨에 따라, PMOS Diode(150)의 게이트 전압을 증가시킨다.
그 후, 단계(S320)에서 상변화 메모리 소자(100)는 PMOS Diode(150)의 게이트 전압을 증가시켜 PMOS Diode(150)의 저항값이 증가됨에 따라, PMOS Diode(150)에 흐르는 전류의 양을 감소시킨다.
따라서, 단계(S320)를 통해, 상변화 메모리 소자(100)는 OTS(120)의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상변화층(130)이 비결정질로 변화되는 것을 방지할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (10)

  1. OTS(Ovonic Threshold Switch)의 스냅 백(Snap-back) 현상을 개선하는 상변화 메모리 소자에 있어서,
    비트라인에 대한 스위치 역할을 하는 비트라인 PMOS;
    상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch);
    상기 OTS의 하단에 배치되는 상변화층;
    상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS; 및
    상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하고자, 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 상기 상변화 메모리 소자에 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함하고,
    상기 PMOS Diode는,
    상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가하고 게이트 전압이 증가함에 따라, 저항값이 증가되어 흐르는 전류의 양을 감소시키는 것을 특징으로 하는, 상변화 메모리 소자.
  2. 삭제
  3. 삭제
  4. 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, OTS(Ovonic Threshold Switch), 상변화층 및 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS를 포함하는 상변화 메모리 소자에서 사용되는 회로 소자에 있어서,
    상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하고자, 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 상기 상변화 메모리 소자에 흐르는 전류에 따라 저항값이 변화되는 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)로 형성되고,
    상기 PMOS Diode는,
    상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가하고 게이트 전압이 증가함에 따라, 저항값이 증가되어 흐르는 전류의 양을 감소시키는 것을 특징으로 하는, 회로소자.
  5. 삭제
  6. 삭제
  7. 비트라인에 대한 스위치 역할을 하는 비트라인 PMOS, 상기 비트라인 PMOS의 하단에 배치되는 OTS(Ovonic Threshold Switch), 상기 OTS의 하단에 배치되는 상변화층, 상기 상변화층의 하단에 배치되어 소스라인에 대한 스위치 역할을 하는 소스라인 NMOS 및 상기 비트라인 PMOS 및 상기 OTS의 사이에 배치되어 가변 저항의 역할을 하는 PMOS Diode(Diode Connected PMOS)를 포함하는 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법에 있어서,
    상기 OTS가 턴 온(Turn-on)됨에 응답하여 상기 상변화 메모리 소자에 흐르는 전류가 증가됨에 따라, 상기 PMOS Diode의 게이트 전압을 증가시키는 단계; 및
    상기 OTS의 스냅 백(Snap-back) 현상을 완화시키고 셋(Set) 상태에서 결정질의 상기 상변화층이 비결정질로 변화되는 것을 방지하고자, 상기 PMOS Diode의 게이트 전압을 증가시켜 상기 PMOS Diode의 저항값이 증가됨에 따라, 상기 PMOS Diode에 흐르는 전류의 양을 감소시키는 단계
    를 포함하는 상변화 메모리 소자에서 스냅 백 현상을 개선하기 위한 동작 방법.
  8. 삭제
  9. 삭제
  10. 삭제
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