KR20170068559A - 메모리 셀 애플리케이션들을 위한 선택 디바이스 - Google Patents

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KR20170068559A
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크리스토퍼 디. 카돈
카너 오날
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마이크론 테크놀로지, 인크.
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Abstract

본 발명은 메모리 셀 애플리케이션들을 위한 선택 디바이스를 이용하는 선택 디바이스들 및 방법들을 포함한다. 예제 선택 디바이스는 특정 기하학적 구조를 갖는 제 1 전극, 제 1 전극상에 형성된 반도체 재료 및 반도체 재료상에 형성된 특정 기하학적 구조를 갖는 제 2 전극을 포함하고, 선택 디바이스는 선택 디바이스에 인가된 신호들에 응답하여 저항성 상태들 사이에서 스냅하도록 구성된다.

Description

메모리 셀 애플리케이션들을 위한 선택 디바이스{SELECT DEVICE FOR MEMORY CELL APPLICATIONS}
본 발명은 전반적으로 반도체 메모리 디바이스들 및 방법들에 관한 것으로, 보다 상세하게는 메모리 셀 애플리케이션들을 위한 선택 디바이스들에 관한 것이다.
메모리 디바이스들은 전형적으로 컴퓨터들 또는 다른 전자 디바이스들에서 내부, 반도체, 집적 회로들로 제공된다. 다른 것들 중에서 RAM(random-access memory), ROM(read only memory), DRAM(dynamic random access memory), SDRAM(synchronous dynamic random access memory), 저항 메모리, 및 플래시 메모리를 포함하는 많은 상이한 타입들의 메모리가 존재한다. 저항 메모리의 타입들은 다른 것들 중에서 프로그램가능 도체 메모리, 및 RRAM(resistive random access memory)을 포함한다.
메모리 디바이스들은 고메모리 밀도, 고신뢰성, 및 무전력의 데이터 유지를 필요로 하는 광범위한 전자 응용들을 위한 비휘발성 메모리로서 이용된다. 비휘발성 메모리는 예를 들어 개인용 컴퓨터들, 휴대용 메모리 스틱들, SSD들(solid state drives), 디지털 카메라들, 휴대 전화들, MP3 플레이어들와 같은 휴대용 뮤직 플레이어들, 무비 플레이어들, 및 다른 전자 디바이스들에 사용될 수 있다.
RRAM 디바이스들은 스토리지 엘리먼트의 저항 레벨에 기초하여 데이터를 저장하는 저항성 메모리 셀들을 포함한다. 셀들은 예를 들어, 특정한 지속기간동안 셀들에 예컨대 에너지 소스들, 예컨대 양의 또는 음의 전압들을 인가함으로써 특정 저항 레벨에 대응하여, 희망하는 상태로 프로그래밍될 수 있다. 일부 RRAM 셀들은 다수의 상태들로 프로그래밍될 수 있어서 그것들은 데이터의 두개 이상의 비트들을 나타낼수 있다 예를 들어, 저장할 수 있다.
저항성 메모리 셀의 프로그래밍된 상태는 예를 들어, 판독(read), 예를 들어, 인가된 질의 전압(interrogation voltage)에 응답하여 선택된 저항성 메모리 셀을 통과하는 전류를 센싱함으로써 결정될 수 있다. 메모리 셀의 저항 레벨에 기초하여 변하는 센싱된 전류는 저항성 메모리 셀의 프로그래밍된 상태를 표시할 수 있다.
다양한 경우들에서, 저항성 메모리 셀들의 어레이들은 교란 문제들을 판독하기 쉬울 수 있다. 예를 들어, 판독 동작의 일부로서, 전류는 선택된 액세스 라인, 예를 들어, 워드 라인으로부터 선택된 메모리 셀을 통과하여, 데이터/감지 라인, 예를 들어, 비트 라인으로 흐를 수 있다. 그러나, 다양한 어레이 아키텍처들 예컨대 교차점(cross-point) 아키텍처들에서, 전류는 선택된 비트 라인을 크로스 오버(cross over)하는 선택되지 않은 워드 라인들로 또한 흐른다. 선택되지 않은 워드 라인들로의 전류의 전도는 예를 들어, 다른 단점들 중에서 출력 임피던스를 줄임으로써 데이터 상태들간을 구별하는 능력을 축소할 수 있다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 저항성 메모리 셀들의 어레이 부분의 블럭 다이어그램이다.
도 2a는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 단면도를 예시한다.
도 2b는 본 발명의 하나 이상의 실시예들에 따른 도 2a에 예시된 선택 디바이스(select device)의 평면도를 예시한다.
도 3aa는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 단면도를 예시한다.
도 3ba는 본 발명의 하나 이상의 실시예들에 따른 도 3aa에 예시된 선택 디바이스의 평면도를 예시한다.
도 3ab는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 단면도를 예시한다.
도 3bb는 본 발명의 하나 이상의 실시예들에 따른 도 3ab에 예시된 선택 디바이스의 평면도를 예시한다.
도 4a는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 단면도를 예시한다.
도 4b는 본 발명의 하나 이상의 실시예들에 따른 도 4a에 예시된 선택 디바이스의 평면도를 예시한다.
도 5는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 전압 및 전류 관계들을 예시하는 그래프이다.
본 발명은 메모리 셀 애플리케이션들을 위한 선택 디바이스를 이용하는 선택 디바이스들 및 방법들을 포함한다. 예제 선택 디바이스는 특정 기하학적 구조를 갖는 제 1 전극, 제 1 전극상에 형성된 반도체 재료 및 반도체 재료상에 형성된 특정 기하학적 구조를 갖는 제 2 전극을 포함하고, 선택 디바이스는 선택 디바이스에 인가된 신호들에 응답하여 저항성 상태들간에 스냅(snap)하도록 구성된다.
본 발명에 따른 실시예들은 선택 디바이스에 인가되고 그런 다음 선택 디바이스로부터 제거되는 임계 전압 초과의 신호들에 응답하여 제 1 저항성 상태와 제 2 저항성 상태 사이에서 스냅하는 선택 디바이스를 포함할 수 있다. 일 예로서, 본 발명의 실시예들은 선택 디바이스가 임계 전압보다 큰 선택 디바이스에 인가되는 신호에 응답하여 제 1 저항성 상태에 있을 때 1 MA/cm2 보다 큰 전류 밀도를 지원할 수 있다. 본 발명의 실시예들은 예를 들어 저항성 메모리 애플리케이션들과 같은 메모리 애플리케이션들을 위해 유용한 양방향 선택 디바이스를 제공하는 것과 같은 장점들을 포함할 수 있다. 일 예로서, 본 발명에 따른 하나 이상의 선택 디바이스들은 메모리 어레이들 예컨대 RRAM 어레이들을 형성할 때 BEOL(back end of line processing)을 지원하기 위해서 충분히 낮은 온도에서 형성될 수 있다. 다양한 실시예들은 부분적 선택 판독 방법, 예컨대 하프(half) 선택 판독 방법 또는 1/3 선택 판독 방법과 관련하여 높은 온(on) 전류 대 오프(off) 전류 비율(Ion/Ioff)을 갖는 선택 디바이스들을 제공한다. 즉, 메모리 어레이와 관련된 온 전압 (Von)에서 Ion/Ioff은 대응하는 하프 선택 전압 (Von/2) 또는 1/3 선택 전압 (Von/3)에서의 Ion/Ioff 보다 훨씬 더 클 수 있다. 일 예로서, Von에서 Ion/Ioff는 일부 실시예들에서 Von/2에서의 Ion/Ioff보다 최소한 1 x 104 배 더 클 수 있다. 다양한 실시예들은 선택 디바이스의 면적에 따라 크기가 변하는 선택 디바이스의 누설 전류(leakage current)들을 포함한다.
본 개시의 다음의 상세한 설명에서, 참조가 그것의 부분을 형성하는 첨부한 도면들에 대해 이루어지며, 본 출원에서 예로서 개시의 하나 이상의 실시예들이 어떻게 실시될 수 있는지가 도시된다. 이들 실시예들은 이 기술분야의 숙련자들이 본 개시의 실시예들을 실시할 수 있게 하기 위해 충분히 상세히 설명되며, 다른 실시예들이 이용될 수 있으며 프로세스, 전기적, 및/또는 구조적 변화들이 본 개시의 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해될 것이다. 본 명세서에 사용된 바와 같이, 특히 도면들 내의 참조 번호들에 대한 지시자들 “M” 및 "N"은 거기에 지시된 다수의 특정 특징이 포함될 수 있는 것을 표시한다. 본 출원에서 사용된 바와 같이, "다수의" 특정한 것은 이러한 것들 중 하나 이상을 나타낼 수 있다(예로서, 다수의 메모리 디바이스들은 하나 이상의 메모리 디바이스들을 지칭할 수 있다).
본원에서의 도면들은, 제 1 디지트 또는 디지틀이 도면 번호에 대응하고 나머지 디지트들이 도면에서의 엘리먼트 또는 컴포넌트를 식별하는 넘버링 규정에 따른다. 서로 다른 도면 간에 유사한 엘리먼트 또는 구성 컴포넌트는 유사한 숫자를 사용하여 식별될 수 있다. 예를 들어, 208은 도 2a에서 엘리먼트 "08"를 지칭할 수 있고, 유사한 엘리먼트는 도 3a에서 308로서 지칭될 수 있다. 이해될 바와 같이, 본 출원에서의 다양한 실시예들에서 도시된 엘리먼트들은 본 개시의 다수의 부가적인 실시예들을 제공하기 위해 부가되고, 교환되며, 및/또는 제거될 수 있다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 메모리 셀들의 어레이(100) 부분의 블럭 다이어그램이다. 어레이 (100)는 본 출원에서 워드 라인들로서 언급될 수 있는 많은 액세스 라인들 (102-0, 102-1, . . ., 102-N), 및 본 출원에서 비트 라인들로서 언급될 수 있는 많은 데이터/감지 라인들 (104-0, 104-1, . . ., 104-M)의 인터섹션들에 위치된 메모리 셀들을 갖는 두개의 단자 교차점 어레이(terminal cross-point array)이다. 예시된 바와 같이, 워드 라인들 (102-0, 102-1, . . ., 102-N)은 서로에 평행하고 실질적으로 서로에 평행한 비트 라인들 (104-0, 104-1, . . ., 104-M)에 직교하지만; 그러나, 실시예들은 그에 제한되지 않는다.
각각의 메모리 셀은 본 출원에서 설명된 하나 이상의 실시예들에 따라 선택 디바이스 (108), 예를 들어, 액세스 디바이스와 직렬로 결합된 스토리지 엘리먼트 (106), 예를 들어, 저항성 메모리 소자를 포함할 수 있다. 스토리지 엘리먼트 (106)는 예를 들어 가변적 저항을 가질 수 있는 프로그램 가능한 부분을 포함할 수 있다. 스토리지 엘리먼트 (106)는 두개 이상의 금속들, 예를 들어, 전이 금속들, 알칼리 토금속들, 및/또는 희토류 금속들을 포함하는 전이 금속 산화물 재료 또는 페로브스카이트(perovskite)과 같은 예를 들어, 하나 이상의 저항 가변 재료들을 포함할 수 있다. 메모리 셀의 스토리지 엘리먼트 (106)와 관련된 저항 가변 재료들의 다른 예들은 그 중에서도 칼코게나이드, 2원(binary) 금속 산화물들, 방대한 자기저항 재료들, 및/또는 다양한 폴리머기반 저항성 가변 재료들을 포함할 수 있다. 이와 같이, 메모리 셀들은 다양한 다른 유형들의 저항성 메모리 셀들 중에서 RRAM 셀들, PCRAM 셀들, 및/또는 전도성 브리징(bridging) 메모리 셀들일 수 있다.
하나 이상의 실시예들에서, 각각의 메모리 셀에 대응하는 선택 디바이스들 (108)은 제 1 전극, 반도체 재료, 및 제 2 전극을 포함한다. 선택 디바이스들의 제 1 전극, 반도체 재료, 및 제 2 전극은 신호가 선택 디바이스(108)에 인가될 때 제 1 저항성 상태와 제 2 저항성 상태 사이에서 그것들이 스냅하도록 구성될 수 있다. 예를 들어, 선택 디바이스 (108)는 임계 전압보다 큰 신호가 선택 디바이스(108)에 인가될 때 제 1 저항성 상태로부터 제 2 저항성 상태로 스냅할 수 있다. 따라서, 임계 전압보다 큰 신호가 선택 디바이스(108)에 인가될 때, 선택 디바이스는 제 2 저항성 상태로 스냅하고 메모리 셀 프로그래밍 및/또는 판독과 관련된 전류는 스토리지 엘리먼트 (106)로 선택 디바이스를 통과할 수 있다. 일단 신호가 선택 디바이스 (108)로부터 제거된 후에는, 선택 디바이스 (108)는 제 1 저항성 상태로 다시 스냅한다. 많은 실시예들에서, 선택 디바이스 (108)는 신호가 선택 디바이스에 인가되고 선택 디바이스 (108)로부터 제거될 때 저항성 상태들 사이에서 반복적으로 스냅할 수 있다.
많은 실시예들에서, 선택 디바이스 (108)는 선택 디바이스의 제 1 저항성 상태는 메모리 셀 프로그래밍 및/또는 판독과 관련된 전류가 메모리 셀의 스토리지 엘리먼트 (106)로 선택 디바이스 (108)를 통과하는 것을 허용하지 않도록 구성될 수 있다. 또한, 선택 디바이스 (108)는 선택 디바이스의 제 2 저항성 상태는 메모리 셀 프로그래밍 및/또는 판독과 관련된 전류가 메모리 셀의 스토리지 엘리먼트 (106)로 선택 디바이스 (108)를 통과하는 것을 허용하도록 구성될 수 있다. 많은 실시예들에서, 선택 디바이스 (108)는 메모리 셀의 스토리지 엘리먼트 (106)는 선택 디바이스 (108)가 임계 전압보다 큰 신호와 관련된 저항성 상태에 있을 때 1 MA/cm2 보다 큰 전류 밀도를 볼 수 있도록 구성될 수 있다.
많은 실시예들에서, 선택 디바이스 (108)는 선택 디바이스 (108)를 구성하는 재료들 및 선택 디바이스(108)의 사이즈에 기초하여 신호가 선택 디바이스(108)에 인가될 때 저항성 상태들 사이에서 스냅하도록 구성될 수 있다. 예를 들어, 저항성 상태들 사이에서 스냅이 일어나는 임계 전압은 선택 디바이스 (108)를 구성하는 재료들 및 선택 디바이스 (108)의 사이즈에 기초하여 구성될 수 있다. 많은 실시예들에서, 선택 디바이스 (108) 대략 30 나노미터보다 작은 직경을 갖는 원형의 기하학적 구조로 구성된 제 1 전극 및 제 2 전극을 포함할 수 있다. 선택 디바이스들 (108)은 두개의 전극들 사이에 반도체 재료를 포함할 수 있고 반도체 재료 및 두개의 전극들은 예를 들어 탄소와 같은 광 흡수체로 도핑될 수 있다. 또한, 절연 재료가 두개의 전극들 및 반도체 재료의 측벽들상에 형성될 수 있다. 절연 재료는 선택 디바이스가 희망하는 저항성 특성들을 가질 수 있도록 반도체 재료내 열적 손실(heat loss)을 제어할 수 있다. 예를 들어, 전극들 및/또는 반도체 재료를 탄소로 도핑하는 것 및/또는 전극들 및 반도체 재료의 측벽들 상에 절연 재료를 제공하는 것은 전압, 예컨대 프로그래밍 및/또는 판독 신호가 선택 디바이스에 인가될 때 선택 디바이스가 저항성 상태들 사이에서 스냅하는 온도에 도달하기 위한 열적 특성들을 선택 디바이스 (108)에 제공할 수 있다. 예를 들어, 선택 디바이스 (108)의 다양한 열적, 전기적, 및 구조상의 특성들이 스토리지 엘리먼트 (106) 및 선택 디바이스 (108)가 제어 회로부와 함께 동작될 수 있도록 구성될 수 있다. 많은 실시예들에서, 선택 디바이스 (108)는 대략 0.1 V 내지 10V 사이에서 동작하고 대략 1 ㎂보다 작은 전류를 갖는 저항성 상태들 사이에서 스냅하도록 구성될 수 있다. 예를 들어, 선택 디바이스 (108)는 대략 1nA 내지 100 nA의 대응 전류를 갖는 0.5V 내지 5V의 신호가 선택 디바이스(108)에 인가될 때 600℃보다 큰 온도에 도달한다. 많은 실시예들에서, 예를 들어, 하프 선택 전압 또는 1/3 선택 전압을 인가할 때, 선택 디바이스 (108)의 누설 전류는 대략 1 ㎂보다 작을 수 있다. 예를 들어, 하프 선택 전압이 선택 디바이스(108)에 인가될 때, 선택 디바이스의 누설 전류는 대략 10 nA보다 작을 수 있다.
일 예로서, 어레이 (100)는 하프 선택 방법, 예를 들어, 하프 선택 바이어싱 기법(biasing scheme)에 따라 동작될 수 있다. 하프 선택 방법은 선택된 비트 라인에, 예를 들어, 선택된 메모리 셀에 결합된 비트 라인에 하프 선택 전압 (V/2)을, 및 선택된 워드 라인에, 예를 들어, 워드 라인 선택된 메모리 셀에 결합된 워드 라인에 음의 하프 선택 전압 (-V/2)을 인가하는 단계를, 반면 선택되지 않은 워드 라인들은 기준 전위에서, 예를 들어, 접지 전위에서 바이어싱(biasing)하는 단계를 포함할 수 있다. 도 1에 예시된 예에서, 메모리 셀 (105)은 선택된 메모리 셀이다. 즉, 선택된 메모리 셀 (105)은 V/2에서 바이어스되는 선택된 비트 라인 (104-1)에 그리고 -V/2에서 바이어스되는 선택된 워드 라인 (102-1)에 결합된다. 이와 같이, 전체 선택 전압 (V)이 선택된 메모리 셀 (105)을 가로질러 인가된다. 선택된 비트 라인 (104-1) 및 선택된 워드 라인 (102-1)에 결합된 선택되지 않은 메모리 셀들, 예를 들어, 선택되지 않은 메모리 셀들 (107-0) 및 (107-1)은 +/- V/2의 하프 선택 전압을 경험하고 “하프 선택된” 셀들로 지칭될 수 있다. 선택되지 않은 비트 라인들 및/또는 워드 라인들에 결합된 선택되지 않은 메모리 셀들은 바이어스되지 않고, 예를 들어, 그것들은 이 예에서 0V의 접지 전위를 경험한다. 선택 전압 (V)은 예를 들어 기록 전압 또는 판독 전압일 수 있다.
가능한 한 큰 하프 선택 비율(HSR : half select ratio)을 제공하는 것이 선택 디바이스들에 대하여 유익할 수 있다. HSR는 선택된 메모리 셀, 예를 들어, (105)을 통하여 흐르는 전류, 대 하프 선택된 메모리 셀, 예를 들어, (107-0) 및 (107-1)을 통하여 흐르는 전류의 비율을 나타낼 수 있다. 이하에서 추가 설명될 것처럼, 하나 이상의 실시예들에 따른 선택 디바이스들은 예를 들어, 104:1 내지 105:1 또는 더 큰 하프 선택 비율을 제공할 수 있다. 판독 및/또는 기록 동작들 동안에 더 큰 신호 대 잡음비 (S/N) 및 하프-선택 메모리 셀들, 예를 들어, (107-0) 및 (107-1)내 전류 흐름에 의해 야기된 더 큰 HSR, 더 낮은 파워 소산, 이들은 하프 선택 메모리 셀들에 대한 판독 및/또는 기록 방해의 가능성을 줄일 수 있다. 하프 선택 방법은 일 예로서 제공되고 실시예들은 특정 프로그래밍 및/또는 판독 방법에 제한되지 않는다.
본 발명의 실시예들은 프로그래밍 또는 판독 메모리 셀과 관련된 하프 선택 방법에 제한되지 않는다. 예를 들어, 어레이 (100)은 다른 바이어싱 기법들, 예컨대 1/3 선택 방법에 따라 동작될 수 있다. 일 예로서, 1/3 선택 방법은 선택된 비트 라인에 전체 선택 전압 (V)을 그리고 선택된 워드 라인에 접지 전위를 인가하는 단계, 반면에 선택되지 않은 비트 라인들을 V/3에 그리고 선택되지 않은 워드 라인들을 (2V)/3에 바이어싱하는 단계를 포함할 수 있어서, 선택되지 않은 워드 라인들과 비트 라인들 사이의 전압은 약 +/- V/3이다.
다양한 실시예들에서, 어레이 (100)의 메모리 셀들에 대응하는 선택 디바이스들 (108)은 그것들이 예를 들어, 충분하게 고전압 바이어스 상태들하에서는 포워드(forward) 및 역 방향들 양쪽으로 양방향 전류 흐름을 허용하지만 더 낮은 전압 상태들하아에서 전류 흐름을 차단한다는 점에서 “바이폴라(bipolar)”일 수 있다.
도 2a는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스(208)의 단면도를 예시한다. 도 2a에서, 선택 디바이스 (208)는 전극들 (210) 및 반도체 재료 (212)를 포함한다. 많은 실시예들에서, 전극들 (210)은 예를 들어 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 및/또는 탄소와 같은 재료를 포함할 수 있다. 많은 실시예들에서, 전극들 (210)은 탄소로 도핑된 금속을 포함할 수 있다. 또한, 전극들 (210)은 금속의 부분들, 저항기의 부분들, 및/또는 반도체의 부분들로 형성된 라미네이트(laminate)와 같은 다수의 부분들을 포함할 수 있다. 전극들 (210)은 다른 반도체들 중에서 실리콘 (Si), 실리콘 게르마늄 (SiGe), 게르마늄 (Ge), 실리콘 탄소 (SiC), 알루미늄 나이트라이드 (AlN), 탄소, 및/또는 DLC(diamond like carbon)를 포함할 수 있는 반도체의 부분들을 포함할 수 있다. 전극들 (210)에 포함된 반도체들의 부분들은 금속으로 도핑될 수 있다. 반도체들은 예를 들어 도펀트 금속의 대략 1E143 원자들로 도핑될 수 있다. 전극들 (210)에 포함된 반도체 부분은 대략 5nm-50nm 두께일 수 있다.
많은 실시예들에서, 전극들은 반도체 재료 (212)와 계면(interface)하는 많은 재료의 부분들을 포함할 수 있다. 다수의 재료들은 반도체 재료 (212)로 전극들 (210)을 통한 열 소산을 제한할 수 있는 열적 경계 저항(thermal boundary resistance)로서 역할을 하고 계면하는 재료들의 조합을 포함할 수 있다. 재료들의 부분들은 다른 재료 조합들 중에서 텅스텐/탄소 (W/C), 텅스텐 실리콘/탄소 (WSix/C), 텅스텐 나이트라이드/탄소 (WN/C), 티타늄/탄소 (Ti/C), 텅스텐/실리콘 카바이드 (W/SiC), 텅스텐/도핑된 다결정질 반도체, 텅스텐 실리콘/도핑된 다결정질 반도체, 및/또는 텅스텐 나이트라이드/도핑된 다결정질 반도체을 포함하여 함께 계면하는 재료들의 많은 부분들로 형성될 수 있다. 예를 들어, 다결정질 반도체들은 다른 재료들 중에서 실리콘 (Si), 실리콘 게르마늄 (SiGe), 게르마늄 (Ge), 실리콘 카바이드 (SiC), 및/또는 비소 (As)로 도핑된 알루미늄 나이트라이드 (AlN), 붕소 (B), 인 (P), 티타늄 (Ti), 알루미늄 (Al), 안티모니 (Sb), 주석 (Sn), 인듐 (In), 및/또는 비스무트 (Bi)일 수 있다. 또한, 탄소 (C) 또는 텅스텐 실리콘 (WSix)의 부분이 전극들 (210)과 반도체 재료 (212) 사이에 형성될 수 있다. 탄소 (C) 또는 텅스텐 실리콘 (WSix)의 부분은 대략 1 nm-30 nm 두께일 수 있고, 전극들 (210)과 반도체 재료 (212) 사이에 금속 전자-이동(electro-migration)을 막는데 도움이 될 수 있다.
많은 실시예들에서, 반도체 재료 (212)는 아몰퍼스 실리콘을 포함할 수 있다. 또한, 아몰퍼스 실리콘은 반도체 재료 (212)의 열적 정전 용량(thermal capacitnce)를 증가시키기 위해 탄소로 도핑될 수 있다. 반도체 재료 (212)는 0.5V와 5V 사이의 신호가 선택 디바이스(208)에 인가될 때 반도체 재료 (212)가 600℃보다 큰 온도로 가열되는 것에 응답하여 저항성 상태들이 변화하도록 구성될 수 있다.
도 2b는 본 발명의 하나 이상의 실시예들에 따른 도 2a에 예시된 선택 디바이스(208)의 평면도를 예시한다. 도 2b에 예시된 바와 같이, 선택 디바이스 (208)는 원형의 기하학적 구조를 가질 수 있다. 선택 디바이스의 전극들 (210)은 대략 100 나노미터 또는 그 미만의 직경을 가질 수 있다. 도 2b에 미도시된, 반도체 재료 (212)는 전극들과 동일한 원형의 기하학적 구조를 가질 수 있다. 많은 실시예들에서, 선택 디바이스 (208) 및 전극들 (210)은 10보다 큰 종횡비(aspect ratio)를 가질 수 있다. 이런 종횡비들을 갖는 선택 디바이스 및 전극들 (210)은 선택 디바이스의 열 저항(thermal resistance)을 증가시킬 수 있고 선택 디바이스내 열 싱크 영향(thermal sink effect)들을 줄일 수 있다. 많은 실시예들에서, 반도체 재료 (212)는 전극들 (210)과 상이한 기하학적 구조 및/또는 사이즈를 가질 수 있다. 예를 들어, 반도체 재료 (212)는 전극들 (210)의 직경보다 작은 직경을 가질 수 있다. 많은 실시예들에서, 전극들 (210) 및/또는 반도체 재료 (212)는 다른 기하학적 구조 중에서 준-정사각형(quasi-square) 기하학적 구조를 가질 수 있다. 많은 실시예들에서, 진공이 인접한 선택 디바이스들 사이에 형성될 수 있다. 인접한 선택 디바이스들 사이에 진공은 열적 절연(thermal insulation)을 제공할 수 있고, 이는 인접한 선택 디바이스들 가열 및/또는 냉각 시에 특정 선택 디바이스에 기한 열적 영향들을 줄일 수 있다.
도 3aa는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스(308)의 단면도를 예시한다. 도 3aa에서, 선택 디바이스 (308)는 히터들 (314), 전극들 (310) 및 반도체 재료 (312)를 포함한다. 많은 실시예들에서 히터들 (314)은 전극들 (310)과 접촉될 수 있다. 히터들 (314)은 선택 디바이스 (308)의 열적 정전 용량을 증가시킬 수 있는 다른 재료들 중에서 금속들 및/또는 탄소로 형성될 수 있다. 많은 실시예들에서, 전극들 (310)은 예를 들어 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 및/또는 탄소와 같은 재료들을 포함할 수 있다. 많은 실시예들에서, 전극들 (310)은 탄소로 도핑된 금속을 포함할 수 있다. 또한, 전극들 (310)은 금속의 부분들 및 저항기의 부분들로 형성된 라미네이트를 포함할 수 있다. 많은 실시예들에서, 반도체 재료 (312)는 아몰퍼스 실리콘을 포함할 수 있다. 또한, 아몰퍼스 실리콘은 반도체 재료 (312)의 열적 정전 용량을 증가시키기 위해 탄소로 도핑될 수 있다.
도 3ba는 본 발명의 하나 이상의 실시예들에 따른 도 3aa에 예시된 선택 디바이스(308)의 평면도를 예시한다. 도 3ba에 예시된 바와 같이, 선택 디바이스 (308)는 원형의 기하학적 구조를 가질 수 있다. 도 3ba에 미도시된 선택 디바이스 (308)의 히터들 (314) 및 전극들 (310)은 대략 30 나노미터 또는 그 미만의 직경을 가질 수 있다. 도 3ba에 미도시된, 반도체 재료 (312)는 전극들과 동일한 원형의 기하학적 구조를 가질 수 있다. 많은 실시예들에서, 반도체 재료 (312)는 전극들 (310) 및/또는 히터들 (314)과 상이한 기하학적 구조 및/또는 사이즈를 가질 수 있다. 예를 들어, 반도체 재료 (312)는 전극들 (310) 및/또는 히터들 (314)의 직경보다 작은 직경을 가질 수 있다. 많은 실시예들에서, 전극들 (310), 히터들 (314), 및/또는 반도체 재료 (312)는 다른 기하학적 구조 중에서 준-정사각형 기하학적 구조를 가질 수 있다.
도 3ab는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스(308)의 단면도를 예시한다. 도 3ab에서, 선택 디바이스 (308)는 전극들 (310), 히터들 (314), 및 반도체 재료 (312)를 포함한다. 많은 실시예들에서, 전극들 (310)은 히터들 (314)과 접촉할 수 있다. 많은 실시예들에서, 전극들 (310)은 예를 들어 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 및/또는 탄소와 같은 재료들을 포함할 수 있다. 많은 실시예들에서, 전극들 (310)은 탄소로 도핑된 금속을 포함할 수 있다. 또한, 전극들 (310)은 금속의 부분들 및 저항기의 부분들로 형성된 라미네이트를 포함할 수 있다. 히터들 (314)은 선택 디바이스 (308)의 열적 정전 용량을 증가시킬 수 있는 다른 재료들 중에서 금속들 및/또는 탄소로 형성될 수 있다. 많은 실시예들에서, 반도체 재료 (312)는 아몰퍼스 실리콘을 포함할 수 있다. 또한, 아몰퍼스 실리콘은 반도체 재료 (312)의 열적 정전 용량을 증가시키기 위해 탄소로 도핑될 수 있다.
도 3bb는 본 발명의 하나 이상의 실시예들에 따른 도 3ab에 예시된 선택 디바이스(308)의 평면도를 예시한다. 도 3bb에 예시된 바와 같이, 선택 디바이스 (308)는 원형의 기하학적 구조를 가질 수 있다. 도 3bb에 미도시된 선택 디바이스 (308)의 전극들 (310) 및 히터들 (314)은 대략 30 나노미터 또는 그 미만의 직경을 가질 수 있다. 도 3bb에 미도시된, 반도체 재료 (312)는 전극들과 동일한 원형의 기하학적 구조를 가질 수 있다. 많은 실시예들에서, 반도체 재료 (312)는 전극들 (310) 및/또는 히터들 (314)과 상이한 기하학적 구조 및/또는 사이즈를 가질 수 있다. 예를 들어, 반도체 재료 (312)는 전극들 (310) 및/또는 히터들 (314)의 직경보다 작은 직경을 가질 수 있다. 많은 실시예들에서, 전극들 (310), 히터들 (314), 및/또는 반도체 재료 (312)는 다른 기하학적 구조 중에서 준-정사각형 기하학적 구조를 가질 수 있다.
도 4a는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스(408)의 단면도를 예시한다. 도 4a에서, 선택 디바이스 (408)는 전극들 (410), 반도체 재료 (412), 및 절연 재료 (416)를 포함한다. 많은 실시예들에서, 전극들 (410)은 예를 들어 티타늄 실리콘 나이트라이드 (TiSiN), 탄탈륨 나이트라이드 (TaN), 및/또는 탄소와 같은 재료를 포함할 수 있다. 많은 실시예들에서, 전극들 (410)은 탄소로 도핑된 금속을 포함할 수 있다. 또한, 전극들 (410)은 금속의 부분들 및 저항기의 부분들로 형성된 라미네이트를 포함할 수 있다.
많은 실시예들에서, 반도체 재료 (412)는 아몰퍼스 실리콘을 포함할 수 있다. 또한, 아몰퍼스 실리콘은 반도체 재료 (412)의 열적 정전 용량을 증가시키기 위해 탄소로 도핑될 수 있다. 절연 재료 (416)는 전극들 (410) 및 반도체 재료 (412)의 측별들상에 형성될 수 있다. 절연 재료 (416)는 예를 들어, 다른 절연 재료들 중에서 실리콘 디옥사이드 (SiO2), 실리콘 나이트라이드 (SiN), 붕소 나이트라이드 (BN), 알루미늄 옥사이드 (Al2O3), 하프늄 옥사이드 (HfO2), 50%보다 작은 이트륨 옥사이드 (Y2O3)로 도핑된 하프늄 옥사이드 (HfO2), 지르코늄 옥사이드 (ZrO2), 4%와 8% 사이의 이트륨 옥사이드 (Y2O3)로 도핑된 지르코늄 옥사이드 (ZrO2), 이트륨 옥사이드 (Y2O3), 티타늄 옥사이드 (TiO2), 이트리아-안정화 지르코니아 (YSZ : yttria-stabilized zirconia), 및/또는 파이로클로르 옥사이드들을 포함할 수 있다. 절연 재료 (416)는 반도체 재료의 저항성 상태가 상이한 저항성 상태로 스냅하는 온도로 반도체 재료를 가열하는 것을 허용하는 열적 절연을 제공할 수 있다. 많은 실시예들에서, 절연 재료와 반도체 재료 및 전극 재료의 측벽들 사이에 진공이 있도록 절연 재료가 형성될 수 있다. 절연 재료와 반도체 재료 및 전극 재료의 측벽들 사이의 진공은 반도체 재료의 가열 및/또는 냉각을 가능하게 하는 열적 절연을 제공할 수 있다.
도 4b는 본 발명의 하나 이상의 실시예들에 따른 도 4a에 예시된 선택 디바이스(408)의 평면도를 예시한다. 도 4b에 예시된 바와 같이, 선택 디바이스 (408)는 원형의 기하학적 구조를 가질 수 있다. 선택 디바이스 (408)의 절연 재료 (416) 및 전극들 (410)은 대략 30 나노미터 또는 그 미만의 결합된 직경을 가질 수 있다. 도 4b에 미도시된, 반도체 재료 (412)는 전극들과 동일한 원형의 기하학적 구조를 가질 수 있다. 많은 실시예들에서, 반도체 재료 (412)는 절연 재료 (416) 및 전극들 (410)과 상이한 기하학적 구조 및/또는 사이즈를 가질 수 있다. 예를 들어, 반도체 재료 (412)는 절연 재료 (416) 및 전극들 (410)의 직경보다 작은 직경을 가질 수 있다. 많은 실시예들에서, 전극들 (410), 절연 재료 (416), 및/또는 반도체 재료 (412)는 다른 기하학적 구조 중에서 준-정사각형 기하학적 구조를 가질 수 있다.
도 5는 본 발명의 하나 이상의 실시예들에 따른 선택 디바이스의 전압 및 전류 밀도 관계들을, 예를 들어, JV 그래프를 예시하는 그래프이다. 도 5에서, JV 그래프 (520)는 프로그래밍 신호 및/또는 판독 신호와 같은 신호가, 선택 디바이스에 인가될 때 도면들 1-4과 관련하여 설명된 선택 디바이스들 (108,208,308,408)과 같은 선택 디바이스상의 전류 밀도의 관계를 예시하는 라인(522)를 포함한다.
하나 이상의 실시예들에서, 신호, 예를 들어, 제 1 신호가 대략 0 V 로부터 대략 3.2 V까지 램프(ramp)하는 전압을 가질 때, 신호가 그래프 (520)상에서 대략 3.2 V인 임계 전압에 도달한 후에 선택 디바이스상의 전류 밀도는 상당히 증가하기 시작한다. 예를 들어, 신호가 대략 0 V 로부터 3.5 V까지 램프될 때 선택 디바이스상의 전류 밀도는 대략 1E1 A/cm2 로부터 1E5 A/cm2 까지의 범위에 이르지만, 그러나 신호가 대략 3.2 V로부터 3.5 V까지 램프될 때 선택 디바이스상의 전류 밀도 대략 1E5 A/cm2로부터 2E7 A/cm2까지의 범위에 이른다. 0V로부터 3.2 V까지의 범위에 이르는 전압에 대응하는 전류는 대략 1E-10V 로부터 대략 1E-4 V까지의 범위에 이를 수 있다. 선택 디바이스상의 전류 밀도의 증가는 본 출원에서 설명된 재료들 및 기하학적 구조를 갖는 선택 디바이스를 가열하는 신호 때문에 선택 디바이스의 저항에서의 하락(drop)에 의한다. 본 출원에서 설명된 선택 디바이스들은 파손 되지 않고 600℃ 보다 큰 온도까지 반복되는 가열을 견딜 수 있다. 예를 들어, 0 V로부터 3.5 V 까지 램프되는 신호를 인가하는 것은 선택 디바이스를 가열시킨다. 선택 디바이스에 인가되는 신호의 전압 중가 때문에 선택 디바이스가 임계값 온도 (TT)에 도달한 때, 선택 디바이스는 저항성 상태들 사이에서 스냅하고 선택 디바이스의 저항은 엄청나게(a number of orders of magnitude) 감소한다. 도 5 는 임계값 온도에 도달하도록 구성된 선택 디바이스를 예시하고, 선택 디바이스는 대략 3.2 V보다 크거나 같은 신호가 선택 디바이스에 인가될 때 600℃보다 큰 저항성 상태들 사이에서 스냅한다. 일단 선택 디바이스가 저항성 상태들 사이에서 스냅하고 선택 디바이스의 저항이 감소하면, 메모리 셀들을 프로그램 및/또는 판독하기에 충분한 전류의 크기를 갖는 신호가 선택 디바이스로부터 메모리 셀의 스토리지 엘리먼트로 통과한다.
도 5에서, 그래프 (520)는 신호, 이런 프로그래밍 신호 및/또는 판독 신호가 선택 디바이스로부터 제거될 때 도면들 1-4와 관련하여 설명된 선택 디바이스들 (108,208,308,408)와 같은 선택 디바이스상의 전류 밀도의 관계를 예시하는 라인 (524)을 포함한다.
하나 이상의 실시예들에서, 그래프 (520)상의 라인 (524)은 대략 3.5V의 전압을 갖는 신호, 예를 들어, 제 1 신호가 선택 디바이스로부터 제거될 때 선택 디바이스상의 전압이 감소하게 하는 것을 예시한다. 선택 디바이스상의 전압이 감소할 때, 선택 디바이스의 온도가 감소하고, 이는 선택 디바이스의 저항을 증가시키고 그리고 또한 선택 디바이스상의 전류 밀도를 줄인다. 도 5에서, 신호가 선택 디바이스로부터 제거될 때, 신호의 전압이 대략 3.5V로부터 2V로 감소할 때 선택 디바이스상의 전류 밀도는 대략 2E7A/cm2로부터 1E4 A/cm2까지 감소한다. 한편 전압 신호의 전압은 대략 2V로부터 0V까지 감소할 때 선택 디바이스상의 전류 밀도가 대략 1E4 A/cm2로부터 1E1 A/cm2로 감소한다. 선택 디바이스상의 전압이 대략 2V일 때 시작하는 선택 디바이스상의 전류 밀도에서의 축소는 선택 디바이스가 저항 상태들사이에서 스냅하는 임계값 온도 아래로 냉각하는 선택 디바이스의 온도에 대응할 수 있다. 예를 들어, 선택 디바이스의 저항은 제 2 저항 상태로부터 제 1 저항 상태로 스냅할 수 있고, 선택 디바이스가 임계값 온도 아래로 냉각할 때 제 1 저항 상태는 제 2 저항 상태보다 엄청나게 높다. 많은 실시예들에서, 선택 디바이스는 신호가 선택 디바이스로부터 제거된 후에 15 ns 미만에 저항성 상태들 사이에서 스냅할 수 있다. 일단 선택 디바이스가 저항성 상태들 사이에서 스냅하고 선택 디바이스의 저항이 증가한 후에, 선택 디바이스는 메모리 셀들을 프로그램 및/또는 판독하기에 충분한 전류의 크기를 갖는 임계 전압보다 작은 선택 디바이스에 인가되는 신호들, 예를 들어, 제 2 신호가 선택 디바이스로부터 메모리 셀의 스토리지 엘리먼트로 통과하지 않는 저항성 상태에 있다.
본 발명은 메모리 셀 애플리케이션들을 위한 선택 디바이스를 이용한 선택 디바이스들 및 방법들을 포함한다. 예제 선택 디바이스는 특정 기하학적 구조를 갖는 제 1 전극, 제 1 전극상에 형성된 반도체 재료 및 반도체 재료상에 형성된 특정 기하학적 구조를 갖는 제 2 전극을 포함하고, 선택 디바이스는 선택 디바이스에 인가된 신호들에 응답하여 저항성 상태들 사이에서 스냅하도록 구성된다.
특정 실시예들이 본 출원에서 예시되고 설명되었지만, 이 기술분야의 숙련자들은 동일한 결과들을 달성하기 위해 산출된 배열이 도시된 특정 실시예들로 대체될 수 있다는 것을 이해할 것이다. 본 명세서는 본 개시 내용의 다양한 실시예들의 개조들 또는 변형예들을 커버하도록 의도된다. 상기 설명은 제한적인 것이 아닌, 예시적인 방식으로 이루어졌다는 것이 이해될 것이다. 상기 실시예들의 조합, 및 본 출원에서 구체적으로 설명되지 않은 다른 실시예들이 상기 설명을 검토할 때 이 기술분야의 숙련자들에게 명백할 것이다. 본 개시 내용의 다양한 실시예들의 범위는 상기 구조들 및 방법들이 사용되는 다른 응용들을 포함한다. 그러므로, 본 개시 내용의 다양한 실시예들의 범위는 첨부된 청구항들이 권리가 있는 전체 범위의 균등물들과 함께, 첨부된 청구항들을 참조하여 결정되어야 한다.
이전의 상세한 설명에서, 다양한 특징들은 본 개시 내용을 간소화하기 위해 단일 실시예에서 함께 그룹화된다. 본 개시의 이러한 방법은 본 개시의 개시된 실시예들이 각각의 청구항에 명확하게 열거되는 보다 많은 특징들을 사용해야 한다는 의도를 반영한 것으로 해석되지 않을 것이다. 오히려, 다음의 청구항들이 반영하는 바와 같이, 본 발명의 주제는 단일의 개시된 실시예의 모든 특징들보다 적게 있다. 따라서, 다음의 청구항들은 상세한 설명으로 통합되며, 각각의 청구항은 별개의 실시예로서 그 자체로 성립한다.

Claims (31)

  1. 메모리 셀에 있어서,
    선택 디바이스를 포함하되, 상기 선택 디바이스는
    특정 기하학적 구조를 갖는 제 1 전극;
    상기 제 1 전극상에 형성된 반도체 재료; 및
    상기 반도체 재료상에 형성된 상기 특정 기하학적 구조를 갖는 제 2 전극을 포함하되, 상기 선택 디바이스는 상기 선택 디바이스에 인가되는 신호들에 응답하여 저항성 상태들 사이에서 스냅(snap)하도록 구성되는, 메모리 셀.
  2. 청구항 1에 있어서, 상기 반도체는 아몰퍼스 실리콘인, 메모리 셀.
  3. 청구항 1에 있어서, 상기 선택 디바이스는 상기 선택 디바이스의 면적에 따라 크기가 변하는 누설 전류(leakage current)를 포함하는, 메모리 셀.
  4. 청구항 1에 있어서, 상기 반도체 재료의 폭은 대략 20 나노미터보다 작은, 메모리 셀.
  5. 청구항 1에 있어서, 상기 제 1 전극의 종횡비는 10보다 큰, 메모리 셀.
  6. 청구항 1에 있어서, 절연 재료가 상기 제 1 전극의 측벽, 상기 제 2 전극의 측벽, 및 상기 반도체 재료의 측벽상에 형성되는, 메모리 셀.
  7. 청구항 1에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 티타늄 실리콘 나이트라이드 (TiSiN)를 포함하는, 메모리 셀.
  8. 청구항 1에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 탄탈륨 나이트라이드 (TaN)를 포함하는, 메모리 셀.
  9. 청구항 1에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 광 흡수체들을 포함하는, 메모리 셀.
  10. 메모리 셀에 있어서,
    선택 디바이스를 포함하되, 상기 선택 디바이스는
    특정 기하학적 구조를 갖는 제 1 전극;
    상기 제 1 전극상에 형성된 반도체 재료;
    상기 반도체 재료상에 형성된 상기 특정 기하학적 구조를 갖는 제 2 전극; 및
    상기 제 1 전극의 측벽, 상기 반도체 재료의 측벽, 및 상기 제 2 전극의 측벽상에 형성된 절연체 재료를 포함하는, 메모리 셀.
  11. 청구항 10에 있어서, 상기 반도체 재료는 탄소로 도핑된, 메모리 셀.
  12. 청구항 10에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 탄소로 도핑된, 메모리 셀.
  13. 청구항 10에 있어서, 상기 제 1 전극 및 상기 제 2 전극은 금속/저항기 라미네이트로 형성된, 메모리 셀.
  14. 청구항 10에 있어서, 상기 절연체 재료는 실리콘 나이트라이드인, 메모리 셀.
  15. 청구항 10에 있어서, 상기 절연체 재료는 10보다 큰 유전 상수를 갖는, 메모리 셀.
  16. 청구항 10에 있어서, 상기 특정 기하학적 구조는 20 나노미터 보다 작은 직경을 갖는 원형 기하학적 구조인, 메모리 셀.
  17. 청구항 10에 있어서, 상기 선택 디바이스와 직렬에 저항성 스토리지 엘리먼트를 포함하는, 메모리 셀.
  18. 청구항 10에 있어서, 상기 저항성 스토리지 엘리먼트의 하프 선택 비율(HSR : half select ratio)은 104보다 큰, 메모리 셀.
  19. 청구항 10에 있어서, 상기 선택 디바이스는 그것을 통과하는 양방향 전류 흐름을 지원하는, 메모리 셀.
  20. 메모리 디바이스를 동작시키는 방법에 있어서,
    제 1 시간 기간동안 상기 저항성 메모리 셀의 선택 디바이스에 제 1 신호를 제공하는 단계로서, 상기 선택 디바이스는 임계 전압보다 큰 상기 신호에 응답하여 제 1 저항성 상태로부터 제 2 저항성 상태로 스냅하는, 상기 제 1 신호를 제공하는 단계; 및
    제 2 시간 기간동안 상기 저항성 메모리 셀의 상기 선택 디바이스에 제 2 신호를 제공하는 단계로서, 상기 선택 디바이스는 임계 전압보다 작은 상기 신호에 응답하여 상기 제 1 저항성 상태에 잔류하는, 상기 제 2 신호를 제공하는 단계;를 포함하는, 방법.
  21. 청구항 20에 있어서, 상기 방법은 상기 제 1 저항성 상태로부터 상기 제 2 저항성 상태로 스냅하는 상기 선택 디바이스에 응답하여 상기 메모리 셀의 저항성 스토리지 엘리먼트에 제 1 전류 밀도를 제공하는 단계 및 상기 제 1 저항성 상태에 잔류하는 상기 선택 디바이스에 응답하여 상기 메모리 셀의 상기 저항성 스토리지 엘리먼트에 제 2 전류 밀도를 제공하는 단계를 포함하는, 방법.
  22. 청구항 20에 있어서, 상기 방법은 제 3 시간 기간 동안 상기 선택 디바이스로부터 상기 제 1 신호를 제거하는 단계 및 상기 제 1 신호 제거에 응답하여 상기 선택 디바이스가 상기 제 2 저항성 상태로부터 상기 제 1 저항성 상태로 스냅하는 단계를 포함하는, 방법.
  23. 청구항 22에 있어서, 상기 제 3 시간 기간은 8 나노초 (ns)보다 작은, 방법.
  24. 청구항 20에 있어서, 상기 임계 전압은 2.5V인, 방법.
  25. 청구항 21에 있어서, 상기 제 1 전류 밀도는 1 MA/cm2보다 크고 상기 제 2 전류 밀도는 1 MA/cm2보다 작거나 또는 같은, 방법.
  26. 청구항 20에 있어서, 상기 방법은 상기 선택 디바이스가 상기 제 1 시간 기간동안 600℃보다 큰 온도에 도달하는 것을 포함하는, 방법.
  27. 저항성 메모리 셀들의 어레이의 저항성 메모리 셀을 형성하는 방법에 있어서, 상기 방법은:
    선택 디바이스를 형성하는 단계로서, 상기 선택 디바이스는 특정 기하학적 구조를 갖는 제 1 전극, 반도체 재료, 상기 특정 기하학적 구조를 갖는 제 2 전극, 및 상기 제 1 전극, 상기 반도체 재료, 및 상기 제 2 전극의 측벽들상에 형성된 절연체 재료를 포함하는, 상기 선택 디바이스를 형성하는 단계;
    상기 선택 디바이스와 직렬로 전압 버퍼를 형성하는 단계;
    상기 선택 디바이스 및 상기 두개의 단자(terminal) 전압 버퍼와 직렬로 저항성 스토리지 엘리먼트를 형성하는 단계;를 포함하는, 방법.
  28. 청구항 27에 있어서, 상기 선택 디바이스를 형성하는 단계는 BEOL(back end of line) 프로세스인, 방법.
  29. 청구항 27에 있어서, 상기 특정 기하학적 구조의 폭은 상기 메모리 셀과 관련된 동작 전압에 기초되는, 방법.
  30. 청구항 27에 있어서, 상기 반도체 재료의 조성물은 상기 메모리 셀과 관련된 동작 전압에 기초되는, 방법.
  31. 청구항 25에 있어서, 대략 450℃ 보다 크지 않은 온도에서 상기 선택 디바이스를 형성하는 단계를 포함하는, 방법.
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