JP2017537463A - メモリセル適用のための選択デバイス - Google Patents

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本開示は、選択デバイスと、メモリセル適用のために選択デバイスを用いる方法とを含む。例示的選択デバイスは、特定の形状を有する第一の電極と、第一の電極上に形成される半導体材料と、半導体材料に形成された特定の形状を有する第二の電極とを含み、選択デバイスは、選択デバイスに適用される信号に応じて、抵抗状態間で切り替わるように構成される。【選択図】図１

Description

本開示は、概して半導体メモリデバイスおよび方法に関し、より詳細には、メモリセル適用のための選択デバイスに関する。
メモリデバイスは、典型的には、コンピュータまたはその他の電子デバイス中の内部半導体集積回路として提供される。ランダムアクセスメモリ（ＲＡＭ）、リードオンリーメモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期式ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗性メモリ、およびフラッシュメモリをとりわけ含む様々な種類の多くのメモリが存在する。抵抗性メモリの種類は、プログラマブル導体メモリおよび抵抗性ランダムアクセスメモリ（ＲＲＡＭ）をとりわけ含む。
メモリデバイスは、高メモリ密度、高信頼性、および電源なしでのデータ保持を必要とする広範囲の電子用途のために、不揮発性メモリとして使用される。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤーなどのポータブル音楽プレイヤー、動画プレイヤー、および他の電子デバイスで用いられることができる。
ＲＲＡＭデバイスは、記憶素子の抵抗レベルに基づいてデータを格納する抵抗性メモリセルを含む。正または負の電圧といったエネルギー源を特定期間にセルに適用することによるなど、セルは、例えば、特定の抵抗レベルに対応する所望の状態にプログラムされ得る。幾つかのＲＲＡＭセルは、二以上のビットのデータを表す、例えば格納することができるように、複数の状態にプログラムされ得る。
抵抗性メモリセルのプログラムされた状態は、例えば、印加された呼びかけ電圧（ｉｎｔｅｒｒｏｇａｔｉｏｎ ｖｏｌｔａｇｅ）に応じて、選択された抵抗性メモリセルを通る電流を検知することによって判定され、例えば、読み出されてもよい。検知された電流は、メモリセルの抵抗レベルに基づいて変動するが、抵抗性メモリセルのプログラムされた状態を示し得る。
様々な例においては、抵抗性メモリセルのアレイは、読み出しディスターブ問題を受けやすいことがある。例えば、読み出し動作の一部として、電流は、選択されたアクセス線、例えばワード線から、選択されたメモリセルを通って、データ／センス線、例えばビット線に流れ得る。しかしながら、クロスポイントアーキテクチャなどの様々なアレイアーキテクチャにおいては、電流は、選択されたビット線に交差する選択されていないワード線にも流れる。選択されていないワード線への電流の導通は、他の欠点の中でもとりわけ、例えば、出力インピーダンスを減少させることによって、データ状態間における識別性能を低下させ得る。
本開示の一つ以上の実施形態による抵抗性メモリセルのアレイの一部のブロック図である。 本開示の一つ以上の実施形態による選択デバイスの断面図を示す。 本開示の一つ以上の実施形態による図２Ａに示された選択デバイスの上面図を示す。 本開示の一つ以上の実施形態による選択デバイスの断面図を示す。 本開示の一つ以上の実施形態による図３Ａ−１に示された選択デバイスの上面図を示す。 本開示の一つ以上の実施形態による選択デバイスの断面図を示す。 本開示の一つ以上の実施形態による図３Ａ−２に示された選択デバイスの上面図を示す。 本開示の一つ以上の実施形態による選択デバイスの断面図を示す。 本開示の一つ以上の実施形態による図４Ａに示された選択デバイスの上面図を示す。 本開示の一つ以上の実施形態による選択デバイスの電圧と電流との関係を示すグラフである。
本開示は、選択デバイスと、メモリセル適用のために選択デバイスを用いる方法とを含む。例示的選択デバイスは、特定の形状を有する第一の電極と、第一の電極上に形成された半導体材料と、半導体材料上に形成された特定の形状を有する第二の電極とを含み、選択デバイスは、選択デバイスに適用される信号に応じて、抵抗状態の間で切り替わる（ｓｎａｐ）ように構成される。
本開示による実施形態は、選択デバイスに対して適用されその後除去される閾値電圧を超える信号に応じて、第一の抵抗状態と第二の抵抗状態との間で切り替わる選択デバイスを含むことができる。一例として、本開示の実施形態は、選択デバイスに対して適用される信号が閾値電圧よりも大きいのに応じて選択デバイスが第一の抵抗状態にある場合に、１ＭＡ／ｃｍ２を超える電流密度をサポートすることができる。本開示の実施形態は、例えば、抵抗性メモリの適用などのメモリ適用のために有用な双方向選択デバイスを提供するといった利点を含むことができる。一例として、本開示による一つ以上の選択デバイスは、ＲＲＡＭアレイなどのメモリアレイを形成するときに、配線工程（ＢＥＯＬ：ｂａｃｋ ｅｎｄ ｏｆ ｌｉｎｅ ｐｒｏｃｅｓｓｉｎｇ）をサポートするのに十分に低い温度で形成され得る。様々な実施形態は、ハーフ選択読み出し法または１／３選択読み出し法などの部分的選択読み出し法に従って、高いオン電流対オフ電流比（Ｉｏｎ／Ｉｏｆｆ）を有する選択デバイスを提供する。即ち、メモリアレイに関連付けられるオン電圧（Ｖｏｎ）におけるＩｏｎ／Ｉｏｆｆは、対応するハーフ選択電圧（Ｖｏｎ／２）または１／３選択電圧（Ｖｏｎ／３）にけるＩｏｎ／Ｉｏｆｆよりもかなり大きい。一例として、ＶｏｎにおけるＩｏｎ／Ｉｏｆｆは、幾つかの実施形態においては、Ｖｏｎ／２におけるＩｏｎ／Ｉｏｆｆよりも１×１０４倍大きいことがある。様々な実施形態は、選択デバイスの面積と対応する選択デバイスの漏れ電流を含む。
本開示の以下の詳細な説明においては、その一部を形成する添付の図面に対して参照が行われ、図面においては、本開示の一つ以上の実施形態が如何にして実施され得るかが例示として示されている。これらの実施形態は、本開示の実施形態を当業者が実施することを可能にするほど十分詳細に記述され、他の実施形態が使用されてもよく、本開示の範囲から逸脱することなく、プロセス、電気的および／または構造的変更が行われてもよいことが理解されるべきである。本明細書で用いられるように、特に図面内で参照記号に対する指示子“Ｍ”および“Ｎ”は、そのように指示された多数の特定の特徴が含まれ得ることを示す。本明細書で用いられるように、“多数の”特定の事柄は、そうした事柄の一つ以上を指すことができる（例えば、多数のメモリデバイスは、一つ以上のメモリデバイスを指すことができる）。
本明細書の図面は、一つ以上の最初の数字が図面番号に対応し、残りの数字が図面内の要素またはコンポーネントを示すという番号付けの慣例に従う。異なる図面間の同様の要素またはコンポーネントは、同様の数字の使用によって識別され得る。例えば、２０８は、図２Ａにおける要素“０８”を参照することができ、同様の要素は、図３Ａにおける３０８として参照され得る。理解されるように、本明細書の様々な実施形態に示された要素は、本開示の多数のさらなる実施形態を提供するために、追加され、交換され、および／または排除され得る。
図１は、本開示の一つ以上の実施形態によるメモリセルのアレイ１００の一部のブロック図である。アレイ１００は、本明細書でワード線と呼ばれることがある、多数のアクセス線１０２−０、１０２−１，．．．１０２−Ｎと、本明細書でビット線と呼ばれることがある、多数のデータ／センス線１０４−０、１０４−１，．．．１０４−Ｍとの交点に配置されたメモリセルを有する二端子クロスポイントアレイである。図示されるように、ワード線１０２−０、１０２−１，．．．１０２−Ｎは互いに平行であり、ビット線１０４−０、１０４−１，．．．１０４−Ｍに対して直交し、ビット線は互いに実質的に平行であるが、実施形態はそのように限定されることはない。
各メモリセルは、本明細書に記述された一つ以上の実施形態による選択デバイス１０８、例えばアクセスデバイスと直列に結合された記憶素子１０６、例えば、抵抗性メモリ素子を含み得る。記憶素子１０６は、例えば、可変抵抗を有し得るプログラマブル部分を含み得る。記憶素子１０６は、例えば、遷移金属酸化物材料または、例えば、遷移金属、アルカリ土類金属および／もしくは希土類金属などの二つ以上の金属を含むペロブスカイトなどの一つ以上の抵抗可変材料を含み得る。メモリセルの記憶素子１０６に関連付けられる抵抗可変材料の他の例は、カルコゲナイド、二元金属酸化物、巨大磁気抵抗材料、および／または様々なポリマーベースの抵抗可変材料をとりわけ含み得る。このように、メモリセルは、様々なその他の種類の抵抗性メモリセルの中でも、とりわけＲＲＡＭセル、ＰＣＲＡＭセル、および／または導電性ブリッジメモリセルであり得る。
一つ以上の実施形態においては、各メモリセルに対応する選択デバイス１０８は、第一の電極と、半導体材料と、第二の電極とを含む。選択デバイスの第一の電極、半導体材料、第二の電極は、信号が選択デバイス１０８に適用されるとき、第一の抵抗状態と第二の抵抗状態との間で切り替わるように構成されることができる。例えば、選択デバイス１０８は、閾値より大きい信号が選択デバイス１０８に適用されると、第一の抵抗状態から第二の抵抗状態に切り替わることができる。したがって、閾値電圧よりも大きい信号が選択デバイス１０８に適用されると、選択デバイスは、第二の抵抗状態に切り替わり、メモリセルのプログラミングおよび／または読み出しに関連付けられる電流が選択デバイスを通って記憶素子１０６に流れ得る。信号が選択デバイス１０８から除去されると、選択デバイス１０８は、第一の抵抗状態に戻る。多数の実施形態においては、選択デバイス１０８は、信号が選択デバイスに適用され、選択デバイス１０８から除去されるときに、抵抗状態の間で繰り返し切り替わり得る。
多数の実施形態においては、選択デバイス１０８を通ってメモリセルの記憶素子１０６に、メモリセルのプログラミングおよび／または読み出しに関連付けられた電流が流れることを選択デバイスの第一の抵抗状態が可能としないように、選択デバイス１０８は構成され得る。また、選択デバイス１０８を通ってメモリセルの記憶素子１０６にメモリセルのプログラミングおよび／または読み出しに関連付けられた電流が流れることを選択デバイスの第二の抵抗状態が可能とするように、選択デバイス１０８は構成され得る。多数の実施形態においては、選択デバイス１０８が閾値電圧よりも大きい信号に関連付けられた抵抗状態にあるときに、メモリセルの記憶素子１０６が１ＭＡ／ｃｍ２より大きい電流密度を経験し得るように、選択デバイス１０８は構成され得る。
多数の実施形態においては、選択デバイス１０８は、選択デバイス１０８のサイズおよび選択デバイス１０８を含む材料に基づいて、選択デバイス１０８に信号が適用されるとき、抵抗状態の間で切り替わるように構成され得る。例えば、抵抗状態間の切り替えが起こる閾値電圧は、選択デバイス１０８のサイズおよび選択デバイス１０８を含む材料に基づいて構成され得る。多数の実施形態においては、選択デバイス１０８は、約３０ナノメートルよりも小さい直径を有する円形形状で構成された第一の電極と第二の電極とを含み得る。選択デバイス１０８は、二つの電極の間に半導体材料を含み得、半導体材料と二つの電極とは、例えば炭素などの光吸収体をドープされ得る。また、絶縁性材料が、二つの電極と半導体材料との側壁の上に形成され得る。絶縁性材料は、半導体材料内の熱損失を制御し得、選択デバイスが所望の抵抗特性を有することができるようにする。例えば、電極および／もしくは半導体材料に炭素をドープすることおよび／または、電極と半導体材料との側壁上に絶縁性材料を提供することは、プログラミングおよび／または読み出し信号などの電圧が選択デバイスに印加されたときに、抵抗状態の間で選択デバイスが切り替わる温度に到達するための熱特性を選択デバイス１０８に提供することができる。例えば、選択デバイス１０８の様々な熱的、電気的および構造的特性は、記憶素子１０６および選択デバイス１０８が制御回路と協働できるように構成さ得る。多数の実施形態において、選択デバイス１０８は、約０．１Ｖから１０Ｖの間で動作し、約１μＡ未満の電流によって抵抗状態間で切り替わるように構成され得る。例えば、選択デバイス１０８は、約１ｎＡから１００ｎＡの電流に対応する０．５Ｖから５Ｖの信号が選択デバイス１０８に適用されると、６００℃を超える温度に到達する。多数の実施形態においては、選択デバイス１０８の漏れ電流は、ハーフ選択電圧または１／３選択電圧が印加されると、約１μＡ未満であり得る。例えば、ハーフ選択電圧が選択デバイス１０８に印加されると、選択デバイスの漏れ電流は、約１０ｎＡ未満であり得る。
一例として、アレイ１００は、ハーフ選択法、例えば、ハーフ選択バイアススキームに従って動作することができる。ハーフ選択法は、基準電位、例えば接地電位に選択されていないワード線をバイアスしながら、選択されたビット線、例えば、選択されたメモリセルに結合されたビット線に対してハーフ選択電圧（Ｖ／２）を印加し、選択されたワード線、例えば、選択されたメモリセルに結合されたワード線に対して負のハーフ選択電圧（−Ｖ／２）を印加することを含み得る。図１に示された例においては、メモリセル１０５は、選択されたメモリセルである。即ち、選択されたメモリセル１０５は、Ｖ／２にバイアスされた選択されたビット線１０４−１と、−Ｖ／２にバイアスされた選択されたワード線１０２−１とに結合される。このように、完全な選択電圧（Ｖ）が、選択されたメモリセル１０５に印加される。選択されたビット線１０４−１および選択されたワード線１０２−１に結合された選択されていないメモリセル、例えば、選択されていないメモリセル１０７−０および１０７−１は、＋／−Ｖ／２のハーフ選択電圧を経験し、“ハーフ選択された”セルと呼ばれることがある。選択されていないビット線および／またはワード線に結合された選択されていないメモリセルは、バイアスされず、例えば、この例においては、０Ｖの接地電位を経験する。選択電圧（Ｖ）は、例えば、書き込み電圧または読み出し電圧であり得る。
選択デバイスができる限り大きいハーフ選択比（ＨＳＲ）を提供することは有益であり得る。ＨＳＲは、ハーフ選択されたメモリセル、例えば、１０７−０および１０７−１を通って流れる電流に対する、選択されたメモリセル、例えば１０５を通って流れる電流の比率を指し得る。以下にさらに記述されるように、一つ以上の実施形態による選択デバイスは、例えば、１０４：１から１０５：１以上のハーフ選択比を提供し得る。ＨＳＲが大きくなると、ハーフ選択されたメモリセル、例えば、１０７−０および１０７−１を流れる電流によって引き起こされる電力消失が低くなり、読み出しおよび／または書き込み動作中の信号ノイズ比（Ｓ／Ｎ）が大きくなり、これは、ハーフ選択されたメモリセルに対する読み出しおよび／または書き込みディスターブの可能性を減少させ得る。ハーフ選択法は、一例として提供されるものであって、実施形態は、特定のプログラミングおよび／または読み出し法に限定されることはない。
本開示の実施形態は、メモリセルのプログラミングまたは読み出しに関連付けられたハーフ選択法に限定されることはない。例えば、アレイ１００は、１／３選択法などの他のバイアススキームに従って動作し得る。一例として、１／３選択法は、選択されていないビット線をＶ／３に、選択されていないワード線を（２Ｖ）／３にバイアスしながら、選択されたビット線に完全な選択電圧（Ｖ）を、選択されたワード線に接地電位を印加することを含み得る、選択されていないワード線とビット線との間の電圧を約＋／−Ｖ／３にするようにする。
様々な実施形態においては、アレイ１００のメモリセルに対応する選択デバイス１０８は、十分に高い電圧バイアス状態の下では、例えば、順方向と逆方向との双方に双方向電流が流れることを可能にし、より低い電圧状態の下では電流が流れることをブロックする点で“バイポーラ”であり得る。
図２Ａは、本開示の一つ以上の実施形態による選択デバイス２０８の断面図を示す。図２Ａにおいては、選択デバイス２０８は、電極２１０と半導体材料２１２とを含む。多数の実施形態においては、電極２１０は、例えば、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）、および／または炭素などの材料を含み得る。多数の実施形態においては、電極２１０は、炭素をドープされた金属を含み得る。また、電極２１０は、金属の部分、抵抗の部分、および／または半導体の部分で形成されたラミネートといった多数の部分を含み得る。電極２１０は、他の半導体の中でもとりわけ、シリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、シリコン炭素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、炭素、および／またはダイアモンド状炭素（ＤＬＣ）を含み得半導体の部分を含み得る。電極２１０に含まれる半導体の部分は、金属をドープされ得る。半導体は、例えば、約１Ｅ１４３原子のドーパント金属をドープされ得る。電極２１０に含まれる半導体部分は、約５ｎｍ−５０ｎｍの厚さであり得る。
多数の実施形態においては、電極は、半導体材料２１２と界面を形成する材料の多数の部分を含み得る。多数の材料は、界面を形成し、熱境界抵抗として機能し得る材料の組み合わせを含み得電極２１０を通じた半導体材料２１２への放熱を制限し得る。材料の部分は、他の材料の組み合わせの中でもとりわけ、タングステン／炭素（Ｗ／Ｃ）、タングステンシリコン／炭素（ＷＳｉｘ／Ｃ）、窒化タングステン／炭素（ＷＮ／Ｃ）、チタン／炭素（Ｔｉ／Ｃ）、タングステン／炭化シリコン（Ｓ／ＳｉＣ）、タングステン／ドープされた多結晶半導体、タングステンシリコン／ドープされた多結晶半導体、および／または窒化タングステン／ドープされた多結晶半導体を含む、ともに界面を形成する材料の多数の部分で形成され得る。例えば、多結晶半導体は、他の材料の中でもとりわけ、ヒ素（Ａｓ）、ホウ素（Ｂ）、リン（Ｐ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、アンチモン（Ｓｂ）、錫（Ｓｎ）、インジウム（Ｉｎ）、および／またはビスマス（Ｂｉ）をドープされたシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、ゲルマニウム（Ｇｅ）、炭化シリコン（ＳｉＣ）、および／または窒化アルミニウム（ＡｌＮ）であり得る。また、炭素（Ｃ）またはタングステンシリコン（ＷＳｉｘ）の部分は、電極２１０と半導体材料２１２との間に形成され得る。炭素（Ｃ）またはタングステンシリコン（ＷＳｉｘ）の部分は、約１ｎｍ−３０ｎｍの厚さであり得、電極２１０と半導体材料２１２との間の金属エレクトロマイグレーションの防止に役立ち得る。
多数の実施形態においては、半導体材料２１２は、非晶質シリコンを含み得る。また、非晶質シリコンは、半導体材料２１２の熱キャパシタンスを増加させるために炭素をドープされ得る。０．５Ｖから５Ｖの間の信号が選択デバイス２０８に適用されると、６００℃を超える温度に半導体材料２１２が加熱するのに応じて、抵抗状態が変化するように、半導体材料２１２は構成され得る。
図２Ｂは、本開示の一つ以上の実施形態により、図２Ａに示される選択デバイス２０８の上面図を示す。図２Ｂに示されるように、選択デバイス２０８は、円形形状を有し得る。選択デバイスの電極２１０は、約１００ナノメートル以下の直径を有し得る。半導体材料２１２は、図２Ｂに示されていないが、電極と同一の円形形状を有し得る。多数の実施形態においては、選択デバイス２０８および電極２１０は、１０を超えるアスペクト比を有し得る。このようなアスペクト比を有する選択デバイスおよび電極２１０は、選択デバイスの熱抵抗を増加させ得、選択デバイス内の熱シンク効果を減少させ得る。多数の実施形態において、半導体材料２１２は、電極２１０とは異なる形状および／またはサイズを有し得る。例えば、半導体材料２１２は、電極２１０の直径よりも小さい直径を有し得る。多数の実施形態においては、電極２１０および／または半導体材料２１２は、他の形状の中でもとりわけ、準方形形状を有し得る。多数の実施形態においては、隣接する選択デバイスの間に真空が形成され得る。隣接する選択デバイス間の真空は、断熱を提供し得、それによって、隣接する選択デバイスを加熱および／または冷却するときに、特定の選択デバイスにおける熱の影響を低減し得る。
図３Ａ−１は、本開示の一つ以上の実施形態による選択デバイス３０８の断面図を示す。図３Ａ−１においては、選択デバイス３０８は、ヒータ３１４と、電極３１０と、半導体材料３１２とを含む。多数の実施形態においては、ヒータ３１４は、電極３１０と接触し得る。ヒータ３１４は、選択デバイス３０８の熱キャパシタンスを増加させ得る他の材料の中でもとりわけ、金属および／または炭素で形成され得る。多数の実施形態においては、電極３１０は、例えば、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）および／または炭素などの材料を含み得る。多数の実施形態においては、電極３１０は、炭素をドープされた金属を含むことができる。また、電極３１０は金属の部分と、抵抗の部分とで形成されたラミネートを含み得る。多数の実施形態においては、半導体材料３１２は、非晶質シリコンを含み得る。また、非晶質シリコンは、半導体材料３１２の熱キャパシタンスを増加させるために、炭素をドープされ得る。
図３Ｂ−１は、本開示の一つ以上の実施形態による図３Ａ−１に示された選択デバイス３０８の上面図を示す。図３Ｂ−１に示されるように、選択デバイス３０８は、円形形状を有し得る。選択デバイス３０８のヒータ３１４および電極３１０は、図３Ｂ−１には示されていないが、約３０ナノメートル以下の直径を有し得る。半導体材料３１２は、図３Ｂ−１には示されていないが、電極と同一の円形形状を有し得る。多数の実施形態においては、半導体材料３１２は、電極３１０および／またはヒータ３１４とは異なる形状および／またはサイズを有し得る。例えば、半導体材料３１２は、電極３１０および／またはヒータ３１４の直径未満の直径を有し得る。多数の実施形態においては、電極３１０、ヒータ３１４、および／または半導体材料３１２は、他の形状の中でもとりわけ準方形形状を有し得る。
図３Ａ−２は、本開示の一つ以上の実施形態による選択デバイス３０８の断面図を示す。図３Ａ−２においては、選択デバイス３０８は、電極３１０、ヒータ３１４、および半導体材料３１２を含む。多数の実施形態においては、電極３１０はヒータ３１４と接触し得る。多数の実施形態においては、電極３１０は、例えば、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）および／または炭素などの材料を含み得る。多数の実施形態においては、電極３１０は、炭素をドープされた金属を含み得る。また、電極３１０は、金属の部分と抵抗の部分とで形成されるラミネートを含み得る。ヒータ３１４は、選択デバイス３０８の熱キャパシタンスを増加させ得る他の材料の中でもとりわけ、金属および／または炭素で形成され得る。多数の実施形態においては、半導体材料３１２は、非晶質シリコンを含み得る。また、非晶質シリコンは、半導体材料３１２の熱キャパシタンスを増加させるために、炭素をドープされ得る。
図３Ｂ−２は、本開示の一つ以上の実施形態による図３Ａ−２に示された選択デバイス３０８の上面図を示す。図３Ｂ−２に示されるように、選択デバイス３０８は、円形形状を有し得る。選択デバイス３０８の電極３１０およびヒータ３１４は、図３Ｂ−２には示されていないが、約３０ナノメートル以下の直径を有し得る。半導体材料３１２は、図３Ｂ−２には示されていないが、電極と同一の円形形状を有し得る。多数の実施形態においては、半導体材料３１２は、電極３１０および／またはヒータ３１４とは異なる形状および／またはサイズを有し得る。例えば、半導体材料３１２は、電極３１０および／またはヒータ３１４の直径未満の直径を有し得る。多数の実施形態においては、電極３１０、ヒータ３１４および／または半導体材料３１２は、他の形状の中でもとりわけ、準方形形状を有し得る。
図４Ａは、本開示の一つ以上の実施形態による選択デバイス４０８の断面図を示す。図４Ａにおいては、選択デバイス４０８は、電極４１０、半導体材料４１２、絶縁性材料４１６を含む。多数の実施形態においては、電極４１０は、例えば、窒化チタンシリコン（ＴｉＳｉＮ）、窒化タンタル（ＴａＮ）および／または炭素などの材料を含み得る。多数の実施形態においては、電極４１０は、炭素をドープされた金属を含み得る。また、電極４１０は、金属の部分と抵抗の部分とで形成されたラミネートを含み得る。
多数の実施形態においては、半導体材料４１２は、非晶質シリコンを含み得る。また、非晶質シリコンは、半導体材料４１２の熱キャパシタンスを増加させるために、炭素をドープされ得る。絶縁性材料４１６は、電極４１０および半導体材料４１２の側壁上に形成され得る。絶縁性材料４１６は、他の絶縁性材料の中でもとりわけ、例えば、二酸化シリコン（ＳｉＯ２）、窒化シリコン（ＳｉＮ）、窒化ホウ素（ＢＮ）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）、５０％未満の酸化イットリウム（Ｙ２Ｏ３）をドープされた酸化ハフニウム（ＨｆＯ２）、酸化ジルコニウム（ＺｒＯ２）、４％から８％の間の酸化イットリウム（Ｙ２Ｏ３）をドープされた酸化ジルコニウム（ＺｒＯ２）、酸化イットリウム（Ｙ２Ｏ３）、酸化チタン（ＴｉＯ２）、イットリア安定化ジルコニア（ＹＳＺ）、および／または酸化パイロクロアを含み得る。絶縁性材料４１６は、異なる抵抗状態に半導体材料の抵抗状態が切り替わる場合の温度に、半導体材料を加熱することを可能とするために断熱を提供し得る。多数の実施形態においては、絶縁性材料と、半導体材料および電極材料の側壁との間に真空が存在するように、絶縁性材料は形成され得る。絶縁性材料と半導体材料および電極材料の側壁との間の真空は、半導体材料の加熱および／または冷却を容易にするための断熱を提供し得る。
図４Ｂは、本開示の一つ以上の実施形態による、図４Ａに示された選択デバイス４０８の上面図を示す。図４Ｂに示されるように、選択デバイス４０８は、円形形状を有し得る。選択デバイス４０８の絶縁性材料４１６および電極４１０は、約３０ナノメートル以下の一体化した直径を有し得る。半導体材料４１２は、図４Ｂには示されていないが、電極と同一の円形形状を有し得る。多数の実施形態においては、半導体材料４１２は、絶縁性材料４１６および電極４１０とは異なる形状および／またはサイズを有し得る。例えば、半導体材料４１２は、絶縁性材料４１６および電極４１０の直径未満の直径を有し得る。多数の実施形態においては、電極４１０、絶縁性材料４１６、および／または半導体材料４１２は、他の形状の中でもとりわけ、準方形形状を有し得る。
図５は、本開示の一つ以上の実施形態による選択デバイスの電圧と電流密度との関係を示すグラフ、例えば、ＪＶグラフである。図５においては、ＪＶグラフ５２０は、プログラミング信号および／または読み出し信号などの信号が選択デバイスに適用されるとき、図１−図４に関連して記述された選択デバイス１０８、２０８、３０８、４０８などの選択デバイスにおける電流密度の関係を示す線５２２を含む。
一つ以上の実施形態において、例えば、第一の信号といった信号が約０Ｖから約３．２Ｖに傾斜する電圧を有すると、選択デバイスにおける電流密度は、閾値電圧に信号が到達すると顕著に増加し始め、ここで、閾値電圧は、グラフ５２０において約３．２Ｖである。例えば、信号が約０Ｖから３．５Ｖに傾斜するとき、選択デバイスの電流密度は、約１Ｅ１Ａ／ｃｍ２から１Ｅ５Ａ／ｃｍ２の範囲であり、信号が約３．２Ｖから３．５Ｖに傾斜するとき、選択デバイスにおける電流密度は、約１Ｅ５Ａ／ｃｍ２から２Ｅ７Ａ／ｃｍ２の範囲である。０Ｖから３．２Ｖの範囲の電圧に対応する電流は、約１Ｅ−１０Ｖから約１Ｅ−４Ｖの範囲であり得る。選択デバイスにおける電流密度の増加は、本明細書に記述された材料および形状を有する選択デバイスを加熱する信号に起因して選択デバイスの抵抗の低下によって引き起こされる。本明細書に記述された選択デバイスは、破壊することなく、６００℃を超える温度に対する繰り返しの加熱に耐えることができる。例えば、０Ｖから３．５Ｖに傾斜する信号を適用することは、選択デバイスの加熱を引き起こす。選択デバイスに適用される信号の電圧が増加することによって、選択デバイスが閾値温度（ＴＴ）に到達すると、選択デバイスは、抵抗状態間で切り替わり、選択デバイスの抵抗は複数桁減少する。図５は、閾値温度に到達するように構成された選択デバイスを示し、閾値温度では、選択デバイスは抵抗状態間で切り替わり、閾値温度は、約３．２Ｖ以上の信号が選択デバイスに適用される場合に６００度を超える。抵抗状態間で選択デバイスが切り替わり、選択デバイスの抵抗が減少すると、メモリセルをプログラムおよび／または読み出すのに十分な大きさの電流で、選択デバイスからメモリセルの記憶素子へ信号が送られる。
図５においては、選択デバイスからプログラミング信号および／または読み出し信号などの信号が除去されたとき、図１−図４に関連して記述された選択デバイス１０８、２０８、３０８、４０８などの選択デバイスにおける電流密度の関係を示す線５２４をグラフ５２０は含む。
一つ以上の実施形態において、グラフ５２０における線５２４は、約３．５Ｖの電圧を有する信号、例えば、第一の信号が選択デバイスから除去されたとき、選択デバイスにおける電圧を減少させることを示す。選択デバイスにおける電圧が減少すると、選択デバイスの温度が降下し、これは、選択デバイスの抵抗を増加させ、また、選択デバイスにおける電流密度を減少させる。図５において、信号が選択デバイスから除去されると、信号の電圧が約３．５Ｖから２Ｖに減少しながら、選択デバイスにおける電流密度は、約２Ｅ７Ａ／ｃｍ２から１Ｅ４Ａ／ｃｍ２に減少する。信号の電圧が約２Ｖから０Ｖに減少すると、選択デバイスにおける電流密度は、約１Ｅ４Ａ／ｃｍ２から１Ｅ１Ａ／ｃｍ２に減少する。選択デバイスにおける電圧が約２Ｖになると開始する選択デバイスにおける電流密度の減少は、選択デバイスが抵抗状態間で切り替わる閾値温度未満に選択デバイスの温度を冷却することに対応し得る。例えば、選択デバイスの抵抗は、第二の抵抗状態から第一の抵抗状態に切り替わることができ、選択デバイスが閾値温度未満に冷却する場合に第一の抵抗状態は、第二の抵抗状態よりも複数桁高い。多数の実施形態において、選択デバイスは、信号が選択デバイスから除去された後、１５ｎｓ未満の抵抗状態で切り替わり得る。選択デバイスが抵抗状態間で切り替わり、選択デバイスの抵抗が増加すると、選択デバイスは、閾値電圧未満の選択デバイスに適用される信号、例えば、第二の信号が、メモリセルをプログラミングおよび／または読み出すのに十分な大きさの電流を選択デバイスからメモリセルの記憶素子に流さない抵抗状態にある。
本開示は、選択デバイスと、メモリセル適用のために選択デバイスを用いる方法とを含む。例示的な選択デバイスは、特定の形状を有する第一の電極と、第一の電極上に形成された半導体材料と、半導体材料上に形成された特定の形状を有する第二の電極とを含み、選択デバイスは、選択デバイスに適用された信号に応じて抵抗状態間で切り替わるように構成される。
本明細書では、特定の実施形態が図示され記述されてきたが、示された特定の実施形態を同一の結果を達成すると推測される配置に置換し得ることを当業者は理解するだろう。本開示は、本開示の様々な実施形態の適合または変形を包含することを意図される。上記の記述は、例示的な意味で行われているものであり、限定的な意味ではないことを理解されたい。上記の実施形態の組み合わせおよび本明細書に具体的に記述されていない他の実施形態は、上記の記述を再考することで、当業者に明らかであろう。本開示の様々な実施形態の範囲は、上記の構造および方法が用いられる他の用途を含む。したがって、本開示の様々な実施形態の範囲は、このような請求項が権利を付与される均等物の全範囲とともに、添付の請求項を参照することで決定されるべきである。
前述の詳細な説明においては、様々な特徴が本開示を簡略化する目的で単一の実施形態にグループ化される。本開示の方法は、本開示の開示された実施形態が各請求項に明確に列挙されたものより多くの特徴を有しなければならないという意図を反映するものとして解釈されるべきではない。むしろ、以下の請求項が反映するものとして、本発明の主題は、開示された単一の実施形態の全ての特徴よりも少ないものに存在する。したがって、以下の請求項は、詳細な説明にここで組み入れられ、各請求項は、個別の実施形態として、それ自体独立する。

Claims (31)

  1. 特定の形状を有する第一の電極と、
    前記第一の電極上に形成された半導体材料と、
    前記半導体材料上に形成された前記特定の形状を有する第二の電極と、
    を含む、選択デバイスを含み、
    前記選択デバイスは、前記選択デバイスに適用された信号に応じて、抵抗状態間で切り替わるように構成される、
    メモリセル。
  2. 前記半導体は非晶質シリコンである、
    請求項１に記載のメモリセル。
  3. 前記選択デバイスは、前記選択デバイスの面積に対応する漏れ電流を含む、
    請求項１に記載のメモリセル。
  4. 前記半導体材料の幅は、約２０ナノメートル未満である、
    請求項１に記載のメモリセル。
  5. 前記第一の電極のアスペクト比は１０より大きい、
    請求項１に記載のメモリセル。
  6. 絶縁性材料が、前記第一の電極の側壁、前記第二の電極の側壁、および前記半導体材料の側壁の上に形成される、
    請求項１に記載のメモリセル。
  7. 前記第一の電極および前記第二の電極は、窒化チタンシリコン（ＴｉＳｉＮ）を含む、
    請求項１に記載のメモリセル。
  8. 前記第一の電極および前記第二の電極は、窒化タンタル（ＴａＮ）を含む、
    請求項１に記載のメモリセル。
  9. 前記第一の電極および前記第二の電極は、光吸収体を含む、
    請求項１に記載のメモリセル。
  10. 特定の形状を有する第一の電極と、
    前記第一の電極上に形成された半導体材料と、
    前記半導体材料上に形成された前記特定の形状を有する第二の電極と、
    を含む選択デバイスと、
    前記第一の電極の側壁、前記半導体材料の側壁、および前記第二の電極の側壁上に形成された絶縁体材料と、
    を含む、選択デバイスを含む、
    メモリセル。
  11. 前記半導体材料は、炭素をドープされる、
    請求項１０に記載のメモリセル。
  12. 前記第一の電極および前記第二の電極は炭素をドープされる、
    請求項１０に記載のメモリセル。
  13. 第一の電極および前記第二の電極は、金属／抵抗ラミネートで形成される、
    請求項１０に記載のメモリセル。
  14. 前記絶縁体材料は、窒化シリコンである、
    請求項１０に記載のメモリセル。
  15. 前記絶縁体材料は、１０を超える誘電率を有する、
    請求項１０に記載のメモリセル。
  16. 前記特定の形状は、２０ナノメートル未満の直径の円形形状である、
    請求項１０に記載のメモリセル。
  17. 前記選択デバイスと直列の抵抗性記憶素子を含む、
    請求項１０に記載のメモリセル。
  18. 前記抵抗性記憶素子のハーフ選択比（ＨＳＲ）は１０４より大きい、
    請求項１０に記載のメモリセル。
  19. 前記選択デバイスは、それを流れる双方向電流をサポートする、
    請求項１０に記載のメモリセル。
  20. メモリセルを動作させる方法であって、
    第一の期間中に、前記抵抗性メモリセルの選択デバイスに第一の信号を提供することであって、前記選択デバイスは、閾値電圧を超える前記信号に応じて第一の抵抗状態から第二の抵抗状態に切り替わる、ことと、
    第二の期間中に、前記抵抗性メモリセルの前記選択デバイスに第二の信号を提供することであって、前記選択デバイスは、前記閾値電圧未満の前記信号に応じて、前記第一の抵抗状態のままである、ことと、
    を含む、
    方法。
  21. 前記方法は、前記第一の抵抗状態から前記第二の抵抗状態に前記選択デバイスが切り替わるのに応じて、前記メモリセルの抵抗性記憶素子に第一の電流密度を提供することと、前記選択デバイスが前記第一の抵抗状態のままであるのに応じて、前記メモリセルの前記抵抗性記憶素子に第二の電流密度を提供することと、を含む、
    請求項２０に記載の方法。
  22. 前記方法は、第三の期間中に、前記選択デバイスから前記第一の信号を除去することと、前記第一の信号を除去するのに応じて、前記第二の抵抗状態から前記第一の抵抗状態に前記選択デバイスが切り替わることとを含む、
    請求項２０に記載の方法。
  23. 前記第三の期間は、８ナノ秒（ｎｓ）未満である、
    請求項２２に記載の方法。
  24. 前記閾値電圧は２．５Ｖである、
    請求項２０に記載の方法。
  25. 前記第一の電流密度は、１ＭＡ／ｃｍ２よりも大きく、前記第二の電流密度は、１ＭＡ／ｃｍ２以下である、
    請求項２１に記載の方法。
  26. 前記方法は、前記第一の期間中に、６００℃を超える温度に前記選択デバイスが到達することを含む、
    請求項２０に記載の方法。
  27. 抵抗性メモリセルのアレイの抵抗性メモリセルを形成する方法であって、
    選択デバイスを形成することであって、前記選択デバイスは、特定の形状を有する第一の電極と、半導体材料と、前記特定の形状を有する第二の電極と、前記第一の電極、前記半導体材料、および前記第二の電極の側壁上に形成された絶縁体材料と、を含む、ことと、
    前記選択デバイスと直列に電圧バッファを形成することと、
    前記選択デバイスおよび前記二端子電圧バッファと直列に抵抗性記憶素子を形成することと、
    を含む、
    方法。
  28. 前記選択デバイスを形成することは、配線工程（ＢＥＯＬ）プロセスである、
    請求項２７に記載の方法。
  29. 前記特定の形状の幅は、前記メモリセルに関連付けられた動作電圧に基づく、
    請求項２７に記載の方法。
  30. 前記半導体材料の組成は、前記メモリセルに関連付けられた動作電圧に基づく、
    請求項２７に記載の方法。
  31. 約４５０℃を超えない温度で前記選択デバイスを形成することを含む、
    請求項２５に記載の方法。
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