KR101952968B1 - 불휘발성 메모리 장치의 판독 회로 - Google Patents

불휘발성 메모리 장치의 판독 회로 Download PDF

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Abstract

(과제) 데이터 0 과 1 을 판별하기 위한 판독 여유도가 크고, 또한 회로 면적이 작은 불휘발성 메모리 장치의 판독 회로를 제공한다.
(해결 수단) 메모리 소자에 흐르는 전류와 비교하는 레퍼런스 전류원인 NMOS 트랜지스터의 각 게이트에 1 개의 바이어스 회로로부터 출력된 전압을 인가하여 동일 전압으로 제어함으로써, 사용 온도 범위, 사용 전원 전압 범위 내에서의 특성 편차가 작아져, 데이터 0 과 1 을 판별하기 위한 판독 여유도를 크게 가질 수 있어 회로 구성을 간소화할 수 있다.

Description

불휘발성 메모리 장치의 판독 회로{READING CIRCUIT OF NONVOLATILE MEMORY DEVICE}
본 발명은 전기적으로 개서 (改書) 가능한 불휘발성 메모리 장치의 판독 회로에 관한 것이다.
종래의 FLOTOX 형 불휘발성 메모리 장치를 도 5 에 나타낸다. 종래의 FLOTOX 형 불휘발성 메모리 장치는 각각 NMOS 트랜지스터 (54, 55 및 64, 65) 로 구성된 전류 부하 회로에 접속된 1 개의 메모리 소자 (51) 와, 1 개의 더미 메모리 소자 (61) 로부터 발생하는 전류를 각각 전압으로 변환한다. 그 변환한 전압을 NMOS 트랜지스터 (56, 66, 70), PMOS 트랜지스터 (57, 67) 로 이루어지는 전압 비교 회로에 의해 비교함으로써 데이터의 0 과 1 을 판별하였다.
메모리 소자 (51) 는 디프레션 상태와 인핸스먼트 상태의 2 값을 갖는다. 그 상태의 차이에 따라 전압 비교 회로의 메모리 소자측의 입력 노드의 전압이 변화한다. 따라서, 이 전압을 전압 비교 회로의 더미 메모리 소자 (61) 측의 입력 노드의 레퍼런스 전압과 비교함으로써 데이터의 0 과 1 을 판별한다.
일반적으로, FLOTOX 형 불휘발성 메모리 장치에서는 데이터의 개서를 거듭해 가면 터널 산화막의 막질이 열화되어, 디프레션 상태와 인핸스먼트 상태의 역치의 차이가 작아진다. 사용 온도 범위, 사용 전원 전압 범위 모두로 데이터를 판독하는 것이 요구되는 판독 회로에 있어서, 상기와 같이 역치의 차이가 작아지면, 데이터 0 과 1 의 판별이 곤란해져, 사용 온도 범위, 사용 전원 전압 범위에서 데이터 0 과 1 의 판별을 할 수 없게 된다. 즉, 데이터 0 과 1 을 판별하기 위한 판독 여유도가 작아진다.
상기 과제를 해결하기 위해, 본 발명의 불휘발성 메모리 장치의 판독 회로는 이하와 같은 구성으로 하였다.
소스가 접지 전압에 접속되고, 게이트가 제 1 메모리 소자 선택 스위치의 일단에 접속된 메모리 소자와, 소스가 메모리 소자의 드레인에 접속되고, 게이트가 셀렉트 게이트 선택 제어 신호로 제어되는 셀렉트 게이트 트랜지스터와, 셀렉트 게이트 트랜지스터와 판독 회로의 출력 단자 사이에 접속된 제 2 메모리 소자 선택 스위치와, 메모리 소자에 흐르는 전류와 비교하는 레퍼런스 전류원인 제 1 NMOS 트랜지스터와, 드레인이 제 1 NMOS 트랜지스터의 드레인이 접속된 커런트 미러원 (元) 이 되는 제 1 PMOS 트랜지스터와, 제 1 PMOS 트랜지스터의 전류 미러선 (先) 이 되고, 드레인이 판독 회로의 출력 단자에 접속된 제 2 PMOS 트랜지스터와, 제 1 NMOS 트랜지스터의 게이트와 메모리 소자의 게이트에 바이어스 전압을 공급하는 제 1 바이어스 회로를 구비한 불휘발성 메모리 장치의 판독 회로.
본 발명의 불휘발성 메모리 장치의 판독 회로에 의하면, 메모리 소자와, 메모리 소자에 흐르는 전류와 비교하는 레퍼런스 전류원인 NMOS 트랜지스터의 각 게이트를 동일 전압으로 제어하는 것 또는, 더미 트랜지스터나 더미 스위치를 추가함으로써, 사용 온도 범위나 사용 전원 전압 범위 내에서의 특성 편차가 작아진다. 즉, 데이터 0 과 1 을 판별하기 위한 판독 여유도를 크게 가질 수 있다고 하는 효과가 있다.
또한, 종래의 회로 구성으로부터 회로 소자수의 저감에 의한 소면적화를 실현할 수 있어 비용 저감 효과가 있다.
도 1 은 제 1 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
도 2 는 제 2 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
도 3 은 제 3 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
도 4 는 제 4 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
도 5 는 종래의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
<제 1 실시형태>
도 1 은 제 1 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
제 1 실시형태의 불휘발성 메모리 장치의 판독 회로는 메모리 소자 (11) 와, 셀렉트 게이트 트랜지스터 (12) 와, 메모리 소자 선택 스위치 (14 및 15) 와, NMOS 트랜지스터 (21) 와, PMOS 트랜지스터 (13 및 23) 와, 바이어스 회로 (30) 를 구비한다.
메모리 소자 (11) 는 소스가 접지 전압 (20) 에 접속되고, 게이트가 메모리 소자 선택 스위치 (15) 에 접속된다. 셀렉트 게이트 트랜지스터 (12) 는 소스가 메모리 소자 (11) 의 드레인에 접속되고, 게이트에는 셀렉트 게이트 선택 제어 신호 (17) 가 입력된다. 메모리 소자 선택 스위치 (14) 는 일단이 셀렉트 게이트 트랜지스터 (12) 의 드레인에 접속되고, 타단이 판독 회로의 출력 단자 (SAOUT) 에 접속된다. NMOS 트랜지스터 (21) 는 소스가 접지 전압 (20) 에 접속되고, 드레인은 PMOS 트랜지스터 (23) 의 드레인에 접속된다. 커런트 미러 접속된 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (23) 는 입력이 NMOS 트랜지스터 (21) 의 드레인에 접속되고, 출력이 출력 단자 (SAOUT) 에 접속된다. 바이어스 회로 (30) 는 그 출력 단자가 NMOS 트랜지스터 (21) 의 게이트와 메모리 소자 선택 스위치 (15) 를 개재하여 메모리 소자 (11) 의 게이트에 접속된다.
셀렉트 게이트 트랜지스터 (12) 는 셀렉트 게이트 선택 제어 신호 (17) 로 ON/OFF 가 제어된다. 메모리 소자 선택 스위치 (14) 는 메모리 소자 선택 제어 신호 (18) 로 ON/OFF 가 제어된다. 메모리 소자 선택 스위치 (15) 는 메모리 소자 선택 제어 신호 (19) 로 ON/OFF 가 제어된다. NMOS 트랜지스터 (21) 는 메모리 소자 (11) 의 데이터를 판별하기 위한 레퍼런스 전류원이다. 바이어스 회로 (30) 는 NMOS 트랜지스터 (21) 의 게이트와 메모리 소자 선택 스위치 (15) 를 개재하여 메모리 소자 (11) 의 게이트에 바이어스 전압 (VSACG) 을 공급한다. 커런트 미러 접속된 PMOS 트랜지스터 (13) 와 PMOS 트랜지스터 (23) 는 NMOS 트랜지스터 (21) 에서 발생한 레퍼런스 전류와 동등한 전류를 출력 단자 (SAOUT) 에 흘려 보낸다.
다음으로, 제 1 실시형태의 판독 회로의 동작을 설명한다.
셀렉트 게이트 트랜지스터 (12) 는 셀렉트 게이트 선택 제어 신호 (17) 로 ON 으로 제어된다. 메모리 소자 선택 스위치 (14) 는 메모리 소자 선택 제어 신호 (18) 로 ON 으로 제어된다. 메모리 소자 선택 스위치 (15) 는 메모리 소자 선택 제어 신호 (19) 로 ON 으로 제어된다. 여기서, 메모리 소자 (11) 는 게이트에 바이어스 전압 (VSACG) 이 인가되면, 소스·드레인 사이에 전류 (I1) 를 흘려 보낸다. 메모리 소자 (11) 는 디프레션 상태와 인핸스먼트 상태의 2 값을 갖는다. 디프레션 상태에서는 전류 (I1) 는 크고, 인핸스먼트 상태에서는 전류 (I1) 는 작다. 한편, NMOS 트랜지스터 (21) 에서 발생한 레퍼런스 전류 (I2) 는, 커런트 미러 접속된 PMOS 트랜지스터 (23) 와 PMOS 트랜지스터 (13) 를 개재하여 메모리 소자 (11) 에 흘려 보내진다.
그리고, 출력 단자 (SAOUT) 는 전류 (I1) 와 전류 (I2) 의 대소 관계에 따라 소정의 전압이 출력된다. 예를 들어, 메모리 소자 (11) 가 디프레션 상태일 때, 전류 (I1) > 전류 (I2) 라는 관계가 된다. 그러므로, 출력 단자 (SAOUT) 전압은 접지 전압 (20) 에 가까운 전압이 출력되기 때문에 메모리 소자 (11) 의 데이터는 0 이라고 판정된다. 또한, 메모리 소자 (11) 가 인핸스먼트 상태일 때, 전류 (I1) < 전류 (I2) 라는 관계가 된다. 그러므로, 출력 단자 (SAOUT) 전압은 전원 전압 (10) 에 가까운 전압이 출력되기 때문에 메모리 소자 (11) 의 데이터는 1 이라고 판정된다. 이와 같이 하여, 메모리 소자 (11) 의 데이터는 0 과 1 을 판별할 수 있다.
또한, 판독 가능 여부라고 하는 중요한 특성에 관련된 설정치의 결정에 있어서는, 이하에 나타내는 2 개를 고려하면 된다.
(1) 디프레션 상태의 역치와 인핸스먼트 상태의 역치의 중간치의 바이어스 전압인 VSACG 전압의 최적 설정
(2) 데이터 0 과 1 을 충분히 비교할 수 있는 전류 차이를 갖도록 NMOS 트랜지스터 (21) 의 사이즈의 최적 설정
종래의 판독 회로에서는, 별도의 바이어스 전압 (CGBIAS) 과 바이어스 전압 (FGBIAS) 으로 제어하고 있었지만, 본 실시예에서는 동일한 전압으로 제어함으로써, 사용 온도 범위, 사용 전원 전압 범위 내에서의 특성 편차가 작아진다. 요컨대 데이터 0 과 1 을 판별하기 위한 판독 여유도를 크게 가질 수 있다.
또한, 레퍼런스 전류원으로 하는 NMOS 트랜지스터 (21) 로부터의 커런트 미러 회로를 구성하는 PMOS 트랜지스터 (13) 의 전류치 (I2) 와 메모리 소자 (11) 의 전류치 (I1) 를 비교하는 구성을 채택하고 있어, 전압 비교 회로를 사용하지 않고 회로 소자수가 줄어들어 있다. 또한, 1 개의 바이어스 회로로 구성되기 때문에 회로 소자수가 줄어든다. 이로써, 회로 면적이 작아져, 비용 저감이 가능하다.
또한 판독 가능 여부라고 하는 중요한 특성에 관련된 설정치의 결정에 있어서 상기 2 개를 고려하면 될 뿐이기 때문에 회로 설계에 소비하는 시간도 단축할 수 있다.
<제 2 실시형태>
도 2 는 제 2 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
제 1 실시형태의 불휘발성 메모리 장치의 판독 회로에 추가하여 NMOS 트랜지스터 (16) 와 NMOS 트랜지스터 (26) 와 바이어스 회로 (40) 를 구비한다.
NMOS 트랜지스터 (16) 는 소스가 메모리 소자 선택 스위치 (14) 의 일단에 접속되고, 드레인이 판독 회로의 출력 단자 (SAOUT) 에 접속된다. NMOS 트랜지스터 (26) 는 소스가 NMOS 트랜지스터 (21) 의 드레인에 접속되고, 드레인이 PMOS 트랜지스터 (23) 의 드레인에 접속된다. 바이어스 회로 (40) 는 출력 단자가 NMOS 트랜지스터 (16 및 26) 의 게이트에 접속된다.
NMOS 트랜지스터 (16) 는 판독 시에 셀렉트 게이트 트랜지스터 (12) 의 드레인의 노드인 비트선에 필요 이상으로 높은 전압이 가해져 메모리 소자 (11) 에 축적되어 있는 전하가 빠져나가지 않도록 전압을 클램프하고 있다. 또한, 전원 전압 상승에 의한 메모리 소자 (11) 의 드레인 전압 상승을 억지하여 전원 전압에 의한 전류 변화량의 편차를 억지한다. NMOS 트랜지스터 (26) 는 NMOS 트랜지스터 (16) 로 대처한 것과 동일하게, 전원 전압 상승에 의한 NMOS 트랜지스터 (21) 의 드레인 전압 상승을 억지하여 전원 전압에 의한 전류 변화량의 편차를 억지한다. 바이어스 회로 (40) 는 클램프 전압을 결정하는 바이어스 전압 (VCAS) 을 출력한다. NMOS 트랜지스터 (16 및 26) 의 역치 전압을 VTN 이라고 하면, 각각의 소스 전압은 VCAS-VTN 전압에 클램프되어 VCAS-VTN 전압보다 높게는 상승하지 않는다. 또한, NMOS 트랜지스터 (16, 26) 가 동일 특성, 동일 트랜지스터 사이즈인 것이 바람직하다.
제 2 실시형태의 불휘발성 메모리 장치의 판독 회로의 동작은, 제 1 실시형태의 불휘발성 메모리 장치의 판독 회로와 동일하다. 메모리 소자 (11) 에 발생한 전류 (I1) 와 NMOS 트랜지스터 (21) 에서 발생한 레퍼런스 전류 (I2) 의 전류 비교에 의해, 메모리 소자 (11) 의 데이터의 0 과 1 을 판별한다.
제 2 실시형태의 불휘발성 메모리 장치의 판독 회로는, 제 1 실시형태의 불휘발성 메모리 장치의 판독 회로와 비교하면, NMOS 트랜지스터 (16, 26) 로 전압 클램프하고 있기 때문에 전원 전압에 의한 전류 변화량의 편차를 억지할 수 있다.
또한, 판독 가능 여부라고 하는 중요한 특성에 관련된 설정치의 결정에 있어서는, 제 1 실시형태의 불휘발성 메모리 장치의 판독 회로에서 나타낸 설정 방법에 추가하여, 메모리 소자 (11) 에 축적되어 있는 전하가 빠져나가지 않는 전압에 VCAS-VTN 전압을 설정하면 될 뿐이기 때문에 용이하게 설정할 수 있다.
이상 설명한 바와 같이, 제 2 실시형태의 불휘발성 메모리 장치의 판독 회로에서는, 메모리 소자 (11) 에 축적되어 있는 전하의 누출 방지와, 전원 전압 상승에 의한 메모리 소자 (11) 와, NMOS 트랜지스터 (21) 의 드레인 전압 상승의 억지와 전원 전압에 의한 전류 변화량의 편차를 억지하는 효과를 가져 올 수 있다. 요컨대, 메모리 소자 (11) 의 데이터의 0 과 1을 판별하기 위한 판독 여유도를 더욱 크게 가질 수 있다.
<제 3 실시형태>
도 3 은 제 3 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
제 2 실시형태의 불휘발성 메모리 장치의 판독 회로에 추가하여 NMOS 트랜지스터 (22) 를 구비한다.
NMOS 트랜지스터 (22) 는 소스가 NMOS 트랜지스터 (21) 의 드레인에 접속되고, 드레인이 NMOS 트랜지스터 (26) 의 소스에 접속된다. 게이트에는 더미 게이트 제어 신호 (27) 가 입력된다.
NMOS 트랜지스터 (22) 는 더미 게이트 제어 신호 (27) 로 ON/OFF 가 제어된다.
NMOS 트랜지스터 (22) 는 가상적으로 셀렉트 게이트 트랜지스터 (12) 의 특성에 맞도록 트랜지스터 사이즈와 소자 구조로 설정된 트랜지스터이다.
회로 동작은 제 2 실시형태의 불휘발성 메모리 장치의 판독 회로와 동일하게, 메모리 소자 (11) 에 발생한 전류 (I1) 와 NMOS 트랜지스터 (21) 에서 발생한 레퍼런스 전류 (I2) 의 전류 비교에 의해, 메모리 소자 (11) 의 데이터의 0 과 1 을 판별한다. 전원 전압이 낮아졌을 때, 셀렉트 게이트 트랜지스터 (12) 를 ON 하기 어려워져, 메모리 소자 (11) 의 드레인 전압이 낮아짐으로써 메모리 소자 (11) 의 전류치가 낮아진다. 그러나, 가상 셀렉트 게이트 트랜지스터로서 더미 셀렉트 게이트 트랜지스터 (22) 를 추가함으로써, NMOS 트랜지스터 (21) 의 전류치도 메모리 소자 (11) 가 낮아진 전류치만큼 낮아진다. 이로써, 비교 전류의 부등호의 방향은 유지할 수 있다.
또한, 판독 가능 여부라고 하는 중요한 특성에 관련된 설정치의 결정에 있어서는, 제 2 실시형태의 불휘발성 메모리 장치의 판독 회로에서 나타낸 설정 방법에 추가하여, 가상적으로 셀렉트 게이트 트랜지스터 (12) 의 특성에 맞도록 트랜지스터 사이즈와 소자 구조로 설정하면 될 뿐이기 때문에 용이하게 설정할 수 있다.
이와 같이 제 3 실시형태의 불휘발성 메모리 장치의 판독 회로에서는, 상기 이유에 의해 저전원 전압에서의 데이터의 0 과 1 을 판별하기 위한 판독 여유도를 더욱 크게 가질 수 있다.
<제 4 실시형태>
도 4 는 제 4 실시형태의 불휘발성 메모리 장치의 판독 회로를 나타내는 회로도이다.
제 3 실시형태의 불휘발성 메모리 장치의 판독 회로에 추가하여 더미 스위치 (24, 25) 를 구비한다.
더미 스위치 (24) 는 일단이 NMOS 트랜지스터 (26) 의 소스에 접속되고, 타단이 NMOS 트랜지스터 (22) 의 드레인에 접속된다. 더미 스위치 (25) 는 일단이 바이어스 회로 (30) 의 출력 (VSACG) 에 접속되고, 타단이 NMOS 트랜지스터 (21) 의 게이트에 접속된다.
더미 스위치 (24) 는 더미 스위치 제어 신호 (28) 로 ON/OFF 가 제어된다. 더미 스위치 (25) 는 더미 스위치 제어 신호 (29) 로 ON/OFF 가 제어된다.
메모리 소자 선택 스위치 (14) 와 더미 스위치 (24) 는 동일 특성을 갖는 스위치로 구성된다. 메모리 소자 선택 스위치 (15) 와 더미 스위치 (25) 는 동일 특성을 갖는 스위치로 구성된다.
다음으로, 제 4 실시형태의 불휘발성 메모리 장치의 판독 회로의 동작을 설명한다.
더미 스위치 (24) 는 더미 스위치 제어 신호 (28) 로 ON 으로 제어된다. 더미 스위치 (25) 는 더미 스위치 제어 신호 (29) 로 ON 으로 제어된다. 이하의 동작은 제 3 실시형태의 불휘발성 메모리 장치의 판독 회로와 동일하게, 메모리 소자 (11) 에 발생한 전류 (I1) 와 NMOS 트랜지스터 (21) 에서 발생한 레퍼런스 전류 (I2) 의 전류 비교에 의해 데이터의 0 과 1 을 판별한다.
더미 스위치 (24, 25) 를 추가함으로써, 메모리 소자를 선택하기 위한 메모리 소자 선택 스위치 (14, 15) 가 ON 이 되어 있을 때에 발생하는 미소한 ON 저항치에 의한 전류 (I1 와 I2) 의 특성 어긋남을 캔슬할 수 있다.
또한, 판독 가능 여부라고 하는 중요한 특성에 관련된 설정치의 결정에 있어서는, 실시예 3 에서 나타낸 설정 방법에 추가하여, 메모리 소자 선택 스위치 (14) 와 더미 스위치 (24), 메모리 소자 선택 스위치 (15) 와 더미 스위치 (25) 를 각각 동일 스위치로 설정하면 될 뿐이기 때문에 용이하게 설정할 수 있다.
이와 같이 제 4 실시형태의 불휘발성 메모리 장치의 판독 회로에서는, 상기 이유에 의해 보다 더 특성 편차가 완화되고, 데이터의 0 과 1 을 판별하기 위한 판독 여유도를 더욱 크게 가질 수 있다.
또한, NMOS 트랜지스터 (22), 더미 스위치 (24, 25) 는 판독 시에는 항상 ON 상태이기 때문에, 더미 게이트 제어 신호 (27), 더미 스위치 제어 신호 (28, 29) 는 항상 ON 상태에서 게이트 제어되어 있는 구성이어도 된다. 예를 들어, NMOS 트랜지스터 (22) 의 게이트를 전원 전압 (10) 에 직접 접속하도록 구성해도 된다.
또한, 바이어스 회로 (30) 와 바이어스 회로 (40) 를 공유하고, 메모리 소자 (11) 와 NMOS 트랜지스터 (21) 와 NMOS 트랜지스터 (16) 와 NMOS 트랜지스터 (26) 의 각 게이트에 동일 특성을 갖는 전압을 공급하는 구성을 조직해도 된다. 판독 회로는 1 개의 바이어스 회로로 구성되기 때문에, 회로 면적의 축소와 비용 저감이 가능해진다.
10 : 전원 전압
20 : 접지 전압
30, 40 : 바이어스 회로
11, 51 : 메모리 소자

Claims (6)

  1. 전기적으로 개서 가능한 불휘발성 메모리 장치의 판독 회로로서,
    소스가 접지 전압에 접속되고, 게이트가 메모리 소자 선택 제어 신호로 제어되는 제 1 메모리 소자 선택 스위치의 일단에 접속된 메모리 소자와,
    소스가 상기 메모리 소자의 드레인에 접속되고, 게이트가 셀렉트 게이트 선택 제어 신호로 제어되는 셀렉트 게이트 트랜지스터와,
    일단이 상기 셀렉트 게이트 트랜지스터의 드레인에 접속되고, 타단이 상기 판독 회로의 출력에 접속된 메모리 소자 선택 제어 신호로 제어되는 제 2 메모리 소자 선택 스위치와,
    상기 메모리 소자에 흐르는 전류와 비교하는 레퍼런스 전류원인 제 1 NMOS 트랜지스터와,
    게이트와 드레인이 상기 제 1 NMOS 트랜지스터의 드레인에 접속된 제 1 PMOS 트랜지스터와, 게이트가 상기 제 1 PMOS 트랜지스터의 게이트와 접속되고, 드레인이 상기 판독 회로의 출력에 접속된 제 2 PMOS 트랜지스터를 구비한 커런트 미러 회로와,
    출력 단자가 상기 제 1 NMOS 트랜지스터의 게이트와 상기 제 1 메모리 소자 선택 스위치의 타단에 접속된 제 1 바이어스 회로를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
  2. 제 1 항에 있어서,
    상기 제 1 NMOS 트랜지스터와 상기 제 1 PMOS 트랜지스터 사이에 형성된 제 2 NMOS 트랜지스터와,
    상기 제 2 메모리 소자 선택 스위치와 상기 판독 회로의 출력 사이에 형성된 제 3 NMOS 트랜지스터와,
    상기 제 2 및 제 3 NMOS 트랜지스터의 게이트에 바이어스 전압을 공급하는 제 2 바이어스 회로를 추가로 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
  3. 제 2 항에 있어서,
    상기 제 1 NMOS 트랜지스터와 상기 제 2 NMOS 트랜지스터 사이에 형성되고, 게이트가 더미 게이트 제어 신호로 제어되는 제 4 NMOS 트랜지스터를 추가로 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
  4. 제 3 항에 있어서,
    상기 제 4 NMOS 트랜지스터는 상기 셀렉트 게이트 트랜지스터와 특성이 동일한 트랜지스터인 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
  5. 제 3 항 또는 제 4 항에 있어서,
    일단이 상기 제 1 바이어스 회로의 출력에 접속되고, 타단이 상기 제 1 NMOS 트랜지스터의 게이트에 접속되고, 제 1 더미 스위치 제어 신호로 제어되는 제 1 더미 스위치와,
    일단이 상기 제 2 NMOS 트랜지스터의 소스에 접속되고, 타단이 상기 제 4 NMOS 트랜지스터의 드레인에 접속되고, 제 2 더미 스위치 제어 신호로 제어되는 제 2 더미 스위치를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
  6. 제 5 항에 있어서,
    상기 제 1 메모리 소자 선택 스위치와 상기 제 1 더미 스위치는 동일 특성을 갖는 스위치로 구성되고,
    상기 제 2 메모리 소자 선택 스위치와 상기 제 2 더미 스위치는 동일 특성을 갖는 스위치로 구성되는 것을 특징으로 하는 불휘발성 메모리 장치의 판독 회로.
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