JP2001101885A - 半導体メモリ装置の感知増幅器回路 - Google Patents

半導体メモリ装置の感知増幅器回路

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JP2001101885A
JP2001101885A JP2000269303A JP2000269303A JP2001101885A JP 2001101885 A JP2001101885 A JP 2001101885A JP 2000269303 A JP2000269303 A JP 2000269303A JP 2000269303 A JP2000269303 A JP 2000269303A JP 2001101885 A JP2001101885 A JP 2001101885A
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sense amplifier
memory cell
transistor
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Toyu Ri
東 祐 李
Heung-Soo Im
興 洙 任
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Abstract

(57)【要約】 【課題】 オン／オフセル感知マージンが保証される半
導体メモリ装置の感知増幅器回路を提供すること。 【解決手段】 オンセル電流Ｉｏｎを流すただ一つのト
ランジスタでダミーメモリセルトランジスタＤＭＣを実
現するとともに、同一の特性及びサイズを有する2個の
ダミーロードトランジスタＭＰ１０，ＭＰ１２を用いて
オンセル電流に相応する電流をダミーデータラインＤＤ
Ｌに供給し、かつ前記ダミーロードトランジスタＭＰ１
０，ＭＰ１２にカレントミラー形態でメインロードトラ
ンジスタＭＰ１４を接続し、オンセル電流の中間値を有
する電流がメインロードトランジスタＭＰ１４からデー
タラインＤＬへ供給されるようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
に関するものであり、より詳しくは半導体メモリ装置の
感知増幅器回路に関するものである。
【０００２】
【従来の技術】半導体メモリ装置に適用される従来の感
知増幅器回路が図１に示されている。従来の感知増幅器
回路は電流ミラ−形差動増幅器１０，ＰＭＯＳトランジ
スタＭＰ１を通じて電源電圧に連結されたダミーデータ
ラインＤＤＬ、オン状態のＮＭＯＳトランジスタＭＮ
１、このＮＭＯＳトランジスタＭＮ１を通じてダミーデ
ータラインＤＤＬに連結されたダミービットラインＤＢ
Ｌ、ダミーメモリセル即ち、ダミービットラインＤＢＬ
と接地との間に直列連結された２個のダミーメモリセル
トランジスタＤＭＣ１及びＤＭＣ２を含む。ＰＭＯＳト
ランジスタＭＰ２を通じて電源電圧に連結されたデータ
ラインＤＬ、列選択信号Ｙｓｅｌによりスイッチされる
ＮＭＯＳトランジスタＭＮ２、このＮＭＯＳトランジス
タＭＮ２を通じてデータラインＤＬに連結されたビット
ラインＢＬがダミーデータライン側と対称的に構成され
る。ここで、ＮＭＯＳトランジスタＭＮ１は列選択信号
ＹｓｅｌによりスイッチされるＮＭＯＳトランジスタＭ
Ｎ２と同一のＲＣローディングを与えるためのものであ
る。
【０００３】ダミーデータラインＤＤＬとデータライン
ＤＬに同一の量の充電電流を供給するようにＰＭＯＳト
ランジスタＭＰ１及びＭＰ２は電流ミラ−形態で構成さ
れている。差動増幅器１０の一入力ＩＮ１はダミーデー
タラインＤＤＬに連結され、他の入力ＩＮ２はデータラ
インＤＬに連結される。差動増幅器１０はラインＤＤＬ
及びＤＬの間の電圧差を検出して検出結果でロージック
ローレベル又はロージックハイレベルの信号Ｓｏｕｔを
出力する。ビットラインＢＬと接地との間には、ただ一
つのメモリセルトランジスタＭＣのみが示されている。
だが、より多いメモリセルトランジスタ（図示せず）が
その間に連結されることはこの分野に熟練した者には自
明である。
【０００４】図１で、ダミーメモリセルトランジスタＤ
ＭＣ１及びＤＭＣ２の各々はオン状態のメモリセルトラ
ンジスタＭＣと同一のサイズ及び特性を有する。このよ
うな構造によると、ダミーメモリセルトランジスタＤＭ
Ｃ１及びＤＭＣ２を通じて流れる電流（以下、ダミーセ
ル電流と称する）はオン状態のメモリセルトランジスタ
ＭＣを通じて流れる電流（以下、オンセル電流と称す
る）の半分に相応する。即ち、ダミーセル電流はオンセ
ル電流とオフセル電流との中間値を有する。ここで、オ
フ状態のメモリセルトランジスタＭＣを通じて流れる電
流（以下、オフセル電流と称する）が理想的に‘０’と
すると、ダミーセル電流はオンセル電流の半分値に相応
する。オフセル電流、オンセル電流、そしてダミーセル
電流の理想的な関係を示す図面が図２に示されている。
【０００５】図２で、電源電圧が増加することによりダ
ミーセル電流がオンセル電流とオフセル電流との中間値
を有して漸次的に増加することが分かる。このような電
流特性により設計された感知増幅器回路では、ダミーデ
ータラインＤＤＬ上の電圧が、メモリセルトランジスタ
ＭＣがオン状態である時誘起されるデータラインＤＬ上
の電圧と、メモリセルトランジスタＭＣがオフ状態であ
る時誘起されるデータラインＤＬ上の電圧との中間値に
相応する。これで、オン状態のメモリセルトランジスタ
とオフ状態のメモリセルトランジスタとに対する感知マ
−ジンが十分に保障される。
【０００６】
【発明が解決しようとする課題】従来感知増幅器回路に
おいて、オンセル電流の中間値を有するダミーセル電流
（オフセル電流＝‘０’の場合）はオン状態のメモリセ
ルトランジスタと同一の特性及びサイズを有する２個の
ダミーメモリセルトランジスタを直列に連結して得られ
る。通常、メモリセルトランジスタＭＣを通じて流れる
電流はストリング選択トランジスタ、ＲＣローディン
グ、又はそのような種類の他のものと同じ種々の要素を
通過して得られる電流である。そのような種々の要素を
全て考慮してダミーセル電流をオンセル電流の中間値に
設定することは非常に難しい。たとえメモリセルトラン
ジスタを通じて流れるセル電流に関連した種々の要素を
正確に考慮してダミーセル電流が設定されても、そのよ
うな種々の要素の特性は工程変化だけではなく動作電圧
と動作温度とにより常に変化する。これはダミーセル電
流がオンセル電流の中間値より多く又は少なく設定され
る。
【０００７】結果的に、２個の直列連結されたダミーメ
モリセルトランジスタを用いてダミーセル電流を生成す
る感知増幅器回路スキ−ムによると、図２で分かるよう
に、オフ状態のメモリセルトランジスタに対する感知マ
−ジンを減少させるか、或いはオン状態のメモリセルト
ランジスタに対する感知マ−ジンを減少させる。これは
前述した種々の要素を全て考慮してダミーセル電流をオ
ンセル電流とオフセル電流との中間値に設定することが
非常に難しいからである。
【０００８】さらに、図３に示されたように、低い電圧
範囲でダミーセル電流がオンセル電流より多く流れる
か、或いはオフセル電流より少なく流れる時、ダミーデ
ータラインＤＤＬ上の電圧はメモリセルトランジスタが
オン状態である時のデータラインＤＬ上の電圧より低く
なるか、或いはメモリセルトランジスタがオフ状態であ
る時のデータラインＤＬ上の電圧より高くなってしま
う。
【０００９】本発明は上記の点に鑑みなされたもので、
その目的は安定したオンセル／オフセル感知マ−ジンが
保障される半導体メモリ装置の感知増幅器回路を提供す
ることにある。
【００１０】本発明の他の目的はオンセル電流とオフセ
ル電流との中間値を有する電流を容易に得られるダブル
ロード構造を備えた半導体メモリ装置の感知増幅器回路
を提供することにある。
【００１１】
【課題を解決するための手段】本発明の特徴によると、
半導体メモリ装置の感知増幅器回路はメモリセルのロー
ジック状態を判別するためのものである。この感知増幅
器回路には、データライン、ダミーデータライン、第
１、第２そして第３ロードトランジスタ、そして差動増
幅器が設けられる。データラインはメモリセルトランジ
スタに連結され、ダミーデータラインはオン状態のメモ
リセルトランジスタと同一の特性及びサイズを有するダ
ミーメモリセルトランジスタに連結される。第１ロード
トランジスタ、第２ロードトランジスタ、そして第３ロ
ードトランジスタは同一の特性及びサイズを有するＰＭ
ＯＳトランジスタで各々構成される。各トランジスタの
ゲートは電流ミラ−形態を有するようにダミーデータラ
インに共通に連結される。第１及び第２ロードトランジ
スタにより供給される充電電流はダミーメモリセルトラ
ンジスタを通じて放電される放電電流に相応し、その結
果第１及び第２ロードトランジスタの各々はオンセル電
流の半分に相応する電流をダミーデータラインへ供給す
る。同じく、第１及び第２ロードトランジスタと共に電
流ミラ−形態で構成されているので、第３ロードトラン
ジスタもオンセル電流の半分に相応する電流をデータラ
インへ供給する。ここで、差動増幅器の代わりにデータ
ラインに連結されたインバータを使用できる。
【００１２】このような回路によると、オンセル電流の
中間値を有する電流がメインロードトランジスタからデ
ータラインへ供給されるように感知増幅器回路を具現す
ることが容易である。
【００１３】
【発明の実施の形態】本発明の望ましい実施の形態が以
下、参照図面に基づき詳細に説明される。図４は本発明
の望ましい実施の形態による感知増幅器回路を示す回路
図である。図４において、図１の構成要素と同一の構成
要素は同一参照番号で表記される。本発明の感知増幅器
回路は電流ミラ−形差動増幅器１００と，ダミーロード
（ｄｕｍｍｙ ｌｏａｄ）として動作するＰＭＯＳトラ
ンジスタＭＰ１０及びＭＰ１２を通じて電源電圧に連結
されたダミーデータラインＤＤＬと、オン状態のＮＭＯ
ＳトランジスタＭＮ１０と，このＮＭＯＳトランジスタ
ＭＮ１０を通じてダミーデータラインＤＤＬに連結され
たダミービットラインＤＢＬと、このダミービットライ
ンＤＢＬと接地との間に連結されたダミーメモリセルト
ランジスタＤＭＣとを含む。メインロード（ｍａｉｎ
ｌｏａｄ）として機能するＰＭＯＳトランジスタＭＰ１
４を通じて電源電圧に連結されたデータラインＤＬ、列
選択信号ＹｓｅｌによりスイッチされるＮＭＯＳトラン
ジスタＭＮ１２、そしてＮＭＯＳトランジスタＭＮ１２
を通じてデータラインＤＬに連結されたビットラインＢ
Ｌがダミーデータライン側と対称的に構成される。差動
増幅器１００の一入力ＩＮ１はダミーデータラインＤＤ
Ｌに連結され、他の入力ＩＮ２はデータラインＤＬに連
結される。差動増幅器１００はラインＤＤＬ及びＤＬの
間の電圧差を検出して検出結果によりロージックローレ
ベル又はロージックハイレベルの信号Ｓｏｕｔを出力す
る。ビットラインＢＬと接地との間には、メモリセルト
ランジスタＭＣが示されている。
【００１４】図４で、ＰＭＯＳトランジスタＭＰ１０及
びＭＰ１２はゲートとドレインがダミーデータラインＤ
ＤＬに接続され、ソースが電源電圧に接続される。ＰＭ
ＯＳトランジスタＭＰ１４はゲートがダミーデータライ
ンＤＤＬに接続され、ドレインがデータラインＤＬに接
続され、ソースが電源電圧に接続される。ＰＭＯＳトラ
ンジスタＭＰ１０及びＭＰ１２はＰＭＯＳトランジスタ
ＭＰ１４と同一のサイズ及び特性を有し、ダブルロード
スキ−ム（ｄｏｕｂｌｅ ｌｏａｄ ｓｃｈｅｍｅ）を
有するように具現されている。ロードとして各々動作す
るＰＭＯＳトランジスタＭＰ１０、ＭＰ１２そしてＭＰ
１４は電流ミラ−形態で構成される。即ち、トランジス
タＭＰ１０，ＭＰ１２そしてＭＰ１４のゲートは図４に
示されたように、ダミーデータラインＤＤＬに共通に連
結される。ダミーメモリセルトランジスタＤＭＣはオン
状態のメモリセルトランジスタＭＣと同一の特性及びサ
イズを有する。即ち、ダミーメモリセルトランジスタＤ
ＭＣを通じて流れるダミーセル電流はオンセル電流に相
応する。以下、オンセル電流は記号‘Ｉｏｎ’で表記さ
れる。
【００１５】前述したように、オン状態のメモリセルト
ランジスタＭＣと同一の特性及びサイズを有するので、
ダミーメモリセルトランジスタＤＭＣはオンセル電流Ｉ
ｏｎに相応するダミーセル電流を放電する。このような
場合、ダミーロードとして（又は電流源として）動作す
るＰＭＯＳトランジスタＭＰ１０及びＭＰ１２によりオ
ンセル電流Ｉｏｎに相応する電流がダミーデータライン
ＤＤＬへ供給される。ＰＭＯＳトランジスタＭＰ１０及
びＭＰ１２が互いに同一の特性及びサイズを有するの
で、ＰＭＯＳトランジスタＭＰ１０及びＭＰ１２はオン
セル電流Ｉｏｎの半分に相応する電流Ｉｏｎ／２をダミ
ーデータラインＤＤＬへ各々供給する。同じく、ＰＭＯ
ＳトランジスタＭＰ１０及びＭＰ１２と共に電流ミラ−
形態で構成されてそれと同一の特性及びサイズを有する
ので、メインロードとして動作するＰＭＯＳトランジス
タＭＰ１４もオンセル電流Ｉｏｎの半分に相応する電流
Ｉｏｎ／２をデータラインＤＬへ供給する。
【００１６】ＰＭＯＳトランジスタＭＰ１０及びＭＰ１
２を通じて電源電圧でダミーデータラインＤＤＬへ流れ
る充電電流はダミーデータラインＤＤＬ上の電圧が増加
することにより減少する。一方、ダミーメモリセルトラ
ンジスタＤＭＣを通じてダミーデータラインＤＤＬから
接地へ流れる放電電流はダミーデータラインＤＤＬ上の
電圧が増加することにより増加する。だから、ダミーデ
ータラインＤＤＬ上の電圧は前述した充電及び放電電流
の間の均衡により決定される。ＰＭＯＳトランジスタＭ
Ｐ１４を通じて電源電圧からデータラインＤＬへ流れる
充電電流はデータラインＤＬ上の電圧が増加することに
より減少する。
【００１７】メモリセルトランジスタＭＣがオン状態で
ある時、ＰＭＯＳトランジスタＭＰ１４を通じて電源電
圧からデータラインＤＬへ供給される充電電流Ｉｏｎ／
２より多量の電流即ち、オンセル電流Ｉｏｎがメモリセ
ルトランジスタＭＣを通じて放電される。だから、デー
タラインＤＬ上の電圧はダミーデータラインＤＤＬ上の
電圧より低くなる。一方、メモリセルトランジスタＭＣ
がオフ状態である時、理想的にはオフセル電流が‘０’
であるので、ＰＭＯＳトランジスタＭＰ１４を通じて電
源電圧からデータラインＤＬへ供給される充電電流Ｉｏ
ｎ／２はデータラインＤＬ上に漸次的に充電される。だ
から、データラインＤＬ上の電圧はダミーデータライン
ＤＤＬ上の電圧より高くなる。ダミーデータラインＤＤ
Ｌ上の電圧とデータラインＤＬ上の電圧との差は差動増
幅器１００により検出される。
【００１８】従来の感知増幅器構造の場合、２個の直列
連結されたダミーメモリセルトランジスタにより得られ
た、オンセル電流とオフセル電流との中間値を有するダ
ミーセル電流を用いてデータラインＤＬへダミーセル電
流に相応する電流が供給される。このような感知増幅器
構造では、非常に多様な要素を考慮しなければならない
のでオンセル電流とオフセル電流との中間値を有するダ
ミーセル電流を得ることは非常に難しい。だが、本発明
の感知増幅器構造によると、先ず、ダミーメモリセルは
オン状態のメモリセルトランジスタを用いて具現され、
ダミーデータラインへ充電電流を供給するためのダミー
ロードがダブルロード構造を用いて具現される。だか
ら、データラインＤＬへ供給されるオンセル電流とオフ
セル電流との中間値を有する充電電流を得ることが比較
的容易である。結果的に、ダミーセル電流とオン／オフ
セル電流との大小関係が逆転する現象（図３参照）を防
止（又は最小化）することができると同時に、ダミーセ
ル電流の増減によるオフセル感知マ−ジン又はオンセル
感知マ−ジンが減少すること（図２参照）を防止（又は
最小化）できる。即ち、安定したオン／オフ感知マ−ジ
ンが保障される。
【００１９】図５を参照すると、本発明の変形形態によ
る感知増幅器回路を示す回路図が示されている。図５の
感知増幅器回路は図４の差動増幅器１００がデータライ
ンＤＬ上の電圧レベルを検出するためのインバータINV1
に代替され、ＰＭＯＳトランジスタＭＰ１６が追加され
たという点を除外して図４のそれと同一である。インバ
ータＩＮＶ１はメモリセルトランジスタＭＣの状態によ
るデータラインＤＬの電圧を検出するためのものであ
り、ＰＭＯＳトランジスタＭＰ１６は感知動作中にのみ
活性化される感知増幅活性化信号ＳＡＥによりスイッチ
される。ＰＭＯＳトランジスタＭＰ１６はドレインがデ
ータラインＤＬに接続され、ソースが電源電圧に接続さ
れる。図５で、図４の構成要素と同一の構成要素は図４
と同一参照番号で表記され、それの説明は省略される。
図５の感知増幅器回路が図４のそれと同一の効果を有す
ることはこの分野の通常の知識を習得した者には自明で
ある。
【００２０】本発明による図４及び図５の感知増幅器回
路において、オン状態のメモリセルを通じて流れるオン
セル電流と同一の量の電流をダミーデータラインＤＤＬ
へ供給するためのＰＭＯＳトランジスタＭＰ１０，ＭＰ
１２がただ一つのＰＭＯＳトランジスタに代替できるこ
とはこの分野に熟練した者には自明である。そのように
代替されたＰＭＯＳトランジスタのサイズはオンセル電
流と同一の量の電流をダミーデータラインへ供給するよ
うに設計される。
【００２１】前述した本発明はマスクＲＯＭ（ｍａｓｋ
ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）のための感知増
幅器であるが、本発明はそれに限らず各メモリセルがＥ
ＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｐｒｏｇｒａｍ
ｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）又は
ＥＥＰＲＯＭ（ｅｌｅｃｔｒｉｃａｌｌｙ ｅｒａｓｂ
ｌｅ，ｐｒｏｇｒａｍｍａｂｌｅ ｒｅａｄ−ｏｎｌｙ
ｍｅｍｏｒｙ）のような半導体メモリ装置にも適用で
きる。
【００２２】
【発明の効果】以上のように本発明によれば、直列連結
された２個のダミーメモリセルトランジスタを用いてオ
ンセル電流とオフセル電流との中間値を設定する代わり
に、オンセル特性を有するただ一つのメモリセルトラン
ジスタを用いてダミーメモリセルトランジスタを具現す
ることとともに同一の特性及びサイズを有する２個のダ
ミーロードトランジスタを用いることにより、オンセル
電流の中間値を有する電流がメインロードトランジスタ
からデータラインへ供給されるように感知増幅器回路を
具現することが容易となる。
【図面の簡単な説明】
【図１】従来技術による感知増幅器回路を示す回路図で
ある。
【図２】オンセル電流、オフセル電流そしてダミーセル
電流の理想的な関係を示す図である。
【図３】ダミーセル電流とオンセル電流とが逆転される
現象を示す図である。
【図４】本発明の望ましい実施形態による感知増幅器回
路を示す回路図である。
【図５】本発明の変形形態による感知増幅器回路を示す
回路図である。
【符号の説明】
ＭＰ１２，ＭＰ１０，ＭＰ１４ ＰＭＯＳトランジス
タ ＤＤＬ ダミーデータライン ＤＭＣ ダミーメモリセルトランジスタ ＤＬ データライン ＭＣ メモリセルトランジスタ １００ 差動増幅器

Claims (19)

    【特許請求の範囲】
  1. 【請求項１】 メモリセルのロージック状態を判別する
    ための感知増幅器回路において、 前記メモリセルに連結された第１データラインと、 ダミーメモリセルに連結された第２データラインと、 前記第１データラインに連結され、前記第１データライ
    ンへ第１充電電流を供給する第１ロード手段と、 前記第２データラインに連結され、前記第２データライ
    ンへ前記第１充電電流の２倍に相当する量の第２充電電
    流を供給する第２ロード手段とを含むことを特徴とする
    半導体メモリ装置の感知増幅器回路。
  2. 【請求項２】 前記ダミーメモリセルはオン状態を有す
    るただ一つのメモリセルで構成されることを特徴とする
    請求項１に記載の半導体メモリ装置の感知増幅器回路。
  3. 【請求項３】 前記第１充電電流は前記オン状態のメモ
    リセルを通じて放電される電流の半分に相応することを
    特徴とする請求項２に記載の半導体メモリ装置の感知増
    幅器回路。
  4. 【請求項４】 前記第１ロード手段は前記第１データラ
    インに連結され、前記第２データライン上の電圧に応答
    して前記第１充電電流を前記第１データラインへ供給す
    る第１ＰＭＯＳトランジスタを含むことを特徴とする請
    求項３に記載の半導体メモリ装置の感知増幅器回路。
  5. 【請求項５】 前記第２ロード手段は前記第２データラ
    インに共通に連結された第２及び第３ＰＭＯＳトランジ
    スタを含み、これら第２及び第３ＰＭＯＳトランジスタ
    の各々は前記第１充電電流と同一の量の電流を前記第２
    データラインへ供給することを特徴とする請求項４に記
    載の半導体メモリ装置の感知増幅器回路。
  6. 【請求項６】 前記第１乃至第３ＰＭＯＳトランジスタ
    のゲートは電流ミラ−形態で構成されるように前記第２
    データラインに共通に連結されたことを特徴とする請求
    項５に記載の半導体メモリ装置の感知増幅器回路。
  7. 【請求項７】 前記第１乃至第３ＰＭＯＳトランジスタ
    は同一の特性及びサイズを有するトランジスタで構成さ
    れることを特徴とする請求項６に記載の半導体メモリ装
    置の感知増幅器回路。
  8. 【請求項８】 前記第２ロード手段は前記第２データラ
    インに連結されて前記第２充電電流を前記第２データラ
    インへ供給する第２ＰＭＯＳトランジスタを含み、前記
    第１及び第２ＰＭＯＳトランジスタのゲートは電流ミラ
    −形態を構成するように前記第２データラインに共通に
    連結されたことを特徴とする請求項４に記載の半導体メ
    モリ装置の感知増幅器回路。
  9. 【請求項９】 前記第１及び第２データラインの間の電
    圧差を検出して検出結果を出力する検出手段を付加的に
    含むことを特徴とする請求項１に記載の半導体メモリ装
    置の感知増幅器回路。
  10. 【請求項１０】 前記検出手段は前記第１及び第２デー
    タラインに各々連結された入力端子、及び、前記検出結
    果を出力するための出力端子を有する差動増幅器で構成
    されることを特徴とする請求項９に記載の半導体メモリ
    装置の感知増幅器回路。
  11. 【請求項１１】 前記検出手段は前記第１データライン
    に連結された入力端子と前記検出結果を出力する出力端
    子を有するインバータと、そして前記第１データライン
    に連結されたドレインと、前記電源電圧に連結されたソ
    ースと、そして感知増幅活性化信号を受け入れるゲート
    を有するＰＭＯＳトランジスタとで構成されることを特
    徴とする請求項１０に記載の半導体メモリ装置の感知増
    幅器回路。
  12. 【請求項１２】 メモリセルトランジスタのオン／オフ
    状態を判別するための感知増幅器回路において、 前記メモリセルトランジスタに連結されたデータライン
    と、 ダミーメモリセルトランジスタに連結されたダミーデー
    タラインと、 このダミーデータラインに共通に連結されたゲート及び
    ドレイン、そして電源電圧に連結されたソースを有する
    第１ロードトランジスタと、 同様に前記ダミーデータラインに共通に連結されたゲー
    ト及びドレイン、そして前記電源電圧に連結されたソー
    スを有する第２ロードトランジスタと、 前記ダミーデータラインに連結されたゲート、前記電源
    電圧に連結されたソース、そして前記データラインに連
    結されたドレインを有する第３ロードトランジスタと、 前記データラインと前記ダミーデータラインとからの信
    号を受け入れて前記メモリセルトランジスタの状態によ
    りロージックローレベル又はロージックハイレベルを出
    力する差動増幅器とを含むことを特徴とする半導体メモ
    リ装置の感知増幅器回路。
  13. 【請求項１３】 前記第１、第２そして第３ロードトラ
    ンジスタは互いに同一の特性及びサイズを有するＰＭＯ
    Ｓトランジスタで各々構成されることを特徴とする請求
    項１２に記載の半導体メモリ装置の感知増幅器回路。
  14. 【請求項１４】 前記ダミーメモリセルトランジスタは
    オン状態を有するただ一つのメモリセルトランジスタで
    構成されることを特徴とする請求項１３に記載の半導体
    メモリ装置の感知増幅器回路。
  15. 【請求項１５】 前記第１、第２そして第３ロードトラ
    ンジスタは前記オン状態のメモリセルトランジスタを通
    じて放電されるオンセル電流の半分に相応する電流を各
    々流すことを特徴とする請求項１２に記載の半導体メモ
    リ装置の感知増幅器回路。
  16. 【請求項１６】 メモリセルトランジスタのオン／オフ
    状態を判別するための感知増幅器回路において、 前記メモリセルトランジスタに連結されたデータライン
    と、 ダミーメモリセルトランジスタに連結されたダミーデー
    タラインと、 このダミーデータラインに共通に連結されたゲート及び
    ドレイン、そして電源電圧に連結されたソースを有する
    第１ロードトランジスタと、 同様に前記ダミーデータラインに共通に連結されたゲー
    ト及びドレイン、そして前記電源電圧に連結されたソー
    スを有する第２ロードトランジスタと、 前記ダミーデータラインに連結されたゲート、前記電源
    電圧に連結されたソース、そして前記データラインに連
    結されたドレインを有する第３ロードトランジスタと、 前記データラインからの信号を受け入れて前記メモリセ
    ルトランジスタの状態によりロージックローレベル又は
    ロージックハイレベルを出力するインバータと、 前記データラインに連結されたドレイン、前記電源電圧
    に連結されたソース、そして感知増幅活性化信号を受け
    入れるゲートを有するＰＭＯＳトランジスタとを含むこ
    とを特徴とする半導体メモリ装置の感知増幅器回路。
  17. 【請求項１７】 前記第１，第２そして第３ロードトラ
    ンジスタは互いに同一の特性及びサイズを有するＰＭＯ
    Ｓトランジスタで各々構成されることを特徴とする請求
    項１６に記載の半導体メモリ装置の感知増幅器回路。
  18. 【請求項１８】 前記ダミーメモリセルトランジスタは
    オン状態を有するただ一つのメモリセルトランジスタで
    構成されることを特徴とする請求項１７に記載の半導体
    メモリ装置の感知増幅器回路。
  19. 【請求項１９】 前記第１，第２そして第３ロードトラ
    ンジスタは前記オン状態のメモリセルトランジスタを通
    じて放電されるオンセル電流の半分に相応する電流を各
    々供給することを特徴とする請求項１８に記載の半導体
    メモリ装置の感知増幅器回路。
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