TWI483254B - Nonvolatile semiconductor memory device - Google Patents

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TWI483254B TW098105126A TW98105126A TWI483254B TW I483254 B TWI483254 B TW I483254B TW 098105126 A TW098105126 A TW 098105126A TW 98105126 A TW98105126 A TW 98105126A TW I483254 B TWI483254 B TW I483254B
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Description

非揮發性半導體記憶裝置
本發明關於非揮發性半導體記憶裝置，更詳言之為關於具備箝位電路(clamp)的非揮發性半導體記憶裝置，該箝位電路，在記憶格之讀出時，可將記憶格之汲極電壓設於所要電壓以下者。
於非揮發性半導體記憶裝置，在讀出時若記憶格之汲極電壓過高時，記憶格之臨限值會變動，成為資料錯誤讀出之原因。因此，讀出時記憶格之汲極電壓，需要進行箝位使其成為不會引起記憶格之臨限值電壓變動的電壓以下。
圖3為習知非揮發性半導體記憶裝置之讀出電路之電路圖。圖3所示讀出電路，係具備：記憶格101；選擇用NMOS電晶體102；箝位用NMOS電晶體103；構成反轉放大器的NMOS電晶體301及定電流源302；及感測放大器電路104。
記憶格101，其之源極被連接於接地端子，汲極連接於選擇用NMOS電晶體102之源極，閘極連接於讀出用閘極電位之輸入用的CGBIAS端子。選擇用NMOS電晶體102，其之汲極被連接於箝位用NMOS電晶體103之源極與NMOS電晶體301之閘極，閘極被輸入選擇信號SG用於選擇讀出記憶格。箝位用NMOS電晶體103，係設於感測放大器電路 104與選擇用NMOS電晶體102之間，閘極被連接於NMOS電晶體301之汲極。反轉放大器，係將定電流源302與NMOS電晶體301串聯連接於電源端子與接地端子之間。感測放大器電路104係將輸入端子連接於箝位用NMOS電晶體103之汲極(參照例如專利文獻1)。
上述之讀出電路之中，選擇用NMOS電晶體102之汲極，係被箝位(限制)於NMOS電晶體301之臨限值電壓，因此，於選擇用NMOS電晶體102之ON(導通)時，記憶格101之汲極電壓亦被箝位於NMOS電晶體301之臨限值電壓。另外，於反轉放大器，藉由箝位用NMOS電晶體103之閘極電壓控制，使箝位用NMOS電晶體103之源極成為上述電壓而加以控制，因此，藉由流入阻抗調整電路11之電流量，箝位電壓不致於變動。
圖4為習知非揮發性半導體記憶裝置之讀出電路之電路圖。圖4所示讀出電路，係取代圖3所示反轉放大器，而於箝位用NMOS電晶體103之閘極，使成為所要之箝位電壓的方式被輸入偏壓BIAS(參照例如專利文獻2)。
上述讀出電路，記憶格之汲極電壓，係被箝位於偏壓BIAS減去箝位用NMOS電晶體103之臨限值而成之電壓附近。
專利文獻1：特開2001-250391號公報
專利文獻2：特開平5-36288號公報
但是，於圖3所示習知非揮發性半導體記憶裝置，係如上述說明，使用反轉放大器使箝位電壓被控制，因此，自選擇用NMOS電晶體102成為ON至被控制成為真正之箝位電壓為止需要時間。亦即，自讀出開始起，至記憶格101之汲極電壓成為真正之值為止需要時間，因此讀出記憶格101之電流成為真正之值為止需要時間。結果，自讀出開始起，至感測放大器電路輸出真正之判斷結果為止需要時間。
另外，於圖4所示習知非揮發性半導體記憶裝置，因為讀出記憶格之電流量，會產生箝位電壓變化之問題。例如電流流入記憶格時，偏壓BIAS為1.2V、箝位用NMOS電晶體103之臨限值為0.5V時，箝位電壓成為0.7V，但是，電流未流入記憶格時，於上述條件下，箝位電壓會上升至約1.2V，而產生讀出記憶格之臨限值變動。因此，電流未流入記憶格時，欲設定箝位電壓成為0.7V時，須將偏壓BIAS降低至約0.7V，如此則，電流流入記憶格時之箝位電壓成為0.2V之極低電壓。結果，流入電流的記憶格之汲極電壓成為極低0.2V，記憶格之電流值變少，感測記憶格之電流的感測放大器電路之判斷速度會降低。
如上述說明，於圖3、4所示習知非揮發性半導體記憶裝置，自讀出開始起至感測放大器電路判斷記憶格之電流值為止需要時間之問題存在。
本發明係為解決上述問題，目的在於提供不損及讀出精確度，讀出速度快的非揮發性半導體記憶裝置。
為解決上述問題，本發明之非揮發性半導體記憶裝置，係如下構成。
構成為，在自記憶格至感測放大器電路之電流路徑，具備：閘極被輸入特定偏壓，上述記憶格之電流由汲極流入源極的NMOS電晶體，該NMOS電晶體之源極電壓被箝位於所要電壓，依此來箝位上述記憶格之汲極電壓；另外，具有微小電流源，可由上述NMOS電晶體之源極使微小電流流入接地端子，藉由該微小電流源來防止，在讀出未流入電流的上述記憶格時之上述記憶格之汲極電壓之上升。
 (實施發明之最佳形態)
圖1為本發明之實施形態之非揮發性半導體記憶裝置之讀出電路之電路圖。
圖1之實施形態之讀出電路，係具備：記憶格101；選擇用NMOS電晶體102；箝位用NMOS電晶體103；感測放大器電路104；及微小電流源105。
記憶格101，其之源極被連接於接地端子，閘極連接於讀出用閘極電位之輸入用的CGBIAS端子。選擇用NMOS電晶體102，其之源極被連接於記憶格101之汲極，閘極連接於SG端子，該SG端子被輸入選擇信號SG用於選擇讀出記憶格。箝位用NMOS電晶體103，係源極被連接於選擇用NMOS電晶體102之汲極，閘極連接於偏壓BIAS之輸入用的BIAS端子。感測放大器電路104係將輸入端子連接於箝位用NMOS電晶體103之汲極。微小電流源105，係將吸收(sink)端子連接於箝位用NMOS電晶體103之源極，源極端子連接於接地端子。
上述構成之讀出電路之中，感測放大器電路104，係用於感測記憶格101之電流是否流入特定以上。選擇用NMOS電晶體102之汲極，係被箝位於偏壓BIAS減去箝位用NMOS電晶體103之臨限值而得之電壓。因此，於選擇用NMOS電晶體102之ON時，記憶格101之汲極電壓，亦被箝位於箝位用NMOS電晶體103之臨限值電壓。微小電流源105，在記憶格101未流入電流時，係藉由微小電流之流入箝位用NMOS電晶體103，來防止箝位電壓之上升至偏壓BIAS。
另外，微小電流源105之電流值，係設為感測放大器電路104不致於錯誤判斷程度的微小電流值。例如假設感測放大器電路104需要辨識10μA與0μA之記憶格電流。此情況下，感測放大器電路104之基準電流設為約5μA。因此，微小電流源105之微小電流設為1μA以下時，感測放大器電路104即不致於產生錯誤判斷。
另外，習知之偏壓BIAS僅被輸入致箝位用NMOS電晶體103之閘極的讀出電路之中，在記憶格101未流入電流時箝位電壓會上升至偏壓BIAS。因此，於習知讀出電路，該 箝位電壓之上升部分會導致偏壓BIAS之降低，在記憶格101之電流未流入時，須成為記憶格101之臨限值不致於產生變動之最大限度的箝位電壓而加以設計。因此，電流流入記憶格101時，該記憶格101之汲極電壓會降低，記憶格101之電流值會減少。
相對於此，上述本實施形態之讀出電路之中，微小電流源105，係取代記憶格而流入微小電流，因此箝位電壓幾乎不會上升。亦即，在電流未流入記憶格101時，可以成為記憶格101之臨限值不致於產生變動之最大限度的箝位電壓而加以設計。結果，電流流入記憶格101時之電流值不致於減少，記憶格101之電流值減少所導致之感測放大器電路104之判斷速度之降低不會發生。
因此，上述本實施形態之讀出電路之中，無須使用習知所使用之反轉放大器，記憶格101之電流值亦不會降低，相較於習知非揮發性半導體記憶裝置可以實現更高速之讀出。
圖2為本發明之實施形態之非揮發性半導體記憶裝置之讀出電路之具體例之電路圖，為圖1之電路圖之中的偏壓BIAS之產生電路，及微小電流源105之具體電路例。
圖2之實施形態之讀出電路，係具備：記憶格101；選擇用NMOS電晶體102；臨限值較選擇用NMOS電晶體102為低的箝位用NMOS電晶體201；定電流源203；NMOS電晶體204，其之臨限值電壓相等於箝位用NMOS電晶體201；NMOS電晶體205；NMOS電晶體202；及感測放大器電路104。
被串聯連接之定電流源203、NMOS電晶體204及NMOS電晶體205，係用於產生被輸入至箝位用NMOS電晶體201之閘極的偏壓BIAS。定電流源203之源極端子，係連接於NMOS電晶體204之汲極與閘極。NMOS電晶體204之源極，係連接於NMOS電晶體205之汲極與閘極。NMOS電晶體204之汲極，係連接於箝位用NMOS電晶體201之閘極。
NMOS電晶體205之汲極及閘極與閘極被連接而成之NMOS電晶體202，係作為圖1所示微小電流源105之功能。
上述構成以外之電路，均和圖1所示本發明之實施形態之非揮發性半導體記憶裝置之讀出電路為相同構成。
藉由非揮發性半導體記憶裝置之讀出電路設為上述構成，可以如下動作，而具有在不損及讀出精確度下可使讀出速度變快的功能。
藉由定電流源203之電流，於NMOS電晶體204之汲極產生，NMOS電晶體204與NMOS電晶體205之臨限值被加算之值的偏壓BIAS。偏壓BIAS，係被輸入至箝位用NMOS電晶體201之閘極，因此選擇用NMOS電晶體102之汲極被箝位於NMOS電晶體205之臨限值電壓。在選擇用NMOS電晶體102成為ON時，記憶格101之汲極被箝位於NMOS電晶體205之臨限值電壓。
例如定電流源203之電流值設計成為約1μA，NMOS電晶體205與NMOS電晶體202之電流鏡比設計成為5：1時，流入NMOS電晶體202之微小電流成為0.2μA，成為幾乎不影響感測放大器電路104之判斷的電流值。另外，如上述說明，藉由MOS電晶體所構成之電流鏡電路之鏡比(mirror ratio)來產生上述微小電流之方法，和藉由電阻元件等來產生微小電流之方法比較，可以縮小電路面積。
另外，NMOS電晶體204與箝位用NMOS電晶體201為相同臨限值，和其他NMOS電晶體之臨限值比較被設計成為較低值之臨限值。藉由此種構成，即使電源電壓降低之情況下，偏壓BIAS亦難以降低，在低的電源電壓下，記憶格101之汲極電壓亦不致於降低。亦即，即使在低電源電壓下記憶格101之電流值亦不致於降低，因此，在低電源電壓下記憶格之讀出速度亦不致於降低。
另外，本發明之實施形態中說明微小電流源以NMOS電晶體構成之例，但是只要能流入不致於影響感測放大器電路之判斷的電流之元件即可，可由任何元件構成。例如可由電阻元件或雙極性電晶體或PN二極體等構成。
(發明效果)
依據本發明之非揮發性半導體記憶裝置，讀出時，在進行讀出記憶格之汲極電壓之箝位的箝位電路中，即使不使用反轉放大器，亦可實現不受記憶格電流之變動影響，而使箝位電壓幾乎不變動的箝位電路。因此，流入電流的記憶格之汲極電壓可以設為較高，可防止記憶格電流值之降低，相較於習知非揮發性半導體記憶裝置之讀出電路，可以縮短自讀出開始起至感測放大器電路判斷記憶格電流值為止之時間。亦即，可以實現在不損及讀出精確度狀態下，可加快讀出速度的非揮發性半導體記憶裝置。
101‧‧‧記憶格
102‧‧‧選擇用NMOS電晶體
103、201‧‧‧箝位用NMOS電晶體
104‧‧‧感測放大器電路
105‧‧‧微小電流源
203、302‧‧‧定電流源
202、204、205、301‧‧‧NMOS電晶體
圖1為本發明之實施形態之非揮發性半導體記憶裝置之讀出電路之電路圖。
圖2為本發明之實施形態之非揮發性半導體記憶裝置之讀出電路之具體例之電路圖。
圖3為習知非揮發性半導體記憶裝置之讀出電路之電路圖。
圖4為習知非揮發性半導體記憶裝置之讀出電路之電路圖。
101．．．記憶格
102．．．選擇用NMOS電晶體
103．．．箝位用NMOS電晶體
104．．．感測放大器電路
105．．．微小電流源
BIAS．．．偏壓
SG．．．端子
CGBIAS．．．端子

Claims (4)

  1. 一種非揮發性半導體記憶裝置，係具備：多數記憶格；記憶格選擇電路，藉由選擇信號來選擇上述多數記憶格；感測放大器電路，用於感測流入上述記憶格選擇電路所選擇之上述記憶格的電流；及箝位電路，設於上述記憶格與上述感測放大器電路之間，用於箝位上述記憶格之汲極電壓；其特徵為：上述箝位電路，係具備：箝位用NMOS電晶體，其之汲極連接於上述感測放大器電路側，源極連接於上述記憶格側；偏壓產生電路，用於對上述箝位用NMOS電晶體之閘極供給偏壓；及電流源，被連接於上述箝位用NMOS電晶體之源極；上述電流源之流通電流，在上述記憶格設為ON(導通)之資料被寫入時，係小於上述記憶格流通之電流，在上述記憶格設為OFF(非導通)之資料被寫入時，係大於可以箝位上述記憶格之汲極電壓的最低電流。
  2. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述電流源，係具備MOS電晶體；上述MOS電晶體之閘極，係被連接於汲極與閘極被連 接而成的鏡(mirror)用MOS電晶體之閘極，該鏡用MOS電晶體用於鏡反射(mirror)定電流源之流通電流。
  3. 如申請專利範圍第1項之非揮發性半導體記憶裝置，其中上述偏壓產生電路，係具備被串聯連接之：定電流電路；汲極與閘極被連接的第1NMOS電晶體；及汲極與閘極被連接的第2NMOS電晶體；上述偏壓產生電路，係由上述第1NMOS電晶體之汲極輸出偏壓。
  4. 如申請專利範圍第3項之非揮發性半導體記憶裝置，其中上述箝位用NMOS電晶體與上述第1NMOS電晶體之臨限值電壓為同一臨限值電壓；和其他NMOS電晶體之臨限值電壓比較為較低值之臨限值電壓。
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