JPS6282598A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は半導体メモリ、特にＩＰＲＯＭ、マスクＲＯＭ
等の不揮発性メモリにおけるビット線電位上昇防止用の
弱反転電流防止回路に関する。

第５図は、従来の半導体記憶装置における信号読出回路
であり、説明の便宜上、２層ポリ７リコン構造による浮
遊ｆ−｝を有したトランジスタ１１ｔ−セルとするＥＰ
ＲＯＭ　（紫外線消去型プログラマブル読出専用記憶装
置）を例に示している。この種の回路では、１２がワー
ド線であ）、１３がビット線として用いられ、ビット線
１３の途中には、ビット選択トランジスタ１４が設げら
れている。ビット線１３には、比較的大きな容量が存在
するので、このビット線１３に生じる信号の振幅をトラ
ンジスタ１５．１６によって小さく制限するようにして
いる。そして、この小振幅に制限された信号を、抵抗性
負荷１７によって後段の増幅器が検知しやすいように大
振幅に増幅するようにしている。

今、ビット線１３の容量をＣＢＩＴ　、信号振幅全ΔＶ
，セル電流を’ＣＭＬＬとすると、ビット線の遅延時間
は、 Ｃ！１ｌＴＸΔＶ／ＩＣＩＬＬ となシ、ビット線信号の振幅に比例する。この振幅は、
通常０．２Ｖに設定されている。

ここで、クランプ手段全構成するトランジスタ１５．１
６のしきい値電圧ヲｖＴＮ，トランジスタ１５．１６に
対するバイアス回路１８の田方電位をＶＢとする。今、
電源を位ｖ０が５Ｖ。

バイアス電位ＶＢが２■にクランプされているものとす
ると、ビット線１３の最大電位は、Ｖ，一ｖ，，，　（
約１ｖ）＝１ｖに類１限される。

上記の動作、つまシビット線１３の最大電位が１ｖに制
限されるのは、記憶装置が通常の短いサイクル期間で動
作している場合である。しかし、サイクル時間が長くな
ると、トランジスタ１５．１６には、弱反転電流が存在
し、期待値ＶＢ−ｖＴＨ以上にビット線１３が充電され
てしまう。このため、ビット線１３の信号振幅ΔＶをみ
た場合、０，２ｖで良いものが、サイクル時間が長いと
、０．５ｖ程度になる。このような場合、ビット＋ｖ３
１３の放電時間は、０．２ｖの場合よシも長い時間が必
要になシ、結局、従来の記憶装置では、サイクルタイム
が長くなると、それだけアドレスアクセス時間も長くな
ってくるという問題があった。

このような事情に鑑みて、サイクルタイムが長い場合で
あってもビット線に対する不要な充電成分を除去し、ア
クセス時間の増大を防止することを目的とした半導体記
憶装置が，本願出願人の出願に係る特願昭５９−２５２
３１３号によシ提案されている。この半導体記憶装置は
、ビット線に対して電源電位をクランプして与えるトラ
ンジスタの弱反転電流に起因して上記ビット線電位が上
昇するのを防止するために、上記弱反転電流を相殺する
ための弱反転電流放出回路を上記ビット線に接続して弱
反転電流を接地電位側に放出するようにしたものでおる
。

第６図は上記半導体記憶装置の一実施例であシ、１１は
半導体記憶装置におけるメモリセルトランジスタで、ワ
ードにはワード線１２が接続されている。このトランジ
スタ１ノの記憶信号は、ビット線１３を介して後段の増
幅器へ入力される。ビット線１３の途中には、ビット選
択トランジスタ１４、クランプ回路２１、抵抗性負荷回
路２２が接続されている。さらに、上記クランプ回路２
１が設けられているビット線１３の部分に弱反転電流放
出回路２３が接続されている。２４はメバイアス回路で
あシ、クランプ回路２１ｆｔ構成するトランジスタＱｌ
。

Ｑ２及び弱反転電流放出回路（リーク回路）２３を構成
するトランジスタＱ３のゲートにバイアス電位（２■Ｔ
Ｎ　）　ｋ与えるための回路である。

フラング回路２ノにおけるトランジスタＱｌ。

Ｑ２は、それぞれＮチャンネルＭＯ８）ランジスタ”Ｃ
１ｌ、）ランジスタＱ１のソースには電源電位ｖＤＤが
与えられ、ビット線１３の電位を設定する負荷トランジ
スタとして作用している。

また、トランジスタＱ２はトランスファーゲートとして
作用している。また、抵抗性負荷回路２２を構成するＰ
チャンネルトランジスタＱ４は、出力側に一定の直流レ
ベルを設定し、次段の増幅器への結合を容易にしている
。また、バイアス回路２４は、ＰチャンネルＭＯ８）ラ
ンジスタＱ５、ＮチャンネルＭＯ８）ランジスタＱ６〜
Ｑ８から成シ、バイアス電圧２ｖＴＮを出力する。

ここで、バイアス電圧２ｖＴＮは、トランジスタＱ　Ｊ
　＃　Ｑ　２．Ｑ　ｓの各ゲートに印加される。

トランジスタＱ３は、ビット線１３への充電電流のうち
、トランジスタＱｌ、Ｑ２の弱反転電流分を接地側へ放
電するトランジスタである。

従って、このトランジスタＱ３のチャンネル幅及び長さ
は、上記弱反転電流を相殺する程度に設定されている。

〔背景技術の問題点〕

ところで、上置弱反転電流放出回路を設ける目的は、ビ
ット線負荷トランジスタの弱反転電流を相殺することに
あシ、それ以上の電流を上記放出回路が流すことは許さ
れない。即ち、それ以上の電流を流すことはビット線電
位の立ち上が多速度を下げることになシ、特にＥＰＲＯ
Ｍの場合にはセンス感度を下げることにもなシ、読み出
し、書き込みのマージンを損なうことになシ好ましいこ
とではない。以下、このことを具体的に説明する。前述
した第６図の読み出し回路におけるビット線電位とビッ
ト線負荷（ＮチャネルトランジスタＱＪ、Ｑ、ｉりの電
流との関係を第７図に示す。ここで、負荷電流が仮に１
Ｏ−６Ａよシ小さい領域を弱反転領域とする。

ビット線電位のハイレベルは負荷電流が１０−’Ａとな
るところであり、これはバイアス回路２４の出力バイア
ス電位からＮチャネルトランジスタのゲート閾値電圧Ｖ
、。だげ低い電位である。

このとき、弱反転電流を相殺するためには、弱反転電流
放出回路（リーク回路）に流すリーク電流は１０　（１
μＡ）程度とすべきである。リーク電流が１μＡ以上に
なると、ビット線のハイレベル、即ちリーク電流と負荷
電流とが一致するビット線電位が下がってしまうことに
なシ、読み出しのマージンを損なうことになる。また、
リーク電流はバイアス電位あるいはｖＤＤ電源電位の値
に依存せず、常に一定の値の電流でなければならない。

何故なら、弱反転電流はバイアス電位あるいはｖＤＤ電
源電位に依らず常に一定値（たとえば１μＡ）よシ小さ
いからである。

しかし、上記したような条件は前記第６図の回路では満
たされていない。即ち、リーク回路２３を構成するトラ
ンジスタＱ３のゲートには、バイアス回路２４の出力バ
イアス電位ＶＢが入力している。一方、ビット線電位の
ハイレベルはＶＢ−ｖＴＨＮで与えられる。このとき、
上記トランジスタＱ３が流すリーク電流ＩＱ３はＩＱ３
　”　（ｖＢ　　’ＴＨＮ　）２−　（１）で与えられ
る。ここで、バイアス電位ＶＢはｖＤＤ電源依存性を有
しておシ、ｖＤＤ電源電位が高くなるとバイアス回路２
４のトランジスタＱ５の電流工Ｑ５は ＩＱ５　”　（ｖＤＤ　−ｖＴＨＰ　）　　　　　　　
　　−（２）１１”ＴＨＰ　”チャネルトランジスタの
ケ゛−ト閾値電圧〕で増えるので、バイアス電位ＶＢは
高くなる。

この結果、前記リーク電流工。３が増加し、読み出しマ
ージンを損なう。このようにリーク電流がｖＤＤ電源依
存性を有していることによって、ｖＤＤ電源電圧に対す
るマージンが狭くなる。

〔発明の目的〕

本発明は上記の事情に鑑みてなされたもので、ビット線
電位上昇防止用の弱反転電流放出回路に電源電圧に依存
せずに一定のリーク電流全発生させることができ、読み
出しマージン等の電気的特性を損なうことなくアドレス
アクセス時間のサイクルタイム依存性をなくすることが
可能な半導体メモリを提供するものである。

〔発明の概要〕

即ち、本発明は、電源電位がビット線負荷トランジスタ
によってクランプされ、そのクランプ電位がビット線に
供給され、このビット線には上記負荷トランジスタの弱
反転電流全相殺する弱反転電流放出回路が接続される半
導体メモリにおいて、上記弱反転電流放出回路はｒ−）
・ソース相互が接続されて定電流性を有するＮチャネル
ディプレーション屋トランジスタを用いて定電流と流す
ようにしてなることを特徴とするものである。

これによって、電源電圧に依存することなく一定のリー
ク電流を流してビット線電位の上昇を防止できるように
なシ、読み出しマージン等の電気的特性を損なうことな
くアドレスアクセス時間のサイクルタイム依存性をなく
することが可能になる。

〔発明の実施例〕

以下、図面を参照して本発明の一実施例を詳細に説明す
る。

第１図に示すＥＰＲＯＭのメモリセルデータ読み出し回
路は、第５図を参照Ｉ７て前述した回路に比べて、ビッ
ト線１３における負荷トランジスタ１５．１６の接続点
の近傍のノードＳ１に定電流性を持つディプレーション
型トランジスタを使用したリーク回路１を接続した点が
異なシ、その他は同じであるので第５図中と同一符号を
付してその説明を省略する。

上記リーク回路１において、ＰｌはＰチャネルエンハン
スメント型トランジスタ、Ｎ１はＮチャネルディプレー
ション型トランジスタ、Ｎ２〜Ｎ５はそれぞれＮチャネ
ルエンハンスメント型トランジスタである。即ち、前記
ビット線１３のノードＳ１と■ｓ８電位端との間に上記
トランジスタＮ４．Ｎ５が直列に接続されておシ、ｖＤ
Ｄ電源ノードと上記トランジスタＮ４のゲートとの間に
前記トランジスタＰｌが接続されると共にゲート・ソー
ス相互が接続された前記トランジスタＮ１が接続されて
いる。そして、前記トランジスタＮ４のゲートとｖＩｉ
ｇ電位との間に、ドレイン・ゲート相互が接続された前
記ト：　　　　ラフ″′りＮ２および前記トラ７ジ１り
Ｎ３が：　　　　接続されている。

上記リーク回路１において、トランジスタＮノのソース
をノードＳ２．トランジスタＮ４のソースをノードＳ３
、トランジスタＮ２のソースをノードＳ４で表わすもの
とする。ディプレーション屋のトランジスタＮ１は、ゲ
ート・ソース相互が接続されているので、そのソース電
位（ノードＳ２の電位）をｖ８２、ゲート閾値電圧をｖ
ＴＨＤで表わすと、 ＶＤＤ　　”８２　＞　　”ＴＨＤ　　　　　　　−（
３）つま”　　ｖＤＤ＋ｖＴＩＩＤ＞ＶＳ２　　　　　
　　−（４）１　　　　であれは五極管領域で動作して
常に定電流を流す。ここで、上記ｖｓ２電位と上記トラ
ンジスタＮノのドレイン電流工。、の関係を第２図に示
す。

一方、トランジスタＰＩ　、Ｎ３の各ゲートには、リー
ク回路使用時（メモリチップ選択時）にハイノベルＣＶ
ＤＤ　Ｋ位）、チップ非選択時にロウレベル（ｖ！Ｉｌ
ｌ電位）になるチップ遠択信号Ａが印加される。トラン
ジスタＮ５のゲートはｖＤＤ電源ノードに接続されてい
る。また、トランノており、トランジスタＮ１のチャネ
ル幅Ｗ１チ十分に小さく設定されている。

いま、チップ選択時にはトランジスタＰ１がオフ、トラ
ンジスタＮ３がオンになるので、前式（４）ノ関係ｖＤ
Ｄ＋ｖＴＨＤ＞ｖｓ２カ成シ立ち、トランジスタＮノは
定電流Ｉ□を流すようになる。

きくとると、そのゲートにはｖＤＤ電源電圧が印加され
ているのでその相互コンダクタンスｇｍが大きく、その
抵抗成分は殆んど無視できる。

したがって、このときのノードＳ２の電位■８□は三極
管領域で動作するトランジスタＮ３のβによって決まシ
、前記定電流１１は次式によシ求まる。

ｖＴＨＮ；Ｎチャネルエンハンスメント壓トランジスタ
の閾値電圧 また、トランジスタＮ２．Ｎ３の相互コンダクタンスは
トランジスタＮ１のそれに比べて十分に大きくとってい
るので、ノードＳ２の電位ｖＳ□は上記ｖＴＥＮよシも
少し大きい値でｖ８２　＜　”ＴＨＮ　＋　０−３　Ｖ
　　　　　　　　・＝　（６）になる。

上記したように定まるノードＳ２の電位ｖａ□はトラン
ジスタＮ４のゲートに与えられており、前述したように
トランジスタＮ４．Ｎ５とトランジスタＮ２．Ｎ３とは
サイズ的に相似の関係にあシ、トランジスタＮ２．Ｎ４
には同じゲート電位が印加されると共にトランジスタＮ
３゜Ｎ５もチップ選択時には同じｙ−ト電位が印加され
ている。また、ノードＳ３の電位ｖ１１３は低イ（ｖ８
３〈ｖ８□、ｖ８３＜ｖ、ＨＮ＋０．３ｖ）ノテ、トラ
ンジスタＮ４は前記トランジスタＮ３と同様に三極管領
域で動作する。したがって、トランジスタＮ４を流れる
電流（リーク電流）Ｉ、はとなシ、ｖＤＤ電源電圧とか
バイアス回路１８の出力バイアス−電圧に関係なく常に
一定になる。

なお、上式（７）において、たとえば工、＝１μＡとす
れば、上記実施例の回路を実現するためにはＩ　、　＝
ＮμＡの定電流を流すディプレーション屋のトランジス
タＮＺｉ作らなければならない。

一方、このトランジスタＮ１は前述したようにくする必
要があシ、Ｗ→小、Ｌ→大としなげればならないが、ｗ
ｌ小さくしていくとトランジスタの・ぐターン面積は比
較的小さくなる反面、狭チャネル効果によってディプレ
ーション型トランジスタＮ１の閾値電圧ｖＴＨＤが高く
なってしまうおそれがある。そのような状態では、プロ
セスのばらつきによって上記閾値電圧ｖＴＨＤが変動す
るおそれがある。そこで、上記狭チャネル効果を防ぐた
め、第３図に示すようにディプレーション型トランジス
タのチャネル付近からフィールドイン１ランチ−ジョン
を外しておく。

これによって、フィールドインプランテーションによる
打込みイオンがチャイル部にしみ込むのを防ぐことがで
き、閾値電圧ｖＴＨＤの変動が生じないのでプロセスマ
ージンが大きくなる。

また、上記実施例のリーク回路１に代えて、第４図に示
すようにゲート・ソース相互が接続された定電流性全有
するＮチャネルディプレーション型トランジスタＮ６を
ビット線１３とｖ８ｓ電位端との間に直接に接続してな
るリーク回路２を用いてもよい。しかし、リーク電流は
約１μＡと小さいので、これを実現するためには上記ト
ランジスタＮ６のチャネル長りを余程大きくしなげれば
ならず、そのパターン面積が大きくなる。また、上記チ
ャネル長りが大きいので、チャネルの容量が大きくなり
、ビット線容量を増加させることになる。

なお、本発明は、ＥＦＲＯＭに限らず、スタティック屋
ＲＡＭ　、　ＥＥＰＲＯＭ　（電気的消去・再書き込み
可能なＲＯＭ　）　、マスクＲＯＭ等に適用可能である
。

〔発明の効果〕

上述したように本発明の牛導体メモリによれば、ビット
線電位上昇防止用の弱反転電流放出回路に電源電圧に依
存せずに一定のリーク電流を発生させることができるの
で、読み出しマージン等の電気的特性を損なうことなく
、アドレスアクセス時間のサイクルタイム依存性をなく
することができる。また、上記放出回路に用いるディプ
レーション型トランジスタのチャネル付近にはフィール
ドインプランテーションにおけるイオン打込みを行なわ
ないことによって、狭チャネル効果がなく、プロセスマ
ージンが大きな定電流特性を比較的小さなパターン面積
で実現できる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るＥＰＲＯＭの読み出し
回路を示す回路図、第２図は第１図中のリーク回路にお
けるＮチャネルディプレーンョン型トランジスタのソー
ス電位ｖ８□とドレイン電流より２との関係を示す特性
図、第３図は第１図中のＮチャネルディグレージ冒ン型
トランジスタの一例の形成工程を示す断面図、第４図は
第１図中のリーク回路の他の例を示す回路図、第５図は
従来のＥＦＲＯＭの読み田し回路を示す回路図、第６図
は現在提案中のＥＰＲＯＭの読み出し回路を示す回路図
、第７図は第６図の回路におけるビット線電位とビット
線負荷電流との関係を示す特性図である。 １．２・・・リーク回路（弱反転電流放出回路）、１３
・・・ビット線、１５．１６・・・負荷トランジスタ、
Ｎｌ、Ｎ６・・・ディプレーション製トランジスタ、Ｎ
２〜Ｎ５・・・エンハンスメント型トランジスタ。 出願人代理人　　弁理士　鈴　江　武　彦ｂ＞−鰭一口
智・介く

Claims (5)

【特許請求の範囲】
1. （１）電源電位がビット線負荷トランジスタによってク
   ランプされ、そのクランプ電位がビット線に供給され、
   このビット線には上記負荷トランジスタの弱反転電流を
   相殺する弱反転電流放出回路が接続される半導体メモリ
   において、上記弱反転電流放出回路はゲート・ソース相
   互が接続されて定電流性を有するＮチャネルディプレー
   ション型トランジスタを用いて定電流を流すようにして
   なることを特徴とする半導体メモリ。
2. （２）前記弱反転電流放出回路は、Ｎチャンネルディプ
   レーション型トランジスタを前記ビット線とＶ＿Ｓ＿Ｓ
   電位端との間に接続してこのトランジスタに直接に前記
   定電流を流すようにしてなることを特徴とする前記特許
   請求の範囲第１項記載の半導体メモリ。
3. （３）前記弱反転電流放出回路は、Ｎチャネルディプレ
   ーション型トランジスタによって制御されるＮチャネル
   エンハンスメント型トランジスタに前記定電流を流すよ
   うにしてなることを特徴とする前記特許請求の範囲第１
   項記載の半導体メモリ。
4. （４）前記弱反転電流放出回路は、前記ビット線にドレ
   インが接続されたＮチャネルエンハンスメント型トラン
   ジスタＮ４と、このトランジスタＮ４のソースとＶ＿Ｓ
   ＿Ｓ電位端との間に接続され、ゲートが電源電圧ノード
   に接続されたＮチャネルエンハンスメント型トランジス
   タＮ５と、ドレインが電源電圧ノードに接続され、ゲー
   ト・ソース相互が接続されて前記トランジスタＮ４のゲ
   ートに接続されたＮチャネルディプレーション型トラン
   ジスタＮ１と、このトランジスタＮ１のソースにドレイ
   ン・ゲートが接続されたＮチャネルエンハンスメント型
   トランジスタＮ２と、このトランジスタＮ２のソースと
   Ｖ＿Ｓ＿Ｓ電位端との間に接続され、ゲートにチップ選
   択信号が与えられるＮチャネルエンハンスメント型トラ
   ンジスタＮ３とを具備してなることを特徴とする前記特
   許請求の範囲第３項記載の半導体メモリ。
5. （５）前記Ｎチャネルディプレーション型トランジスタ
   は、そのチャネル付近はフィールドインプランテーショ
   ンにおけるイオン打込みが行なわれていないことを特徴
   とする前記特許請求の範囲第１項記載の半導体メモリ。