JPH03242898A - センス増幅回路 - Google Patents
センス増幅回路Info
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- JPH03242898A JPH03242898A JP2040082A JP4008290A JPH03242898A JP H03242898 A JPH03242898 A JP H03242898A JP 2040082 A JP2040082 A JP 2040082A JP 4008290 A JP4008290 A JP 4008290A JP H03242898 A JPH03242898 A JP H03242898A
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- 101100219315 Arabidopsis thaliana CYP83A1 gene Proteins 0.000 abstract description 6
- 101100269674 Mus musculus Alyref2 gene Proteins 0.000 abstract description 6
- 101100140580 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) REF2 gene Proteins 0.000 abstract description 6
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/062—Differential amplifiers of non-latching type, e.g. comparators, long-tailed pairs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/14—Dummy cell management; Sense reference voltage generators
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
この発明は半導体メモリのセンス増幅回路に関する。
〈従来の技術〉
従来、半導体メモリ、例えばマスクＲＯＭのセンス増幅
回路としては第４図に示すようなものがある。このセン
ス増幅回路は、カレントミラー型差動増幅回路１０と、
ＰＭＯ８）ランジスタＱり２を介して電源につながる参
照線ＲＥＦと、オン状態のＮＭＯ８）ランジスタＱｎｓ
と、このＮＭＯＳトランジスタＱｎ５を介して参照線Ｒ
ＥＦにつながるダミービット線ＤＥＬと、このダミービ
ット線ＤＥＬとグランドとの間に直列接続されたダミー
メモリセルトランジスタＱｎ２．Ｑ１０を備えている。
回路としては第４図に示すようなものがある。このセン
ス増幅回路は、カレントミラー型差動増幅回路１０と、
ＰＭＯ８）ランジスタＱり２を介して電源につながる参
照線ＲＥＦと、オン状態のＮＭＯ８）ランジスタＱｎｓ
と、このＮＭＯＳトランジスタＱｎ５を介して参照線Ｒ
ＥＦにつながるダミービット線ＤＥＬと、このダミービ
ット線ＤＥＬとグランドとの間に直列接続されたダミー
メモリセルトランジスタＱｎ２．Ｑ１０を備えている。
また、参照線ＲＥＦ側と対称にＰＭＯＳトランジスタＱ
ｐ＋を介して電源につながるデータ線ＤＬと、コラム選
択信号Ｃ５ｅＱによりスイッチングされるＮＭＯ８）ラ
ンジスタＱｎ４と、このＮＭＯＳトランジスタＱｎ４を
介してデータ線ＤＩ、につながるビット線ＢＬを備えて
いる。ビット線ＢＬとグランドとの間には複数のＮＭＯ
ＳメモリセルトランジスタＱ ｎ ｌ（図中、１つのみ
示す）が接続されている。
ｐ＋を介して電源につながるデータ線ＤＬと、コラム選
択信号Ｃ５ｅＱによりスイッチングされるＮＭＯ８）ラ
ンジスタＱｎ４と、このＮＭＯＳトランジスタＱｎ４を
介してデータ線ＤＩ、につながるビット線ＢＬを備えて
いる。ビット線ＢＬとグランドとの間には複数のＮＭＯ
ＳメモリセルトランジスタＱ ｎ ｌ（図中、１つのみ
示す）が接続されている。
上記カレントミラー型差動増幅回路１０は、同一特性を
有し電源につながる一対のＰＭＯ８）ランジスタＱ ｐ
３ 、 Ｑ ｐ４と、同じ（同一特性を有しこのＱ ｐ
３． Ｑ ｌ）４にそれぞれ直列接続された一対のＮＭ
ＯＳトランジスタＱ ｎｅ 、 Ｑ ｎ、と、これらの
トランジスタＱ ｎｅ 、 Ｑ ｎｙの接続点とグラン
ドとの間に接続されたＮＭＯＳトランジスタＱｎａから
なっている。ＮＭＯ９Ｉ−ランジスタＱｎｅＱｎ７のゲ
ートはそれぞれ参照線ＲＥＦ、データ線ＤＬに接続され
ている。上記メモリセルトランジスタＱｎ＋は、論理状
態“ｌ”すなわち低しきい値のとき、通常のエンハンス
メントトランジスタと同様にゲートにワード線ＷＬを通
して電圧が印加されるとオンとなる一方、論理状態“０
”すなわち高しきい値のとき、はとんど電流を流さない
オフ状態となる。ＮＭＯＳダミーメモリセルトランジス
タＱ ｎ２． Ｑ ｎ３は、いずれも論理状態“１”の
ときのメモリセルトランジスタＱｎ＋と同一特性となっ
ている。
有し電源につながる一対のＰＭＯ８）ランジスタＱ ｐ
３ 、 Ｑ ｐ４と、同じ（同一特性を有しこのＱ ｐ
３． Ｑ ｌ）４にそれぞれ直列接続された一対のＮＭ
ＯＳトランジスタＱ ｎｅ 、 Ｑ ｎ、と、これらの
トランジスタＱ ｎｅ 、 Ｑ ｎｙの接続点とグラン
ドとの間に接続されたＮＭＯＳトランジスタＱｎａから
なっている。ＮＭＯ９Ｉ−ランジスタＱｎｅＱｎ７のゲ
ートはそれぞれ参照線ＲＥＦ、データ線ＤＬに接続され
ている。上記メモリセルトランジスタＱｎ＋は、論理状
態“ｌ”すなわち低しきい値のとき、通常のエンハンス
メントトランジスタと同様にゲートにワード線ＷＬを通
して電圧が印加されるとオンとなる一方、論理状態“０
”すなわち高しきい値のとき、はとんど電流を流さない
オフ状態となる。ＮＭＯＳダミーメモリセルトランジス
タＱ ｎ２． Ｑ ｎ３は、いずれも論理状態“１”の
ときのメモリセルトランジスタＱｎ＋と同一特性となっ
ている。
参照線ＲＥＦに対して、ＰＭＯＳトランジスタＱｐｔを
介して電源（電位Ｖ ｃｃ）より流れ込む充電電流は、
第３図中に破線１３で示すように、参照線ＲＥＦの電位
（以下、「参照電位」という）Ｖｒｅｒが上昇するにつ
れて減少する。一方、参照線ＲＥＦからダミーメモリセ
ルトランジスタＱｎ２．Ｑ１０を介してグランドへ流出
する放電電流は、参照電位Ｖ ｒｅｆが上昇すると同図
中に一点鎖線１４で示すように増加する。したがって、
参照電位Ｖ ｒｅｆは、上に述べた充電電流と放電電流
とのバランスによって定まり、破線１３と一点鎖線１４
との交点Ｃで表わされる電位Ｖｃとなる。また、データ
線ＤＬに対して、ＰＭＯＳトランジスタＱｐ＋を介して
電源より流れ込む充電電流は、参照線ＲＥＦ側と同様に
、データ線の電位（以下、「データ線電位」という）Ｖ
ｄ１２が上昇すると破線１３で示すように減少する。デ
ータ線ＤＬからグランドへ流出する放電電流は、メモリ
セルトランジスタＱ ｎ ＋が“１”状態のとき、デー
タ線電位Ｖｄ１２が上昇すると実線１１で示すように増
加する。一方、メモリセルトランジスタＱ ｎ ＋が“
０”状態のとき、実線１２で示すようにデータ線電位Ｖ
ｄ１２の値に関わらずほとんどゼロとなる。なお、ダミ
ーメモリセルトランジスタＱｎｔ、Ｑ１０の直列抵抗に
よって参照線ＲＥＦ’の放電電流１４はデータ線ＤＬの
放電電流１１の略半分の値となっている。データ線電位
Ｖｄｆ２は、充電電流と放電電流とのバランスによって
、メモリセルトランジスタＱｎ＋が“１”状態のとき、
破線１３と実線１１との交点Ａで表わされる電位Ｖ ａ
（＜Ｖｃ）となる。逆に、メモリセルトランジスタＱｒ
＋＋が“０”状態のときは、破線１３と実線１２との交
点Ｂで表わされる電位Ｖｂ（＞Ｖｃ）となる。そして、
メモリセルトランジスタＱｎ＋が“１”状態のとき、カ
レントミラー型差動増幅回路１０は、ＮＭＯＳトランジ
スタＱ ｎｅ 、 Ｑ ｎ７のゲートに、それぞれ参照
電位Ｖｒｅｆ＝Ｖｃ、データ線電位Ｖｄ１２＝Ｖａを受
けて差動増幅し、この電位差に基づいて電位Ｖｓａを高
レベルにして出力する。メモリセルトランジスタＱｎ＋
が“０”状態のときは、上記ＮＭＯＳトランジスタＱｎ
ｅ、Ｑｎ７のゲートにそれぞれ参照電位Ｖｒｅｆ＝Ｖｃ
、データ線電位ＶｄＣ−Ｖｂを受けて差動増幅し、電位
Ｖｓａを低レベルにして出力する。
介して電源（電位Ｖ ｃｃ）より流れ込む充電電流は、
第３図中に破線１３で示すように、参照線ＲＥＦの電位
（以下、「参照電位」という）Ｖｒｅｒが上昇するにつ
れて減少する。一方、参照線ＲＥＦからダミーメモリセ
ルトランジスタＱｎ２．Ｑ１０を介してグランドへ流出
する放電電流は、参照電位Ｖ ｒｅｆが上昇すると同図
中に一点鎖線１４で示すように増加する。したがって、
参照電位Ｖ ｒｅｆは、上に述べた充電電流と放電電流
とのバランスによって定まり、破線１３と一点鎖線１４
との交点Ｃで表わされる電位Ｖｃとなる。また、データ
線ＤＬに対して、ＰＭＯＳトランジスタＱｐ＋を介して
電源より流れ込む充電電流は、参照線ＲＥＦ側と同様に
、データ線の電位（以下、「データ線電位」という）Ｖ
ｄ１２が上昇すると破線１３で示すように減少する。デ
ータ線ＤＬからグランドへ流出する放電電流は、メモリ
セルトランジスタＱ ｎ ＋が“１”状態のとき、デー
タ線電位Ｖｄ１２が上昇すると実線１１で示すように増
加する。一方、メモリセルトランジスタＱ ｎ ＋が“
０”状態のとき、実線１２で示すようにデータ線電位Ｖ
ｄ１２の値に関わらずほとんどゼロとなる。なお、ダミ
ーメモリセルトランジスタＱｎｔ、Ｑ１０の直列抵抗に
よって参照線ＲＥＦ’の放電電流１４はデータ線ＤＬの
放電電流１１の略半分の値となっている。データ線電位
Ｖｄｆ２は、充電電流と放電電流とのバランスによって
、メモリセルトランジスタＱｎ＋が“１”状態のとき、
破線１３と実線１１との交点Ａで表わされる電位Ｖ ａ
（＜Ｖｃ）となる。逆に、メモリセルトランジスタＱｒ
＋＋が“０”状態のときは、破線１３と実線１２との交
点Ｂで表わされる電位Ｖｂ（＞Ｖｃ）となる。そして、
メモリセルトランジスタＱｎ＋が“１”状態のとき、カ
レントミラー型差動増幅回路１０は、ＮＭＯＳトランジ
スタＱ ｎｅ 、 Ｑ ｎ７のゲートに、それぞれ参照
電位Ｖｒｅｆ＝Ｖｃ、データ線電位Ｖｄ１２＝Ｖａを受
けて差動増幅し、この電位差に基づいて電位Ｖｓａを高
レベルにして出力する。メモリセルトランジスタＱｎ＋
が“０”状態のときは、上記ＮＭＯＳトランジスタＱｎ
ｅ、Ｑｎ７のゲートにそれぞれ参照電位Ｖｒｅｆ＝Ｖｃ
、データ線電位ＶｄＣ−Ｖｂを受けて差動増幅し、電位
Ｖｓａを低レベルにして出力する。
このようにしてメモリセルＱｎ＋の論理状態を検出する
ようにしている。
ようにしている。
〈発明が解決しようとする課題〉
ところで、上記メモリセルトランジスタＱｎ＋は、“Ｏ
”状態のとき第３図に実線１２で示したデータ線ＤＬの
放電電流がほとんどゼロになるように設計されている。
”状態のとき第３図に実線１２で示したデータ線ＤＬの
放電電流がほとんどゼロになるように設計されている。
しかしながら、製造ばらつきによって無視できない大き
さの放電電流が流れることがある。すると、データ線電
位Ｖｄ１２の値が低下してｖｂ以下となり、上記参照電
位Ｖ ｒｅｆとの差が設計値（（Ｖ ｂ −Ｖ ａ）／
２程度）よりも小さくなる。このため、上記従来のセ
ンス増幅回路は、動作余裕が少なく安定性に欠けるとい
う問題がある。極端な場合、メモリセルトランジスタＱ
ｎ＋が“０”状態であるにもかかわらすＶｄ１２＜Ｖｒ
ｅｆ（＝Ｖｃ）となって誤動作することがある。
さの放電電流が流れることがある。すると、データ線電
位Ｖｄ１２の値が低下してｖｂ以下となり、上記参照電
位Ｖ ｒｅｆとの差が設計値（（Ｖ ｂ −Ｖ ａ）／
２程度）よりも小さくなる。このため、上記従来のセ
ンス増幅回路は、動作余裕が少なく安定性に欠けるとい
う問題がある。極端な場合、メモリセルトランジスタＱ
ｎ＋が“０”状態であるにもかかわらすＶｄ１２＜Ｖｒ
ｅｆ（＝Ｖｃ）となって誤動作することがある。
また、ＥＰｒ（ＯＭやＥＥＰＲＯＭのセンス増幅回路の
場合も、メモリセルの書き換えに伴ってメモリセルトラ
ンジスタの“０”状態の特性が劣化して同様の問題を生
じることがある。
場合も、メモリセルの書き換えに伴ってメモリセルトラ
ンジスタの“０”状態の特性が劣化して同様の問題を生
じることがある。
そこで、この発明の目的は、製造ばらつきや書き換えに
伴う特性劣化等によってメモリセルトランジスタの“０
”状態の電流特性が劣化したとしても、誤動作すること
なく安定にセンス増幅できるセンス増幅回路を提供する
ことにある。
伴う特性劣化等によってメモリセルトランジスタの“０
”状態の電流特性が劣化したとしても、誤動作すること
なく安定にセンス増幅できるセンス増幅回路を提供する
ことにある。
〈課題を解決するための手段〉
上記目的を遠戚するために、この発明のセンス増幅回路
は、トランジスタからなるメモリセルの論理状態が“１
”または”０”のいずれであるかを上記トランジスタに
つながるデータ線を介して検出なる方の参照線の電位に
基づいて動作する。例えば、メモリセルトランジスタが
“ｌ”状態、したがってデータ線電位が低レベルのとき
、高レベルの第２の参照線の電位（第２の参照電位）を
基準として、この高レベルの第２の参照電位と低レベル
のデータ線電位との差を入力として差動増幅する。逆に
、メモリセルトランジスタが“０”状態、したがってデ
ータ線電位が高レベルのとき、低レベルの第１の参照線
の電位（第１の参照電位）を基準として、この低レベル
の第１の参照電位と高レベルのデータ線電位との差を入
力として差動増幅する。このように参照電位とデータ線
電位との差は、データ線電位が高低いずれのレベルであ
っても、上記高レベルと低レベルとの差となっている。
は、トランジスタからなるメモリセルの論理状態が“１
”または”０”のいずれであるかを上記トランジスタに
つながるデータ線を介して検出なる方の参照線の電位に
基づいて動作する。例えば、メモリセルトランジスタが
“ｌ”状態、したがってデータ線電位が低レベルのとき
、高レベルの第２の参照線の電位（第２の参照電位）を
基準として、この高レベルの第２の参照電位と低レベル
のデータ線電位との差を入力として差動増幅する。逆に
、メモリセルトランジスタが“０”状態、したがってデ
ータ線電位が高レベルのとき、低レベルの第１の参照線
の電位（第１の参照電位）を基準として、この低レベル
の第１の参照電位と高レベルのデータ線電位との差を入
力として差動増幅する。このように参照電位とデータ線
電位との差は、データ線電位が高低いずれのレベルであ
っても、上記高レベルと低レベルとの差となっている。
すなわち、差動増幅回路の入力の電位差は従来に比して
設計上約２倍となっており、差動増幅回路の動作余裕が
増えている。
設計上約２倍となっており、差動増幅回路の動作余裕が
増えている。
製造ばらつき等によって、メモリセルトランジスタが“
０”状態のときにデータ線の放電電流が生じると、デー
タ線電位が低下する。このとき、第するセンス増幅回路
であって、上記メモリセルの“１状態と同一特性を有す
るトランジスタからなる第１のダミーメモリセルと、上
記メモリセルの“０”状態と同一特性を有するトランジ
スタからなる第２のダミーメモリセルと、上記第１のダ
ミーメモリセルに接続され、第１のダミーメモリセルの
トランジスタの特性に応じて低レベルの参照電位が与え
られる第１の参照線と、上記第２のダミーメモリセルに
接続され、第２のダミーメモリセルのトランジスタの特
性に応じて高レベルの参照電位が与えられる第２の参照
線と、検出すべきメモリセルにつながるデータ線と第１
．第２の参照線とを差動入力として受けて、第１．第２
の参照線のうち上記データ線と電位が異なる方の参照線
の電位に基づいて上記メモリセルの論理状態に応じた高
低いずれかのレベルを出力する差動増幅回路を備えたこ
とを特徴としている。
０”状態のときにデータ線の放電電流が生じると、デー
タ線電位が低下する。このとき、第するセンス増幅回路
であって、上記メモリセルの“１状態と同一特性を有す
るトランジスタからなる第１のダミーメモリセルと、上
記メモリセルの“０”状態と同一特性を有するトランジ
スタからなる第２のダミーメモリセルと、上記第１のダ
ミーメモリセルに接続され、第１のダミーメモリセルの
トランジスタの特性に応じて低レベルの参照電位が与え
られる第１の参照線と、上記第２のダミーメモリセルに
接続され、第２のダミーメモリセルのトランジスタの特
性に応じて高レベルの参照電位が与えられる第２の参照
線と、検出すべきメモリセルにつながるデータ線と第１
．第２の参照線とを差動入力として受けて、第１．第２
の参照線のうち上記データ線と電位が異なる方の参照線
の電位に基づいて上記メモリセルの論理状態に応じた高
低いずれかのレベルを出力する差動増幅回路を備えたこ
とを特徴としている。
〈作用〉
差動増幅回路は、低レベルの第１の参照線と高レベルの
第２の参照線のうちデータ線と電位が異２のダミーメモ
リセルトランジスタがメモリセルトランジスタの“Ｏ″
状態同一特性を有しているので、第２の参照電位もデー
タ線電位と同じたけ低下する。したがって、第１の参照
電位と第２の参照電位との差が減少し、上記差動増幅回
路の入力の電位差が減少する。しかしながら、上記第１
゜第２の参照電位の差は、従来に比して設計上約２倍と
なっているため、極端な場合、この電位差が設計値の半
分程度になったとしても、従来のセンス増幅回路の設計
レベル並みであるから上記差動増幅回路は正常に動作す
る。したがって、従来に比してセンス増幅が安定に行わ
れる。
第２の参照線のうちデータ線と電位が異２のダミーメモ
リセルトランジスタがメモリセルトランジスタの“Ｏ″
状態同一特性を有しているので、第２の参照電位もデー
タ線電位と同じたけ低下する。したがって、第１の参照
電位と第２の参照電位との差が減少し、上記差動増幅回
路の入力の電位差が減少する。しかしながら、上記第１
゜第２の参照電位の差は、従来に比して設計上約２倍と
なっているため、極端な場合、この電位差が設計値の半
分程度になったとしても、従来のセンス増幅回路の設計
レベル並みであるから上記差動増幅回路は正常に動作す
る。したがって、従来に比してセンス増幅が安定に行わ
れる。
〈実施例〉
以下、この発明のセンス増幅回路を図示の実施例により
詳細に説明する。なお、マスクＲＯＭのセンス増幅回路
について説明するものとする。
詳細に説明する。なお、マスクＲＯＭのセンス増幅回路
について説明するものとする。
第１図に示すように、このセンス増幅回路は、カレント
ミラー型差動増幅回路２０と、ＰＭＯＳトランジスタＱ
ｐ＋を介して電源につながるデータ線ＤＬと、コラム選
択信号Ｃ５ｅ１２によりスイゾチングされるＮＭＯＳト
ランジスタＱｎｚと、ＮＭＯＳトランジスタＱｎ４を介
してデータ線ＤＬにつながるビット線ＢＬを備えている
。ビット線ＢＬとグランドとの間には複数のＮＭＯＳメ
モリセルトランジスタＱｎ、（図中、１つのみ示す）が
接続されている。また、このセンス増幅回路は、ＰＭＯ
ＳトランジスタＱ ＋）２ 、 Ｑ ｐ３を介してそれ
ぞれ電源につながる第１の参照線ＲＥＦ、、第２の参照
線ＲＥＦ、と、オン状態のＮＭＯＳトランジスタＱ ＋
１５ 、 Ｑ ｎｏと、ＮＭＯ８）ランジスタＱ ｎ５
、０ ｎｅを介してそれぞれ第１．第２の参照線ＲＥ
Ｆ、、ＲＥＦ２につながる第１のダミービット線ＤＢＬ
、、第２のダミービット線Ｄ Ｂ Ｌ ２と、この第１
．第２のダミービット線ＤＥＬ ＋ 、 Ｄ Ｂ Ｌ
２とグランドとの間にそれぞれ接続されたダミーメモリ
セルトランジスタＱｎ３．Ｑｎ３を備えている。上記カ
レントミラー型差動増幅回路２０は、電源につながる一
対のＰＭＯＳトランジスタＱ ｐ４ 、 Ｑ ｌ）ｓと
、このＱ ｌ）４ 、 Ｑ ＋１１５にそれぞれ接続さ
れた各一対のＮＭＯＳトランジスタＱ ｎ？、 Ｑ ｎ
８ＱｎｅＱｎ、ｏと、これらＱ ｎ７＋Ｑｎｅ、ＱｎＩ
ｌ、Ｑｎ＋ｏの接１ 流は、データ線電位Ｖｄｆ２が上昇すると第２図中に破
線３て示すように減少する。データ線ＤＬからグランド
へ流出する放電電流は、メモリセルトランジスタＱｎ＋
が“１”状態のとき、データ線電位Ｖｄｃが上昇すると
同図中に実線１で示すように増加する。逆に、メモリセ
ルトランジスタＱｎ＋が“０”状態のとき、実線２て示
すようにデータ線電位■ｄＱの値に関わらずほとんどゼ
ロとなる。したがって、データ線電位Ｖｄ０．は、上に
述べた充電電流と放電電流とのバランスによって定まり
、メモリセルトランジスタＱｎ＋が“ｌ”状態のとき、
破線３と実線ｌとの交点Ａで表わされる電位Ｖａとなる
。
ミラー型差動増幅回路２０と、ＰＭＯＳトランジスタＱ
ｐ＋を介して電源につながるデータ線ＤＬと、コラム選
択信号Ｃ５ｅ１２によりスイゾチングされるＮＭＯＳト
ランジスタＱｎｚと、ＮＭＯＳトランジスタＱｎ４を介
してデータ線ＤＬにつながるビット線ＢＬを備えている
。ビット線ＢＬとグランドとの間には複数のＮＭＯＳメ
モリセルトランジスタＱｎ、（図中、１つのみ示す）が
接続されている。また、このセンス増幅回路は、ＰＭＯ
ＳトランジスタＱ ＋）２ 、 Ｑ ｐ３を介してそれ
ぞれ電源につながる第１の参照線ＲＥＦ、、第２の参照
線ＲＥＦ、と、オン状態のＮＭＯＳトランジスタＱ ＋
１５ 、 Ｑ ｎｏと、ＮＭＯ８）ランジスタＱ ｎ５
、０ ｎｅを介してそれぞれ第１．第２の参照線ＲＥ
Ｆ、、ＲＥＦ２につながる第１のダミービット線ＤＢＬ
、、第２のダミービット線Ｄ Ｂ Ｌ ２と、この第１
．第２のダミービット線ＤＥＬ ＋ 、 Ｄ Ｂ Ｌ
２とグランドとの間にそれぞれ接続されたダミーメモリ
セルトランジスタＱｎ３．Ｑｎ３を備えている。上記カ
レントミラー型差動増幅回路２０は、電源につながる一
対のＰＭＯＳトランジスタＱ ｐ４ 、 Ｑ ｌ）ｓと
、このＱ ｌ）４ 、 Ｑ ＋１１５にそれぞれ接続さ
れた各一対のＮＭＯＳトランジスタＱ ｎ？、 Ｑ ｎ
８ＱｎｅＱｎ、ｏと、これらＱ ｎ７＋Ｑｎｅ、ＱｎＩ
ｌ、Ｑｎ＋ｏの接１ 流は、データ線電位Ｖｄｆ２が上昇すると第２図中に破
線３て示すように減少する。データ線ＤＬからグランド
へ流出する放電電流は、メモリセルトランジスタＱｎ＋
が“１”状態のとき、データ線電位Ｖｄｃが上昇すると
同図中に実線１で示すように増加する。逆に、メモリセ
ルトランジスタＱｎ＋が“０”状態のとき、実線２て示
すようにデータ線電位■ｄＱの値に関わらずほとんどゼ
ロとなる。したがって、データ線電位Ｖｄ０．は、上に
述べた充電電流と放電電流とのバランスによって定まり
、メモリセルトランジスタＱｎ＋が“ｌ”状態のとき、
破線３と実線ｌとの交点Ａで表わされる電位Ｖａとなる
。
逆に、メモリセルトランジスタＱｎ＋が“０”状態のと
きは、破線３と実線２との交点Ｂで表わされる電位ｖｂ
となる。
きは、破線３と実線２との交点Ｂで表わされる電位ｖｂ
となる。
また、第１の参照線ＲＥＦ、、第２の参照線ＲＥＦ２に
対して、それぞれＰＭＯＳトランジスタＱｐ２Ｑｐ３を
介して電源から流れ込む充電電流は、データ線ＤＬ側と
同様に、いずれも第２図中に破線３で示すように、第１
．第２の参照電位Ｖ ｒｅｆ ＋ 、 Ｖ ｒｅ続点と
グランドとの間に接続されたＮＭＯ３）ランジスタＱ
ｎ ＋ １からなっている。ＮＭＯ８）ランジスタＱ
ｎｔ Ｑ ｎ８． Ｑ ｎ９およびＱｎ＋ｏは互いに同
一特性を有している。Ｑ ｎ７． Ｑ ｎ８のゲートは
ともにデータ線ＤＬに接続される一方、Ｑｎｅ、Ｑｎ、
ｏのゲートはそれぞれ第１．第２の参照線ＲＥＦ、、Ｒ
ＥＦ２に接続されている。」二記メモリセルトランジス
タＱ ｎ ＋は、論理状態“１″すなわち低しきい値の
とき、通常のエンハンスメントトランジスタと同様に、
ゲートにワード線ＷＬを通して電圧が印加されるとオン
となる一方、論理状態゛０°゛ずなわち高しきい値のと
き、はとんど電流を流さないオフ状態となる。ダミーメ
モリセルトランジスタＱｎ２Ｑｎ３は、それぞれメモリ
セルトランジスタＱ ｎ ＋の“１”状態、“０”状態
と同一特性となっている。またＰＭＯＳトランジスタＱ
ｐ＋、Ｑｐｚ、およびＱｐ３は互いに同一特性を有して
おり、それぞれＱｎ＋、Ｑｎ。
対して、それぞれＰＭＯＳトランジスタＱｐ２Ｑｐ３を
介して電源から流れ込む充電電流は、データ線ＤＬ側と
同様に、いずれも第２図中に破線３で示すように、第１
．第２の参照電位Ｖ ｒｅｆ ＋ 、 Ｖ ｒｅ続点と
グランドとの間に接続されたＮＭＯ３）ランジスタＱ
ｎ ＋ １からなっている。ＮＭＯ８）ランジスタＱ
ｎｔ Ｑ ｎ８． Ｑ ｎ９およびＱｎ＋ｏは互いに同
一特性を有している。Ｑ ｎ７． Ｑ ｎ８のゲートは
ともにデータ線ＤＬに接続される一方、Ｑｎｅ、Ｑｎ、
ｏのゲートはそれぞれ第１．第２の参照線ＲＥＦ、、Ｒ
ＥＦ２に接続されている。」二記メモリセルトランジス
タＱ ｎ ＋は、論理状態“１″すなわち低しきい値の
とき、通常のエンハンスメントトランジスタと同様に、
ゲートにワード線ＷＬを通して電圧が印加されるとオン
となる一方、論理状態゛０°゛ずなわち高しきい値のと
き、はとんど電流を流さないオフ状態となる。ダミーメ
モリセルトランジスタＱｎ２Ｑｎ３は、それぞれメモリ
セルトランジスタＱ ｎ ＋の“１”状態、“０”状態
と同一特性となっている。またＰＭＯＳトランジスタＱ
ｐ＋、Ｑｐｚ、およびＱｐ３は互いに同一特性を有して
おり、それぞれＱｎ＋、Ｑｎ。
Ｑｎ３の負荷として動作する。
データ線ＤＬに対して、ＰＭＯ８Ｉ−ランジスタＱｐ＋
を介して電源（電位Ｖ ｃｃ）より流れ込む充電型２ ｆ２が上昇するにつれて減少する。第１の参照線ＲＥＦ
、からグミ−メモリセルトランジスタＱｎ２を介してグ
ランドへ流出する放電電流は、第１の参照電位Ｖ ｒｅ
ｌ’ ＋が上昇すると実線１で示すように増加する一方
、第２の参照線ＲＥＦ２からダミーメモリセルトランジ
スタＱ＋＋＋を介してグランドへ流出する放電電流は、
第２の参照電位Ｖｒｅｆ２の値に関わらずほとんどゼロ
となる。したがって、第１第２の参照電位ＶｒｅＬ、Ｖ
ｒｅｆ２は、充電電流、放電電流のバランスによってそ
れぞれ点Ａ９点Ｂで表わされる電位Ｖ ａ、 Ｖ ｂと
なる。
を介して電源（電位Ｖ ｃｃ）より流れ込む充電型２ ｆ２が上昇するにつれて減少する。第１の参照線ＲＥＦ
、からグミ−メモリセルトランジスタＱｎ２を介してグ
ランドへ流出する放電電流は、第１の参照電位Ｖ ｒｅ
ｌ’ ＋が上昇すると実線１で示すように増加する一方
、第２の参照線ＲＥＦ２からダミーメモリセルトランジ
スタＱ＋＋＋を介してグランドへ流出する放電電流は、
第２の参照電位Ｖｒｅｆ２の値に関わらずほとんどゼロ
となる。したがって、第１第２の参照電位ＶｒｅＬ、Ｖ
ｒｅｆ２は、充電電流、放電電流のバランスによってそ
れぞれ点Ａ９点Ｂで表わされる電位Ｖ ａ、 Ｖ ｂと
なる。
上記差動増幅回路２０は、低レベルＶａの第１の参照線
ＲＥＦ、と高レベルｖｂの第２の参照線ＲＥＦ２のうち
データ線ＤＬと電位が異なる方の参照線の電位に基づい
て動作する。例えば、メモリセルトランジスタＱ ｎ
＋が“１”状態、したがってデータ線電位■ｄＱが低レ
ベルＶａのとき、第１の参照電位ＶｒｅＬが低レベルＶ
ａであるから、まずトランジスタＱｎ７ＱｎｅおよびＱ
ｎｅを流れる電流が同一の大きさになる。ここで、第２
の参照電位Ｖｒｅｆ２は高しｌ＼ルｖｂであるから、ト
ランジスタＱｎ＋。
ＲＥＦ、と高レベルｖｂの第２の参照線ＲＥＦ２のうち
データ線ＤＬと電位が異なる方の参照線の電位に基づい
て動作する。例えば、メモリセルトランジスタＱ ｎ
＋が“１”状態、したがってデータ線電位■ｄＱが低レ
ベルＶａのとき、第１の参照電位ＶｒｅＬが低レベルＶ
ａであるから、まずトランジスタＱｎ７ＱｎｅおよびＱ
ｎｅを流れる電流が同一の大きさになる。ここで、第２
の参照電位Ｖｒｅｆ２は高しｌ＼ルｖｂであるから、ト
ランジスタＱｎ＋。
を流れる電流は上記Ｑ ｎ７． Ｑ ｎｅ 、 Ｑ ｎ
＋＋を流れる電流よりも大きくなる。したがって、この
差動増幅回路２０は、高レベルｖｂの第２の参照電位に
基づいて電位Ｖｓａを低レベルにして出力する。逆に、
メモリセルトランジスタＱｎＩが“０”状態、したがっ
てデータ線電位ＶｄＱが高レベルｖｂのときは、第２の
参照電位Ｖｒｅｆ２が高レベルｖｂであるから、トラン
ジスタＱｎ７ＱｎｅおよびＱ ｎ ＋ ｏを流れる電流
が同一の大きさになる。ここで、第１の参照電位Ｖ ｒ
ｅｆ ＋は低レベルＶａであるから、トランジスタＱｎ
９を流れる電流は上記Ｑ ｎ７．Ｑｎ、、Ｑｎ、、を流
れる電流よりも小さくなる。したがって、この差動増幅
回路２０は、低レベルＶａの第１の参照電位に基づいて
電位Ｖｓａを高レベルにして出力する。
＋＋を流れる電流よりも大きくなる。したがって、この
差動増幅回路２０は、高レベルｖｂの第２の参照電位に
基づいて電位Ｖｓａを低レベルにして出力する。逆に、
メモリセルトランジスタＱｎＩが“０”状態、したがっ
てデータ線電位ＶｄＱが高レベルｖｂのときは、第２の
参照電位Ｖｒｅｆ２が高レベルｖｂであるから、トラン
ジスタＱｎ７ＱｎｅおよびＱ ｎ ＋ ｏを流れる電流
が同一の大きさになる。ここで、第１の参照電位Ｖ ｒ
ｅｆ ＋は低レベルＶａであるから、トランジスタＱｎ
９を流れる電流は上記Ｑ ｎ７．Ｑｎ、、Ｑｎ、、を流
れる電流よりも小さくなる。したがって、この差動増幅
回路２０は、低レベルＶａの第１の参照電位に基づいて
電位Ｖｓａを高レベルにして出力する。
このように基準とした参照電位Ｖ ｒｅｒ ＋またはＶ
ｒｅｆ、とデータ線電位ＶｄＣとの差は、データ線電位
Ｖｄｃが高低いずれのレベルであっても、」二記高レベ
ルｖｂと低レベルＶａとの差となっている。この差動増
幅回路の入力の電位差（Ｖｂ−Ｖａ）は、従来に５ 回路としたが、これに限られるものではなく、この発明
は、ＥＰＲＯＭ、ＥＥＰＲＯＭなど、メモリセルが各１
つのＭＯＳ）ランジスタで構成された半導体メモリに広
く適用することができる。
ｒｅｆ、とデータ線電位ＶｄＣとの差は、データ線電位
Ｖｄｃが高低いずれのレベルであっても、」二記高レベ
ルｖｂと低レベルＶａとの差となっている。この差動増
幅回路の入力の電位差（Ｖｂ−Ｖａ）は、従来に５ 回路としたが、これに限られるものではなく、この発明
は、ＥＰＲＯＭ、ＥＥＰＲＯＭなど、メモリセルが各１
つのＭＯＳ）ランジスタで構成された半導体メモリに広
く適用することができる。
〈発明の効果〉
以」二より明らかなように、この発明のセンス増幅回路
は、上記メモリセルの“ｌ”状態と同一特性を有するト
ランジスタからなる第１のダミーメモリセルと、上記メ
モリセルの“０”状態と同一特性を有するトランジスタ
からなる第２のダミーメモリセルと、」−記第１のダミ
ーメモリセルに接続され、第１のダミーメモリセルのト
ランジスタの特性に応じて低レベルの参照電位が与えら
れる第１の参照線と、上記第２のダミーメモリセルに接
続され、第２のダミーメモリセルのトランジスタの特性
に応じて高レベルの参照電位が与えられる第２の参照線
と、検出すべきメモリセルにつながるデータ線と第１．
第２の参照線とを差動人力として受けて、第１．第２の
参照線のうち上記データ線と電位が異なる方の参照線の
電位に基づいて上比して設計上約２倍となっており、し
たがって差動増幅回路２０の動作余裕が増えている。
は、上記メモリセルの“ｌ”状態と同一特性を有するト
ランジスタからなる第１のダミーメモリセルと、上記メ
モリセルの“０”状態と同一特性を有するトランジスタ
からなる第２のダミーメモリセルと、」−記第１のダミ
ーメモリセルに接続され、第１のダミーメモリセルのト
ランジスタの特性に応じて低レベルの参照電位が与えら
れる第１の参照線と、上記第２のダミーメモリセルに接
続され、第２のダミーメモリセルのトランジスタの特性
に応じて高レベルの参照電位が与えられる第２の参照線
と、検出すべきメモリセルにつながるデータ線と第１．
第２の参照線とを差動人力として受けて、第１．第２の
参照線のうち上記データ線と電位が異なる方の参照線の
電位に基づいて上比して設計上約２倍となっており、し
たがって差動増幅回路２０の動作余裕が増えている。
製造ばらつき等によって、メモリセルトランジスタＱ
ｎ ＋が“０”状態のときに、データ線ＤＬの放電電流
が生じると、データ線電位ＶｄＱが低下して、ｖｂ以下
の値となる。このとき、ダミーメモリセルトランジスタ
ＱｎｓがメモリセルトランジスタＱｎ１の“０”状態と
同一特性を有しているので、第２の参照電位Ｖｒｅｒ２
もデータ線電位ＶｄＱと同じたけ低下する。したがって
、第１の参照電位と第２の参照電位の差（ＶｒｅＬ２−
ＶｒｅＬ）が減少し、これに伴って上記差動増幅回路２
０の入力電位差が減少する。しかしながら、」二記第１
．第２の参照線電位の差（Ｖｒｅｆ、−ＶｒｅＬ）は設
計Ｊ：（Ｖｂ−Ｖａ）となっているため、半分程度にな
ったとしても、従来のセンス増幅回路の設計レベル並み
であるから上記差動増幅回路２０は正常に動作する。し
たがって、従来に比して安定にセンス増幅動作を行うこ
とができる。
ｎ ＋が“０”状態のときに、データ線ＤＬの放電電流
が生じると、データ線電位ＶｄＱが低下して、ｖｂ以下
の値となる。このとき、ダミーメモリセルトランジスタ
ＱｎｓがメモリセルトランジスタＱｎ１の“０”状態と
同一特性を有しているので、第２の参照電位Ｖｒｅｒ２
もデータ線電位ＶｄＱと同じたけ低下する。したがって
、第１の参照電位と第２の参照電位の差（ＶｒｅＬ２−
ＶｒｅＬ）が減少し、これに伴って上記差動増幅回路２
０の入力電位差が減少する。しかしながら、」二記第１
．第２の参照線電位の差（Ｖｒｅｆ、−ＶｒｅＬ）は設
計Ｊ：（Ｖｂ−Ｖａ）となっているため、半分程度にな
ったとしても、従来のセンス増幅回路の設計レベル並み
であるから上記差動増幅回路２０は正常に動作する。し
たがって、従来に比して安定にセンス増幅動作を行うこ
とができる。
なお、この実施例はマスクＲＯＭのセンス増幅６
記メモリセルの論理状態に応じた高低いずれかのレベル
を出力する差動増幅回路を備えているので、マスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの半導体メモリにお
いて、製造ばらつきや書き換えに伴う特性劣化等によっ
てメモリセルの“０”状態（高しきい値）の電流特性が
悪化したとしても、安定にセンス増幅動作を行うことが
できる。
を出力する差動増幅回路を備えているので、マスクＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭなどの半導体メモリにお
いて、製造ばらつきや書き換えに伴う特性劣化等によっ
てメモリセルの“０”状態（高しきい値）の電流特性が
悪化したとしても、安定にセンス増幅動作を行うことが
できる。
第１図はこの発明の一実施例のセンス増幅回路を示す回
路図、第２図は上記センス増幅回路のデータ線と第１．
第２の参照線の電流−電圧特性を示す図、第３図は従来
のセンス増幅回路のデータ線と参照線の電流−電圧特性
を示す図、第４図は従来のセンス増幅回路を示す回路図
である。 ２０・・・カレントミラー型差動増幅回路、ＢＬ・ ビ
ット線、 ＤＥＬ、、ＤＥＬ２・・・ダミービット線、ＤＬ・デー
タ線、 Ｑ ｎ ＋・・・メモリセルトランジスタ、Ｑｎ２．Ｑ
ｎ３・・・ダミーメモリセルトランジスタ、Ｑｎｔ、
Ｑｎｓ、 Ｑｌｌｅ、 Ｑｎｔ、 Ｑｎｓ、 Ｑｎｅ＋
Ｑ ｎ＋ｏ＋ Ｑｎｔ １ＮＭＯ８）ランジスタ、 Ｑｐ＋、ＱＩ２．ＱＰｓ、ＱＩ）ａ、Ｑｐｓ・・・ＰＭ
Ｏ９）ランジスタ、 ＲＥＦｌ・・第１の参照線、 ＲＥＦｌ・・第２の参照線、 ＷＬ・・・ワード線。
路図、第２図は上記センス増幅回路のデータ線と第１．
第２の参照線の電流−電圧特性を示す図、第３図は従来
のセンス増幅回路のデータ線と参照線の電流−電圧特性
を示す図、第４図は従来のセンス増幅回路を示す回路図
である。 ２０・・・カレントミラー型差動増幅回路、ＢＬ・ ビ
ット線、 ＤＥＬ、、ＤＥＬ２・・・ダミービット線、ＤＬ・デー
タ線、 Ｑ ｎ ＋・・・メモリセルトランジスタ、Ｑｎ２．Ｑ
ｎ３・・・ダミーメモリセルトランジスタ、Ｑｎｔ、
Ｑｎｓ、 Ｑｌｌｅ、 Ｑｎｔ、 Ｑｎｓ、 Ｑｎｅ＋
Ｑ ｎ＋ｏ＋ Ｑｎｔ １ＮＭＯ８）ランジスタ、 Ｑｐ＋、ＱＩ２．ＱＰｓ、ＱＩ）ａ、Ｑｐｓ・・・ＰＭ
Ｏ９）ランジスタ、 ＲＥＦｌ・・第１の参照線、 ＲＥＦｌ・・第２の参照線、 ＷＬ・・・ワード線。
Claims (1)
- （１）トランジスタからなるメモリセルの論理状態が“
１”または“０”のいずれであるかを上記トランジスタ
につながるデータ線を介して検出するセンス増幅回路で
あって、 上記メモリセルの“１”状態と同一特性を有するトラン
ジスタからなる第１のダミーメモリセルと、上記メモリ
セルの“０”状態と同一特性を有するトランジスタから
なる第２のダミーメモリセルと、上記第１のダミーメモ
リセルに接続され、第１のダミーメモリセルのトランジ
スタの特性に応じて低レベルの参照電位が与えられる第
１の参照線と、 上記第２のダミーメモリセルに接続され、第２のダミー
メモリセルのトランジスタの特性に応じて高レベルの参
照電位が与えられる第２の参照線と、 検出すべきメモリセルにっながるデータ線と第１、第２
の参照線とを差動入力として受けて、第１、第２の参照
線のうち上記データ線と電位が異なる方の参照線の電位
に基づいて上記メモリセルの論理状態に応じた高低いず
れかのレベルを出力する差動増幅回路を備えたことを特
徴とするセンス増幅回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008290A JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
| US07/658,039 US5148063A (en) | 1990-02-21 | 1991-02-20 | Sense amplifier circuit using dummy memory cells |
| KR1019910002795A KR970010647B1 (ko) | 1990-02-21 | 1991-02-21 | 더미 메모리 셀을 사용하는 감지증폭회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4008290A JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242898A true JPH03242898A (ja) | 1991-10-29 |
| JP2647527B2 JP2647527B2 (ja) | 1997-08-27 |
Family
ID=12570981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4008290A Expired - Lifetime JP2647527B2 (ja) | 1990-02-21 | 1990-02-21 | センス増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5148063A (ja) |
| JP (1) | JP2647527B2 (ja) |
| KR (1) | KR970010647B1 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| WO2007000809A1 (ja) * | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその制御方法 |
| JP2007053229A (ja) * | 2005-08-18 | 2007-03-01 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| JP2010267373A (ja) * | 2000-11-27 | 2010-11-25 | Hitachi Ltd | 半導体装置 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1990016069A1 (en) * | 1989-06-12 | 1990-12-27 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| IT1246241B (it) * | 1990-02-23 | 1994-11-17 | Sgs Thomson Microelectronics | Circuito per la lettura dell'informazione contenuta in celle di memoria non volatili |
| EP0487808B1 (en) * | 1990-11-19 | 1997-02-19 | STMicroelectronics S.r.l. | Memories with unbalanced loads and with compensation |
| EP0491105B1 (en) * | 1990-12-13 | 1996-05-01 | STMicroelectronics S.r.l. | Improved sense circuit for storage devices such as non-volatile memories, with enhanced sensing discrimination |
| KR920022293A (ko) * | 1991-05-16 | 1992-12-19 | 김광호 | 비정기적인 리프레쉬 동작을 실행하는 반도체 메모리 장치 |
| US5321660A (en) * | 1992-05-06 | 1994-06-14 | Waferscale Integration, Inc. | Structure and method for compensating for programming threshold shift due to neighbor effect in an array |
| JPH0660677A (ja) * | 1992-08-13 | 1994-03-04 | Nippondenso Co Ltd | 半導体メモリ用センスアンプ |
| JPH0685564A (ja) * | 1992-09-01 | 1994-03-25 | Mitsubishi Electric Corp | 増幅器回路 |
| JP3311059B2 (ja) * | 1993-01-28 | 2002-08-05 | 沖電気工業株式会社 | 半導体メモリ回路 |
| US5349302A (en) * | 1993-05-13 | 1994-09-20 | Honeywell Inc. | Sense amplifier input stage for single array memory |
| JP3365650B2 (ja) * | 1993-05-31 | 2003-01-14 | 沖電気工業株式会社 | 半導体メモリ装置 |
| US5608676A (en) * | 1993-08-31 | 1997-03-04 | Crystal Semiconductor Corporation | Current limited current reference for non-volatile memory sensing |
| SE502429C2 (sv) * | 1994-02-21 | 1995-10-16 | Ellemtel Utvecklings Ab | Signalmottagande och signalbehandlande krets |
| JP3610621B2 (ja) * | 1994-11-11 | 2005-01-19 | ソニー株式会社 | 不揮発性半導体メモリ装置 |
| EP0726578A1 (en) * | 1995-02-09 | 1996-08-14 | International Business Machines Corporation | Multiple reference sense amplifier |
| KR0164385B1 (ko) * | 1995-05-20 | 1999-02-18 | 김광호 | 센스앰프회로 |
| JP3604524B2 (ja) * | 1997-01-07 | 2004-12-22 | 東芝マイクロエレクトロニクス株式会社 | 不揮発性強誘電体メモリ |
| KR100246325B1 (ko) * | 1997-02-27 | 2000-03-15 | 김영환 | 가상접지플랫셀용센스앰프 |
| KR100254568B1 (ko) * | 1997-06-25 | 2000-05-01 | 윤종용 | 반도체 독출 전용 메모리 장치 |
| KR100268444B1 (ko) * | 1997-08-30 | 2000-10-16 | 윤종용 | 강유전체 랜덤 액세스 메모리 장치 |
| JP3061126B2 (ja) * | 1998-03-18 | 2000-07-10 | 日本電気株式会社 | 入力レシーバ回路 |
| JP3110407B2 (ja) * | 1998-12-11 | 2000-11-20 | 日本電気アイシーマイコンシステム株式会社 | 半導体記憶装置 |
| KR100336840B1 (ko) * | 1999-06-10 | 2002-05-16 | 윤종용 | 반도체 메모리 장치의 감지 증폭기 |
| US6816554B1 (en) * | 1999-07-12 | 2004-11-09 | Intel Corporation | Communication bus for low voltage swing data signals |
| JP3651767B2 (ja) * | 2000-04-24 | 2005-05-25 | シャープ株式会社 | 半導体記憶装置 |
| JP2002175694A (ja) * | 2000-09-26 | 2002-06-21 | Toshiba Corp | 半導体記憶装置及びメモリセルのデータセンス方法 |
| JPWO2004075200A1 (ja) * | 2003-02-19 | 2006-06-01 | 富士通株式会社 | メモリ装置 |
| ITMI20031619A1 (it) * | 2003-08-06 | 2005-02-07 | St Microelectronics Srl | Amplificatore di rilevamento perfezionato. |
| US7715246B1 (en) | 2008-06-27 | 2010-05-11 | Juhan Kim | Mask ROM with light bit line architecture |
| US7715247B2 (en) * | 2008-09-06 | 2010-05-11 | Juhan Kim | One-time programmable read-only memory with a time-domain sensing scheme |
| KR20100098954A (ko) * | 2009-03-02 | 2010-09-10 | 삼성전자주식회사 | 레벨 검출기 및 이를 구비하는 전압 발생기 |
| EP2937555A4 (en) * | 2012-12-19 | 2017-01-18 | Shindengen Electric Manufacturing Co., Ltd. | Ignition control device and ignition control method |
| KR102508532B1 (ko) | 2016-05-02 | 2023-03-09 | 삼성전자주식회사 | 감지 증폭기 및 이를 포함하는 메모리 장치 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271098A (ja) * | 1985-09-25 | 1987-04-01 | Hitachi Ltd | 半導体記憶装置 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4604732A (en) | 1984-05-29 | 1986-08-05 | Thomson Components-Mostek Corporation | Power supply dependent voltage reference circuit |
-
1990
- 1990-02-21 JP JP4008290A patent/JP2647527B2/ja not_active Expired - Lifetime
-
1991
- 1991-02-20 US US07/658,039 patent/US5148063A/en not_active Expired - Lifetime
- 1991-02-21 KR KR1019910002795A patent/KR970010647B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6271098A (ja) * | 1985-09-25 | 1987-04-01 | Hitachi Ltd | 半導体記憶装置 |
| JPS6276098A (ja) * | 1985-09-30 | 1987-04-08 | Toshiba Corp | センスアンプ回路 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001273776A (ja) * | 1991-12-19 | 2001-10-05 | Toshiba Corp | キャッシュメモリシステム、半導体記憶装置、不揮発性半導体記憶装置、半導体記憶システムおよびメモリベリファイ回路 |
| JP2004095168A (ja) * | 1991-12-19 | 2004-03-25 | Toshiba Corp | 不揮発性半導体記憶装置、キャッシュメモリシステム、半導体記憶装置、および半導体記憶システム |
| US7139201B2 (en) | 1991-12-19 | 2006-11-21 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device and memory system using the same |
| JP2010267373A (ja) * | 2000-11-27 | 2010-11-25 | Hitachi Ltd | 半導体装置 |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| WO2007000809A1 (ja) * | 2005-06-28 | 2007-01-04 | Spansion Llc | 半導体装置およびその制御方法 |
| JP2007053229A (ja) * | 2005-08-18 | 2007-03-01 | Nec Electronics Corp | 半導体記憶装置およびその製造方法 |
| US7859905B2 (en) | 2005-08-18 | 2010-12-28 | Renesas Electronics Corporation | Semiconductor storage device and method of manufacturing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2647527B2 (ja) | 1997-08-27 |
| KR920000081A (ko) | 1992-01-10 |
| US5148063A (en) | 1992-09-15 |
| KR970010647B1 (ko) | 1997-06-28 |
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