JP2000353394A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2000353394A JP2000353394A JP16418399A JP16418399A JP2000353394A JP 2000353394 A JP2000353394 A JP 2000353394A JP 16418399 A JP16418399 A JP 16418399A JP 16418399 A JP16418399 A JP 16418399A JP 2000353394 A JP2000353394 A JP 2000353394A
- Authority
- JP
- Japan
- Prior art keywords
- sense
- current source
- node
- semiconductor memory
- memory device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 28
- 230000015654 memory Effects 0.000 claims abstract description 66
- 230000004913 activation Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000007704 transition Effects 0.000 description 4
- 230000003213 activating effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 238000003199 nucleic acid amplification method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- LZIAMMQBHJIZAG-UHFFFAOYSA-N 2-[di(propan-2-yl)amino]ethyl carbamimidothioate Chemical compound CC(C)N(C(C)C)CCSC(N)=N LZIAMMQBHJIZAG-UHFFFAOYSA-N 0.000 description 1
- 101000718497 Homo sapiens Protein AF-10 Proteins 0.000 description 1
- 102100026286 Protein AF-10 Human genes 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
- G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 電源の低電圧化を可能とするセンスアンプ回
路方式を用いた半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１１のビット線ＢＬは
カラムゲート１２により選択されてセンスアンプ１３に
接続される。センスアンプ１３は、一方の入力端子をセ
ンスノードＳＡとし、他方の入力端子を複数のセンスア
ンプ１３で共有される参照ノードＲＥＦとしたオペアン
プＯＰと、各オペアンプＯＰ毎に各センスノードＳＡと
電源ＶCCの間に設けられた電流源負荷であるＮＭＯＳト
ランジスタＱＮ０１と、各オペアンプＯＰ毎に参照ノー
ドＲＥＦと電源ＶCCの間に設けられた電流源負荷ＮＭＯ
ＳトランジスタＱＮ０２と、参照ノードＲＥＦに接続さ
れてセンスノードＳＡに出力される二値データの電圧の
中間にある参照電圧を発生するための、複数のセンスア
ンプ１３で共有される参照電圧発生回路２１とを有す
る。
路方式を用いた半導体記憶装置を提供する。 【解決手段】 メモリセルアレイ１１のビット線ＢＬは
カラムゲート１２により選択されてセンスアンプ１３に
接続される。センスアンプ１３は、一方の入力端子をセ
ンスノードＳＡとし、他方の入力端子を複数のセンスア
ンプ１３で共有される参照ノードＲＥＦとしたオペアン
プＯＰと、各オペアンプＯＰ毎に各センスノードＳＡと
電源ＶCCの間に設けられた電流源負荷であるＮＭＯＳト
ランジスタＱＮ０１と、各オペアンプＯＰ毎に参照ノー
ドＲＥＦと電源ＶCCの間に設けられた電流源負荷ＮＭＯ
ＳトランジスタＱＮ０２と、参照ノードＲＥＦに接続さ
れてセンスノードＳＡに出力される二値データの電圧の
中間にある参照電圧を発生するための、複数のセンスア
ンプ１３で共有される参照電圧発生回路２１とを有す
る。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に電流読出し型のメモリセルを用いる不揮発
性半導体メモリのセンスアンプに関する。
に係り、特に電流読出し型のメモリセルを用いる不揮発
性半導体メモリのセンスアンプに関する。
【０００２】
【従来の技術】図１０は、ＮＯＲ型ＥＥＰＲＯＭに代表
される従来の不揮発性半導体メモリの読出し系の回路構
成を示している。電荷読出し型のメモリセルにより構成
されるＤＲＡＭでは、フリップフロップ型のセンスアン
プが用いられるが、電流読出し型のメモリセルにより構
成されるＥＥＰＲＯＭでは、図示のような差動増幅型の
センスアンプが用いられる。このセンスアンプ回路方式
は例えば、IEEE Journalof Solid-State Circuits, Vo
l.SC-20,No.1,pp.422-7,Feb.,1985に記載されている。
される従来の不揮発性半導体メモリの読出し系の回路構
成を示している。電荷読出し型のメモリセルにより構成
されるＤＲＡＭでは、フリップフロップ型のセンスアン
プが用いられるが、電流読出し型のメモリセルにより構
成されるＥＥＰＲＯＭでは、図示のような差動増幅型の
センスアンプが用いられる。このセンスアンプ回路方式
は例えば、IEEE Journalof Solid-State Circuits, Vo
l.SC-20,No.1,pp.422-7,Feb.,1985に記載されている。
【０００３】センスアンプ３は、二つの入力端子をそれ
ぞれセンスノードＳＡと参照ノードＲＥＦに接続したオ
ペアンプＯＰを用いて構成される。センスノードＳＡ
は、クランプ用ＮＭＯＳトランジスタＱＮ１を介してデ
ータ線ＤＬに接続される。データ線ＤＬには、カラムゲ
ート２のＮＭＯＳトランジスタＱＮ３により選択された
メモリセルアレイ１のビット線ＢＬが接続される。セン
スノードＳＡと電源端子の間には、電流源負荷として、
ゲート・ドレインが接続されたＰＭＯＳトランジスタＱ
Ｐ１が設けられている。
ぞれセンスノードＳＡと参照ノードＲＥＦに接続したオ
ペアンプＯＰを用いて構成される。センスノードＳＡ
は、クランプ用ＮＭＯＳトランジスタＱＮ１を介してデ
ータ線ＤＬに接続される。データ線ＤＬには、カラムゲ
ート２のＮＭＯＳトランジスタＱＮ３により選択された
メモリセルアレイ１のビット線ＢＬが接続される。セン
スノードＳＡと電源端子の間には、電流源負荷として、
ゲート・ドレインが接続されたＰＭＯＳトランジスタＱ
Ｐ１が設けられている。
【０００４】参照ノードＲＥＦには、センスノードＳＡ
と同様に電流源負荷としてのＰＭＯＳトランジスタＱＰ
２が接続されている。また参照ノードＲＥＦは、センス
ノードＳＡと同様にクランプ用ＮＭＯＳトランジスタＱ
Ｎ２を介して、ダミーデータ線ＲＤＬに接続されてい
る。ダミーデータ線ＲＤＬには、ダミーカラムゲートの
ＮＭＯＳトランジスタＱＮ４を介してダミーセルＲＭＣ
が接続される。これら参照ノードＲＥＦ側のＰＭＯＳト
ランジスタＱＰ２、クランプ用ＮＭＯＳトランジスタＱ
Ｎ２、ダミーカラムゲートトランジスタＱＮ４及びダミ
ーセルＲＭＣの部分は、参照電圧発生回路４を構成して
いる。参照電圧発生回路４は、参照ノードＲＥＦに、セ
ンスノードＳＡに得られる二値データに対応する出力電
圧の中間の参照電圧を発生させるものである。
と同様に電流源負荷としてのＰＭＯＳトランジスタＱＰ
２が接続されている。また参照ノードＲＥＦは、センス
ノードＳＡと同様にクランプ用ＮＭＯＳトランジスタＱ
Ｎ２を介して、ダミーデータ線ＲＤＬに接続されてい
る。ダミーデータ線ＲＤＬには、ダミーカラムゲートの
ＮＭＯＳトランジスタＱＮ４を介してダミーセルＲＭＣ
が接続される。これら参照ノードＲＥＦ側のＰＭＯＳト
ランジスタＱＰ２、クランプ用ＮＭＯＳトランジスタＱ
Ｎ２、ダミーカラムゲートトランジスタＱＮ４及びダミ
ーセルＲＭＣの部分は、参照電圧発生回路４を構成して
いる。参照電圧発生回路４は、参照ノードＲＥＦに、セ
ンスノードＳＡに得られる二値データに対応する出力電
圧の中間の参照電圧を発生させるものである。
【０００５】電流源負荷であるＰＭＯＳトランジスタＱ
Ｐ１は、クランプ用ＮＭＯＳトランジスタＱＮ１に比べ
て、コンダクタンスが非常に小さく設定されており、且
つゲート・ドレインが接続されて５極管動作する。これ
は、データ線ＤＬの電圧変化を微小な振幅に抑えて、セ
ンスノードＳＡに与えるためである。クランプ用ＮＭＯ
ＳトランジスタＱＮ１と電流源ＰＭＯＳトランジスタＱ
Ｐ１は、初段増幅器を構成している。この初段増幅器で
増幅された電圧が、更にオペアンプＯＰにより比較増幅
されて、ＣＭＯＳレベルのセンス出力ＳＡＯＵＴが得ら
れる。
Ｐ１は、クランプ用ＮＭＯＳトランジスタＱＮ１に比べ
て、コンダクタンスが非常に小さく設定されており、且
つゲート・ドレインが接続されて５極管動作する。これ
は、データ線ＤＬの電圧変化を微小な振幅に抑えて、セ
ンスノードＳＡに与えるためである。クランプ用ＮＭＯ
ＳトランジスタＱＮ１と電流源ＰＭＯＳトランジスタＱ
Ｐ１は、初段増幅器を構成している。この初段増幅器で
増幅された電圧が、更にオペアンプＯＰにより比較増幅
されて、ＣＭＯＳレベルのセンス出力ＳＡＯＵＴが得ら
れる。
【０００６】図１１は、図１０の回路構成を変形した従
来のセンスアンプ回路を示している。この回路方式は、
IEEE Journal of Solid-State Circuits Conference Di
gestof Technical Papers, pp.146-7,Feb.,1994に記載
されている。図１０の回路では、クランプ用ＮＭＯＳト
ランジスタＱＮ１，ＱＮ２のゲートに固定バイアス電圧
ＢＩＡＳを与えている。これに対し図１１では、データ
線ＤＬ，ダミーデータ線ＲＤＬの電圧をそれぞれインバ
ータＩ１，Ｉ２を介してＮＭＯＳトランジスタＱＮ１，
ＱＮ２のゲートに帰還している。この様にクランプ用Ｎ
ＭＯＳトランジスタＱＮ１の導通度を帰還制御すると、
データ線ＤＬの電圧振幅を抑制しながら、センスノード
ＳＡに二値データに応じて電圧を与えることができる。
来のセンスアンプ回路を示している。この回路方式は、
IEEE Journal of Solid-State Circuits Conference Di
gestof Technical Papers, pp.146-7,Feb.,1994に記載
されている。図１０の回路では、クランプ用ＮＭＯＳト
ランジスタＱＮ１，ＱＮ２のゲートに固定バイアス電圧
ＢＩＡＳを与えている。これに対し図１１では、データ
線ＤＬ，ダミーデータ線ＲＤＬの電圧をそれぞれインバ
ータＩ１，Ｉ２を介してＮＭＯＳトランジスタＱＮ１，
ＱＮ２のゲートに帰還している。この様にクランプ用Ｎ
ＭＯＳトランジスタＱＮ１の導通度を帰還制御すると、
データ線ＤＬの電圧振幅を抑制しながら、センスノード
ＳＡに二値データに応じて電圧を与えることができる。
【０００７】
【発明が解決しようとする課題】近年、ＥＥＰＲＯＭの
メモリセルの微細化が進み、電源電圧も３Ｖ程度まで低
電圧化されているが、これを例えば２Ｖ程度まで低電圧
化することが望まれる。しかし、２Ｖ電源を実現しよう
とすると、従来の図１０或いは図１１のセンスアンプ回
路構成では不都合が生じる。即ち、メモリセルの電流引
き込みの有無を確実に検出するためには、ビット線ＢＬ
の充電レベルとして少なくとも１Ｖ程度が必要である。
また、図１０或いは図１１に示すセンスアンプ回路で
は、電源端子とデータ線ＤＬの間には、電流源負荷であ
るＰＭＯＳトランジスタＱＰ１とクランプ用ＮＭＯＳト
ランジスタＱＮ１が直列に入る。ＰＭＯＳトランジスタ
ＱＰ１のしきい値電圧をＶthpとして、｜Ｖthp｜＝０．
８Ｖ程度とすると、ＰＭＯＳトランジスタＱＰ１が電流
源として機能するためには、そのソース、ドレイン間電
圧は０．８Ｖ以上、例えば１Ｖを必要とする。また、ク
ランプ用ＮＭＯＳトランジスタＱＮ１を５極管動作領域
で動作させるためには、そのドレイン、ソース間電圧し
て、０．２〜０．３Ｖが必要である。そうすると、電源
電圧を２Ｖまで下げた場合には、必要なビット線充電レ
ベル１Ｖが得られなくなる。
メモリセルの微細化が進み、電源電圧も３Ｖ程度まで低
電圧化されているが、これを例えば２Ｖ程度まで低電圧
化することが望まれる。しかし、２Ｖ電源を実現しよう
とすると、従来の図１０或いは図１１のセンスアンプ回
路構成では不都合が生じる。即ち、メモリセルの電流引
き込みの有無を確実に検出するためには、ビット線ＢＬ
の充電レベルとして少なくとも１Ｖ程度が必要である。
また、図１０或いは図１１に示すセンスアンプ回路で
は、電源端子とデータ線ＤＬの間には、電流源負荷であ
るＰＭＯＳトランジスタＱＰ１とクランプ用ＮＭＯＳト
ランジスタＱＮ１が直列に入る。ＰＭＯＳトランジスタ
ＱＰ１のしきい値電圧をＶthpとして、｜Ｖthp｜＝０．
８Ｖ程度とすると、ＰＭＯＳトランジスタＱＰ１が電流
源として機能するためには、そのソース、ドレイン間電
圧は０．８Ｖ以上、例えば１Ｖを必要とする。また、ク
ランプ用ＮＭＯＳトランジスタＱＮ１を５極管動作領域
で動作させるためには、そのドレイン、ソース間電圧し
て、０．２〜０．３Ｖが必要である。そうすると、電源
電圧を２Ｖまで下げた場合には、必要なビット線充電レ
ベル１Ｖが得られなくなる。
【０００８】この発明は、電源の低電圧化を可能とする
センスアンプ回路方式を用いた半導体記憶装置を提供す
ることを目的としている。
センスアンプ回路方式を用いた半導体記憶装置を提供す
ることを目的としている。
【０００９】
【課題を解決するための手段】この発明に係る半導体記
憶装置は、ビット線とワード線が交差して配設され、そ
の各交差部に電流読出し型のメモリセルが配置されたメ
モリセルアレイと、このメモリセルアレイのビット線及
びワード線を選択するデコード回路と、前記メモリセル
アレイのビット線に読み出されるデータを検知増幅する
センスアンプとを有し、前記センスアンプは、一方の入
力端子を前記メモリセルアレイの選択されたビット線に
接続されるセンスノードとし、他方の入力端子を参照ノ
ードとする少なくとも１段のオペアンプと、前記センス
ノードと電源端子の間に接続された電流源負荷と、前記
参照ノードに接続されて、前記センスノードに出力され
る二値データの電圧の間にある参照電圧を発生する参照
電圧発生回路とを備えたことを特徴とする。
憶装置は、ビット線とワード線が交差して配設され、そ
の各交差部に電流読出し型のメモリセルが配置されたメ
モリセルアレイと、このメモリセルアレイのビット線及
びワード線を選択するデコード回路と、前記メモリセル
アレイのビット線に読み出されるデータを検知増幅する
センスアンプとを有し、前記センスアンプは、一方の入
力端子を前記メモリセルアレイの選択されたビット線に
接続されるセンスノードとし、他方の入力端子を参照ノ
ードとする少なくとも１段のオペアンプと、前記センス
ノードと電源端子の間に接続された電流源負荷と、前記
参照ノードに接続されて、前記センスノードに出力され
る二値データの電圧の間にある参照電圧を発生する参照
電圧発生回路とを備えたことを特徴とする。
【００１０】この発明において、電流源負荷は例えば、
（１）ソースが前記センスノードに接続され、ドレイン
が前記電源端子に接続され、ゲートに電源電圧より低い
バイアス電圧が印加されるＮＭＯＳトランジスタにより
構成することができ、或いは（２）ゲートとドレインが
前記センスノードに接続されソースが前記電源端子に接
続されたエンハンスメント型のＰＭＯＳトランジスタに
より構成することができる。この発明において、参照電
圧発生回路は好ましくは、選択されたメモリセルが二値
データの一方のときに前記電流源負荷を介して流れるビ
ット線電流より少ない電流が流れるように設定された少
なくとも一つの参照セルを用いて構成される。またこの
発明において、オペアンプは好ましくは、それぞれのゲ
ートを信号入力端とする差動ＮＭＯＳトランジスタ対
と、この差動ＮＭＯＳトランジスタ対の共通ソースに接
続されてゲートに固定バイアス電圧が与えられる電流源
ＮＭＯＳトランジスタと、前記差動ＮＭＯＳトランジス
タ対のドレインと電源との間に設けられた負荷とを有す
るものとする。更にこの発明において好ましくは、電流
源負荷と電源端子の間にはセンスアンプを選択的に活性
化するために電源スイッチが設けられる。
（１）ソースが前記センスノードに接続され、ドレイン
が前記電源端子に接続され、ゲートに電源電圧より低い
バイアス電圧が印加されるＮＭＯＳトランジスタにより
構成することができ、或いは（２）ゲートとドレインが
前記センスノードに接続されソースが前記電源端子に接
続されたエンハンスメント型のＰＭＯＳトランジスタに
より構成することができる。この発明において、参照電
圧発生回路は好ましくは、選択されたメモリセルが二値
データの一方のときに前記電流源負荷を介して流れるビ
ット線電流より少ない電流が流れるように設定された少
なくとも一つの参照セルを用いて構成される。またこの
発明において、オペアンプは好ましくは、それぞれのゲ
ートを信号入力端とする差動ＮＭＯＳトランジスタ対
と、この差動ＮＭＯＳトランジスタ対の共通ソースに接
続されてゲートに固定バイアス電圧が与えられる電流源
ＮＭＯＳトランジスタと、前記差動ＮＭＯＳトランジス
タ対のドレインと電源との間に設けられた負荷とを有す
るものとする。更にこの発明において好ましくは、電流
源負荷と電源端子の間にはセンスアンプを選択的に活性
化するために電源スイッチが設けられる。
【００１１】この発明に係る半導体記憶装置はまた、ビ
ット線とワード線が交差して配設され、その各交差部に
電流読出し型のメモリセルが配置されたメモリセルアレ
イと、このメモリセルアレイのビット線及びワード線を
選択するデコード回路と、前記メモリセルアレイの複数
のビット線を選択する選択ゲートと、この選択ゲートに
より選択された複数のビット線に読み出されるデータを
それぞれ検知増幅する複数のセンスアンプとを有し、前
記複数のセンスアンプはそれぞれ、一方の入力端子を選
択されたビット線に接続されるセンスノードとし、他方
の入力端子を前記複数のセンスアンプで共有される参照
ノードとした少なくとも１段のオペアンプと、各オペア
ンプ毎に前記センスノードと電源端子の間に設けられた
第１の電流源負荷と、前記参照ノードと電源端子の間に
設けられた第２の電流源負荷と、前記参照ノードに接続
されて前記センスノードに出力される二値データの電圧
の間にある参照電圧を発生する参照電圧発生回路とを備
えたことを特徴とする。
ット線とワード線が交差して配設され、その各交差部に
電流読出し型のメモリセルが配置されたメモリセルアレ
イと、このメモリセルアレイのビット線及びワード線を
選択するデコード回路と、前記メモリセルアレイの複数
のビット線を選択する選択ゲートと、この選択ゲートに
より選択された複数のビット線に読み出されるデータを
それぞれ検知増幅する複数のセンスアンプとを有し、前
記複数のセンスアンプはそれぞれ、一方の入力端子を選
択されたビット線に接続されるセンスノードとし、他方
の入力端子を前記複数のセンスアンプで共有される参照
ノードとした少なくとも１段のオペアンプと、各オペア
ンプ毎に前記センスノードと電源端子の間に設けられた
第１の電流源負荷と、前記参照ノードと電源端子の間に
設けられた第２の電流源負荷と、前記参照ノードに接続
されて前記センスノードに出力される二値データの電圧
の間にある参照電圧を発生する参照電圧発生回路とを備
えたことを特徴とする。
【００１２】この発明において、第１及び第２の電流源
負荷はそれぞれ、ソースが前記センスノード及び参照ノ
ードに接続され、ドレインが前記電源端子に接続され、
ゲートに電源電圧より低いバイアス電圧が印加されるＮ
ＭＯＳトランジスタにより構成される。第１及び第２の
電流源負荷はまた、それぞれ ゲートとドレインが前記
センスノード及び参照ノードに接続され、ソースが前記
電源端子に接続されたＰＭＯＳトランジスタにより構成
することもできる。またこの発明において、参照電圧発
生回路は好ましくは、選択されたメモリセルが二値デー
タの一方のときに前記第１の電流源負荷を介して流れる
ビット線電流より少ない電流が、前記第２の電流源負荷
を介して流れるように設定された少なくとも一つの参照
セルを用いて構成される。
負荷はそれぞれ、ソースが前記センスノード及び参照ノ
ードに接続され、ドレインが前記電源端子に接続され、
ゲートに電源電圧より低いバイアス電圧が印加されるＮ
ＭＯＳトランジスタにより構成される。第１及び第２の
電流源負荷はまた、それぞれ ゲートとドレインが前記
センスノード及び参照ノードに接続され、ソースが前記
電源端子に接続されたＰＭＯＳトランジスタにより構成
することもできる。またこの発明において、参照電圧発
生回路は好ましくは、選択されたメモリセルが二値デー
タの一方のときに前記第１の電流源負荷を介して流れる
ビット線電流より少ない電流が、前記第２の電流源負荷
を介して流れるように設定された少なくとも一つの参照
セルを用いて構成される。
【００１３】より具体的に、参照電圧発生回路は、前記
複数のセンスアンプにより同時に読み出されるメモリセ
ルの数より少ない数のメモリセルと同じ構造の参照セル
を用いて構成される。更に具体的には例えば、参照電圧
発生回路は、前記複数のセンスアンプにより同時に読み
出されるメモリセルの数をｎとして、ｎ／２以下の数の
メモリセルと同じ構造の参照セルを用いて構成される。
また、より一般的には、複数のセンスアンプにより同時
に読み出されるメモリセルの数をｎとして、第２の電流
源負荷は第１の電流源負荷と同じ構造をもってｍ個配置
することができ、ｍはｎに等しいかそれより小さい数と
することができる。この場合、参照電圧発生回路は、ｍ
／２以下の数のメモリセルと同じ構造の参照セルを用い
て構成することができる。更に好ましくは、前記第１及
び第２の電流源負荷と電源端子の間にそれぞれ電源スイ
ッチが設けられる。
複数のセンスアンプにより同時に読み出されるメモリセ
ルの数より少ない数のメモリセルと同じ構造の参照セル
を用いて構成される。更に具体的には例えば、参照電圧
発生回路は、前記複数のセンスアンプにより同時に読み
出されるメモリセルの数をｎとして、ｎ／２以下の数の
メモリセルと同じ構造の参照セルを用いて構成される。
また、より一般的には、複数のセンスアンプにより同時
に読み出されるメモリセルの数をｎとして、第２の電流
源負荷は第１の電流源負荷と同じ構造をもってｍ個配置
することができ、ｍはｎに等しいかそれより小さい数と
することができる。この場合、参照電圧発生回路は、ｍ
／２以下の数のメモリセルと同じ構造の参照セルを用い
て構成することができる。更に好ましくは、前記第１及
び第２の電流源負荷と電源端子の間にそれぞれ電源スイ
ッチが設けられる。
【００１４】この発明によると、従来のセンスアンプ回
路に用いられていたクランプ回路を除くことにより、従
来に比べて電源を低電圧化し、例えば２Ｖ電源とした場
合にも、電流源負荷トランジスタを５極管動作させ、且
つビット線の充電レベル約１Ｖを確保して、正常なデー
タ読み出し動作を可能とすることができる。また、同時
にデータ読出しを行う複数のセンスアンプを持つ場合
に、これら複数のセンスアンプの参照ノードは共通と
し、センスアンプ毎にセンスノードと参照ノードにはそ
れぞれ第１及び第２の電流源負荷を設ける。そして、参
照ノードにはセンスノードに出力される二値データの電
圧の間にある参照電圧を発生する参照電圧発生回路を複
数のセンスアンプに共有させて設けることにより、電源
を低電圧化した場合にも確実なデータ読み出し動作が可
能になる。
路に用いられていたクランプ回路を除くことにより、従
来に比べて電源を低電圧化し、例えば２Ｖ電源とした場
合にも、電流源負荷トランジスタを５極管動作させ、且
つビット線の充電レベル約１Ｖを確保して、正常なデー
タ読み出し動作を可能とすることができる。また、同時
にデータ読出しを行う複数のセンスアンプを持つ場合
に、これら複数のセンスアンプの参照ノードは共通と
し、センスアンプ毎にセンスノードと参照ノードにはそ
れぞれ第１及び第２の電流源負荷を設ける。そして、参
照ノードにはセンスノードに出力される二値データの電
圧の間にある参照電圧を発生する参照電圧発生回路を複
数のセンスアンプに共有させて設けることにより、電源
を低電圧化した場合にも確実なデータ読み出し動作が可
能になる。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１はこの発明の実施の形態１に係る
ＮＯＲ型ＥＥＰＲＭの構成を示し、図２はそのメモリセ
ルアレイ及びデータ読出し経路の具体構成を示す。メモ
リセルアレイ１１は、図２に示すように、浮遊ゲートと
制御ゲートを有するＭＯＳトランジスタ構造のメモリセ
ルＭＣを配列して構成される。メモリセルＭＣの制御ゲ
ートはワード線ＷＬにより駆動され、ドレインはビット
線ＢＬに接続され、ソースは共通ソース線ＶＳに接続さ
れる。
の実施の形態を説明する。 ［実施の形態１］図１はこの発明の実施の形態１に係る
ＮＯＲ型ＥＥＰＲＭの構成を示し、図２はそのメモリセ
ルアレイ及びデータ読出し経路の具体構成を示す。メモ
リセルアレイ１１は、図２に示すように、浮遊ゲートと
制御ゲートを有するＭＯＳトランジスタ構造のメモリセ
ルＭＣを配列して構成される。メモリセルＭＣの制御ゲ
ートはワード線ＷＬにより駆動され、ドレインはビット
線ＢＬに接続され、ソースは共通ソース線ＶＳに接続さ
れる。
【００１６】メモリセルＭＣは、例えば浮遊ゲートに電
子を注入したしきい値電圧の高い状態をデータ“０”と
し、浮遊ゲートの電子を放出したしきい値電圧の低い状
態をデータ“１”とする。即ち、ワード線ＷＬを例えば
５Ｖの読出し電圧で駆動したときに、“１”データのメ
モリセルはオンしてビット線ＢＬの電流を引き込み、
“０”データのメモリセルはオフのままで電流引き込み
を行わない。データの書込み及び消去には、周知の方法
が用いられるので、説明は省く。
子を注入したしきい値電圧の高い状態をデータ“０”と
し、浮遊ゲートの電子を放出したしきい値電圧の低い状
態をデータ“１”とする。即ち、ワード線ＷＬを例えば
５Ｖの読出し電圧で駆動したときに、“１”データのメ
モリセルはオンしてビット線ＢＬの電流を引き込み、
“０”データのメモリセルはオフのままで電流引き込み
を行わない。データの書込み及び消去には、周知の方法
が用いられるので、説明は省く。
【００１７】メモリセルアレイ１１のワード線選択を行
うのが、ロウデコーダ１６であり、ビット線選択を行う
のがカラムデコーダ１７及びこれにより制御されるカラ
ムゲート１２である。データ読み出し時、外部アドレス
はアドレスバッファ１５に入力され、内部アドレスのロ
ウアドレス及びカラムアドレスがそれぞれロウデコーダ
１６、カラムデコーダ１７に供給される。
うのが、ロウデコーダ１６であり、ビット線選択を行う
のがカラムデコーダ１７及びこれにより制御されるカラ
ムゲート１２である。データ読み出し時、外部アドレス
はアドレスバッファ１５に入力され、内部アドレスのロ
ウアドレス及びカラムアドレスがそれぞれロウデコーダ
１６、カラムデコーダ１７に供給される。
【００１８】制御回路１８は外部制御信号を受けて、動
作モードに応じた各種制御信号を発生する。ソース線駆
動回路１９は、制御回路１８からの制御信号により、動
作モードに応じてメモリセルアレイ１１の共通ソース線
ＶＳの電位を制御する。具体的にデータ読み出し時は、
ソース線駆動回路１９により共通ソース線ＶＳは接地電
位ＶSSに設定される。メモリセルアレイ１１から読み出
されるビット線データは、センスアンプ回路１３により
検知増幅され、データ入出力バッファ１４を介してＩ／
Ｏ端子に出力されることになる。
作モードに応じた各種制御信号を発生する。ソース線駆
動回路１９は、制御回路１８からの制御信号により、動
作モードに応じてメモリセルアレイ１１の共通ソース線
ＶＳの電位を制御する。具体的にデータ読み出し時は、
ソース線駆動回路１９により共通ソース線ＶＳは接地電
位ＶSSに設定される。メモリセルアレイ１１から読み出
されるビット線データは、センスアンプ回路１３により
検知増幅され、データ入出力バッファ１４を介してＩ／
Ｏ端子に出力されることになる。
【００１９】センスアンプ１３（１３0，１３1，…）
は、図２に示すように、Ｉ／Ｏ端子が１６本の場合であ
れば１６個配置され、例えば５１２本のビット線ＢＬか
らカラムゲート１２によって１６本のビット線ＢＬが同
時に並列に選択されるようになっている。カラムゲート
１２は、図２に示すように、カラムデコード信号Ｃ０〜
Ｃ３１により制御されるＮＭＯＳトランジスタＱＮ１１
により構成される。この実施の形態の場合、カラムゲー
ト１２の出力ノードがクランプ回路を介することなく、
直接センスアンプ１３のセンスノードＳＡ（ＳＡ０，Ｓ
Ａ１，…）に接続されている。
は、図２に示すように、Ｉ／Ｏ端子が１６本の場合であ
れば１６個配置され、例えば５１２本のビット線ＢＬか
らカラムゲート１２によって１６本のビット線ＢＬが同
時に並列に選択されるようになっている。カラムゲート
１２は、図２に示すように、カラムデコード信号Ｃ０〜
Ｃ３１により制御されるＮＭＯＳトランジスタＱＮ１１
により構成される。この実施の形態の場合、カラムゲー
ト１２の出力ノードがクランプ回路を介することなく、
直接センスアンプ１３のセンスノードＳＡ（ＳＡ０，Ｓ
Ａ１，…）に接続されている。
【００２０】センスノードＳＡは、電流源負荷であるＮ
ＭＯＳトランジスタＱＮ０１を介して電源ＶCCに接続さ
れている。ＮＭＯＳトランジスタＱＮ０１は好ましく
は、しきい値が略０Ｖのものとし、ソースがセンスノー
ドＳＡに、ドレインが電源端子ＶCCにそれぞれ接続さ
れ、ゲートにはＮＭＯＳトランジスタＱＮ０１が５極管
動作するような電源電圧より低いバイアス電圧ＢＩＡＳ
が与えられる。参照ノードＲＥＦはこの実施の形態の場
合、同時に選択される１６本のビット線ＢＬに対応する
１６個のセンスアンプ１３で共有される。各センスアン
プ１３は、それぞれのセンスノードＳＡと、全センスア
ンプ１３に共通に設けられた参照ノードＲＥＦの電位差
を比較検出するオペアンプＯＰを有する。
ＭＯＳトランジスタＱＮ０１を介して電源ＶCCに接続さ
れている。ＮＭＯＳトランジスタＱＮ０１は好ましく
は、しきい値が略０Ｖのものとし、ソースがセンスノー
ドＳＡに、ドレインが電源端子ＶCCにそれぞれ接続さ
れ、ゲートにはＮＭＯＳトランジスタＱＮ０１が５極管
動作するような電源電圧より低いバイアス電圧ＢＩＡＳ
が与えられる。参照ノードＲＥＦはこの実施の形態の場
合、同時に選択される１６本のビット線ＢＬに対応する
１６個のセンスアンプ１３で共有される。各センスアン
プ１３は、それぞれのセンスノードＳＡと、全センスア
ンプ１３に共通に設けられた参照ノードＲＥＦの電位差
を比較検出するオペアンプＯＰを有する。
【００２１】参照ノードＲＥＦと電源端子ＶCCとの間に
は、各センスアンプ１３毎に電流源負荷としてＮＭＯＳ
トランジスタＱＮ０２が設けられている。ＮＭＯＳトラ
ンジスタＱＮ０２は、センスノードＳＡ側のＮＭＯＳト
ランジスタＱＮ０１と同じ設計パラメータを持つものと
し、ソース参照ノードＲＥＦに、ドレインが電源端子に
接続され、ゲートにはバイアス電圧ＢＩＡＳが印加され
る。
は、各センスアンプ１３毎に電流源負荷としてＮＭＯＳ
トランジスタＱＮ０２が設けられている。ＮＭＯＳトラ
ンジスタＱＮ０２は、センスノードＳＡ側のＮＭＯＳト
ランジスタＱＮ０１と同じ設計パラメータを持つものと
し、ソース参照ノードＲＥＦに、ドレインが電源端子に
接続され、ゲートにはバイアス電圧ＢＩＡＳが印加され
る。
【００２２】参照ノードＲＥＦにはまた、１６個のセン
スアンプ１３に共通に用いられる参照電圧発生回路２１
が設けられている。参照電圧発生回路２１は、参照カラ
ムゲート２３としての複数個のＮＭＯＳトランジスタＱ
Ｎ１２と、参照セルＲＭＣを配列した参照セルアレイ２
２とを有する。具体的にＮＭＯＳトランジスタＱＮ１２
は、１６個のセンスアンプ１３に対して８個並列に設け
られ、それぞれに“１”データのメモリセルＭＣと同じ
“１”データ状態の、メモリセルＭＣと同じ構造の参照
セルＲＭＣが接続される。これらの参照セルＲＭＣは、
メモリセルアレイ１１のあるワード線ＷＬが選択される
ときに同時に選択される参照ワード線ＲＷＬにより共通
に駆動される。
スアンプ１３に共通に用いられる参照電圧発生回路２１
が設けられている。参照電圧発生回路２１は、参照カラ
ムゲート２３としての複数個のＮＭＯＳトランジスタＱ
Ｎ１２と、参照セルＲＭＣを配列した参照セルアレイ２
２とを有する。具体的にＮＭＯＳトランジスタＱＮ１２
は、１６個のセンスアンプ１３に対して８個並列に設け
られ、それぞれに“１”データのメモリセルＭＣと同じ
“１”データ状態の、メモリセルＭＣと同じ構造の参照
セルＲＭＣが接続される。これらの参照セルＲＭＣは、
メモリセルアレイ１１のあるワード線ＷＬが選択される
ときに同時に選択される参照ワード線ＲＷＬにより共通
に駆動される。
【００２３】オペアンプＯＰは、図３に示すように、カ
レントミラー電流源を構成するＰＭＯＳトランジスタＱ
Ｐ３１，ＱＰ３２と、これに接続されたドライバＮＭＯ
ＳトランジスタＱＮ３１，ＱＮ３２を備えて構成され
る。ドライバＮＭＯＳトランジスタＱＮ３１，ＱＮ３２
のゲートがそれぞれセンスノードＳＡ，参照ノードＲＥ
Ｆに接続される。ここで、ドライバＮＭＯＳトランジス
タＱＮ３１，ＱＮ３２は、しきい値電圧が略０Ｖの低し
きい値トランジスタであるとする。これにより、電源Ｖ
CCを２Ｖ或いはそれ以下とした場合にも、センスノード
ＳＡと参照ノードＲＥＦの間の１Ｖ程度の電圧振幅を比
較検知することができる。
レントミラー電流源を構成するＰＭＯＳトランジスタＱ
Ｐ３１，ＱＰ３２と、これに接続されたドライバＮＭＯ
ＳトランジスタＱＮ３１，ＱＮ３２を備えて構成され
る。ドライバＮＭＯＳトランジスタＱＮ３１，ＱＮ３２
のゲートがそれぞれセンスノードＳＡ，参照ノードＲＥ
Ｆに接続される。ここで、ドライバＮＭＯＳトランジス
タＱＮ３１，ＱＮ３２は、しきい値電圧が略０Ｖの低し
きい値トランジスタであるとする。これにより、電源Ｖ
CCを２Ｖ或いはそれ以下とした場合にも、センスノード
ＳＡと参照ノードＲＥＦの間の１Ｖ程度の電圧振幅を比
較検知することができる。
【００２４】ドライバＮＭＯＳトランジスタＱＮ３１，
ＱＮ３２のソースは共通に直列接続されたＮＭＯＳトラ
ンジスタＱＮ３３，ＱＮ３４を介して接地される。ＮＭ
ＯＳトランジスタＱＮ３３は、しきい値電圧が略０Ｖで
あり、そのゲートには固定のバイアス電圧ＢＩＡＳ１が
与えられる。ＮＭＯＳトランジスタＱＮ３４のゲートに
は、センスアンプ活性化信号ＡＣＴＩＶＥが与えられ
る。ＮＭＯＳトランジスタＱＮ３３のゲートに与えられ
るバイアス電圧ＢＩＡＳ１は、電源ＶCCを例えば２Ｖと
して、１〜１．５Ｖ程度の低い電圧とする。
ＱＮ３２のソースは共通に直列接続されたＮＭＯＳトラ
ンジスタＱＮ３３，ＱＮ３４を介して接地される。ＮＭ
ＯＳトランジスタＱＮ３３は、しきい値電圧が略０Ｖで
あり、そのゲートには固定のバイアス電圧ＢＩＡＳ１が
与えられる。ＮＭＯＳトランジスタＱＮ３４のゲートに
は、センスアンプ活性化信号ＡＣＴＩＶＥが与えられ
る。ＮＭＯＳトランジスタＱＮ３３のゲートに与えられ
るバイアス電圧ＢＩＡＳ１は、電源ＶCCを例えば２Ｖと
して、１〜１．５Ｖ程度の低い電圧とする。
【００２５】この実施の形態において、センスノードＳ
Ａでは、“１”データ（電流引き込み有り）のメモリセ
ルが選択されると、対応するセンスアンプ１３では負荷
ＮＭＯＳトランジスタＱＮ０１からビット線ＢＬを介し
てメモリセルに電流が流れる。“０”データ（電流引き
込みなし）のメモリセルが選択されると、そのメモリセ
ルには殆ど電流が流れない。従って、“１”データが読
み出されるビット線の電位上昇は小さく、“０”データ
が読み出されるビット線の電位上昇は大きい。一方参照
ノードＲＥＦ側では、１６個の負荷ＮＭＯＳトランジス
タＱＮ０２から、８個の参照セルＲＭＣに並列にセル電
流が流れる。従って、参照ノードＲＥＦ側の負荷ＮＭＯ
ＳトランジスタＱＮ０２から参照セルアレイ２２に供給
される電流は、“１”データのときにセンスノードＳＡ
側で負荷ＮＭＯＳトランジスタＱＮ０１からビット線Ｂ
Ｌに供給される電流より少なく、例えば約１／２とな
る。この結果、参照ノードＲＥＦには、センスノードＳ
Ａの“０”，“１”の出力電圧の間の参照電圧が得られ
ることになる。
Ａでは、“１”データ（電流引き込み有り）のメモリセ
ルが選択されると、対応するセンスアンプ１３では負荷
ＮＭＯＳトランジスタＱＮ０１からビット線ＢＬを介し
てメモリセルに電流が流れる。“０”データ（電流引き
込みなし）のメモリセルが選択されると、そのメモリセ
ルには殆ど電流が流れない。従って、“１”データが読
み出されるビット線の電位上昇は小さく、“０”データ
が読み出されるビット線の電位上昇は大きい。一方参照
ノードＲＥＦ側では、１６個の負荷ＮＭＯＳトランジス
タＱＮ０２から、８個の参照セルＲＭＣに並列にセル電
流が流れる。従って、参照ノードＲＥＦ側の負荷ＮＭＯ
ＳトランジスタＱＮ０２から参照セルアレイ２２に供給
される電流は、“１”データのときにセンスノードＳＡ
側で負荷ＮＭＯＳトランジスタＱＮ０１からビット線Ｂ
Ｌに供給される電流より少なく、例えば約１／２とな
る。この結果、参照ノードＲＥＦには、センスノードＳ
Ａの“０”，“１”の出力電圧の間の参照電圧が得られ
ることになる。
【００２６】上では、同時に選択され読み出されるビッ
ト線が１６本の場合について説明した。より一般的に、
同時に選択されるビット線ＢＬがｎ本とした場合、ｎ個
のセンスアンプに対して、参照ノード側ＲＥＦには各セ
ンスアンプ毎にｎ個の電流源負荷トランジスタが設けら
れ、参照セルアレイ２２としては、ｎ／２個の参照セル
ＲＭＣが用いられる。これにより、“１”データが読み
出されるビット線電流に対して、参照セルアレイ側で流
れる電流を約１／２として、参照ノードＲＥＦには、セ
ンスノードＳＡの“０”，“１”の出力電圧の間の参照
電圧が得られることになる。また、参照セルの数は厳密
にｎ／２であることは必須ではなく、約ｎ／２であれば
よい。
ト線が１６本の場合について説明した。より一般的に、
同時に選択されるビット線ＢＬがｎ本とした場合、ｎ個
のセンスアンプに対して、参照ノード側ＲＥＦには各セ
ンスアンプ毎にｎ個の電流源負荷トランジスタが設けら
れ、参照セルアレイ２２としては、ｎ／２個の参照セル
ＲＭＣが用いられる。これにより、“１”データが読み
出されるビット線電流に対して、参照セルアレイ側で流
れる電流を約１／２として、参照ノードＲＥＦには、セ
ンスノードＳＡの“０”，“１”の出力電圧の間の参照
電圧が得られることになる。また、参照セルの数は厳密
にｎ／２であることは必須ではなく、約ｎ／２であれば
よい。
【００２７】この実施の形態によると、メモリセルアレ
イ１１のカラムゲート１２により選択されたビット線Ｂ
Ｌは、クランプ回路を介することなく、直接センスアン
プ１３のセンスノードＳＡに接続される。このとき、電
源ＶCCを２Ｖとし、負荷ＮＭＯＳトランジスタＱＮ０１
のしきい値電圧を略０Ｖとし、バイアス電圧ＢＩＡＳを
１Ｖとして、負荷ＮＰＭＯＳトランジスタＱＮ０１を５
極管動作させ、ビット線ＢＬの充電レベル１Ｖを得るこ
とができる。即ち負荷ＮＭＯＳトランジスタＱＮ０１は
電流源負荷として正常に機能し、また十分なビット線充
電レベルが得られて、正常なデータ読み出し動作が可能
になる。更に実施の形態の場合、電源電圧ＶCCを１．５
Ｖ程度まで低電圧化しても、バイアス電圧ＢＩＡＳを１
Ｖとして、ビット線ＢＬの充電レベル１Ｖが得られ、正
常動作が可能である。
イ１１のカラムゲート１２により選択されたビット線Ｂ
Ｌは、クランプ回路を介することなく、直接センスアン
プ１３のセンスノードＳＡに接続される。このとき、電
源ＶCCを２Ｖとし、負荷ＮＭＯＳトランジスタＱＮ０１
のしきい値電圧を略０Ｖとし、バイアス電圧ＢＩＡＳを
１Ｖとして、負荷ＮＰＭＯＳトランジスタＱＮ０１を５
極管動作させ、ビット線ＢＬの充電レベル１Ｖを得るこ
とができる。即ち負荷ＮＭＯＳトランジスタＱＮ０１は
電流源負荷として正常に機能し、また十分なビット線充
電レベルが得られて、正常なデータ読み出し動作が可能
になる。更に実施の形態の場合、電源電圧ＶCCを１．５
Ｖ程度まで低電圧化しても、バイアス電圧ＢＩＡＳを１
Ｖとして、ビット線ＢＬの充電レベル１Ｖが得られ、正
常動作が可能である。
【００２８】またこの実施の形態において、センスアン
プ１３の参照ノードＲＥＦ側の参照電圧発生回路２１で
は、負荷ＮＭＯＳトランジスタＱＮ０２を各センスアン
プ回路１３毎に設け（従って、その数は、センスノード
ＳＡ側の負荷ＮＭＯＳトランジスタＱＮ０１と同数と
し）、参照セルＲＭＣの数は負荷の半分としている。こ
れにより、“０”，“１”データにおけるセンスノード
ＳＡの電圧の間の参照電圧を発生させることができ、
“０”，“１”データのセンスマージンを等しくするこ
とができる。
プ１３の参照ノードＲＥＦ側の参照電圧発生回路２１で
は、負荷ＮＭＯＳトランジスタＱＮ０２を各センスアン
プ回路１３毎に設け（従って、その数は、センスノード
ＳＡ側の負荷ＮＭＯＳトランジスタＱＮ０１と同数と
し）、参照セルＲＭＣの数は負荷の半分としている。こ
れにより、“０”，“１”データにおけるセンスノード
ＳＡの電圧の間の参照電圧を発生させることができ、
“０”，“１”データのセンスマージンを等しくするこ
とができる。
【００２９】またこの実施の形態のオペアンプは、図３
に示すように低しきい値トランジスタＱＮ３１，ＱＮ３
２をドライバとして用いることにより、電源の低電圧化
に対応できる。また、ドライバトランジスタＱＮ３１，
ＱＮ３２の共通ソースに接続される電流源には、やはり
低しきい値のＮＭＯＳトランジスタＱＮ３３を用いて、
これを低いバイアス電圧ＢＩＡＳ１で駆動している。こ
れにより、オペアンプの動作電流はほぼ一定に保たれ
る。従ってセンスアンプ動作時間の電源電圧依存性は小
さいものとすることができる。また、オペアンプを活性
化信号ＡＣＴＩＶＥにより選択的に活性化することよ
り、動作電流を必要最小限に抑えることが可能になる。
に示すように低しきい値トランジスタＱＮ３１，ＱＮ３
２をドライバとして用いることにより、電源の低電圧化
に対応できる。また、ドライバトランジスタＱＮ３１，
ＱＮ３２の共通ソースに接続される電流源には、やはり
低しきい値のＮＭＯＳトランジスタＱＮ３３を用いて、
これを低いバイアス電圧ＢＩＡＳ１で駆動している。こ
れにより、オペアンプの動作電流はほぼ一定に保たれ
る。従ってセンスアンプ動作時間の電源電圧依存性は小
さいものとすることができる。また、オペアンプを活性
化信号ＡＣＴＩＶＥにより選択的に活性化することよ
り、動作電流を必要最小限に抑えることが可能になる。
【００３０】［実施の形態２］図４は、先の実施の形態
１でのセンスアンプ１３のオペアンプＯＰの部分を、２
段のオペアンプＯＰ１，ＯＰ２により構成した実施の形
態である。その他、先の実施の形態と同じである。従来
のセンスアンプは、クランプ回路と電流源負荷の部分が
初段増幅器となっているが、この発明ではクランプ回路
を省略している。そこでこの実施の形態では、２段のオ
ペアンプＯＰ１，ＯＰ２を用いることにより、従来と同
程度の増幅率を確保するようにしている。
１でのセンスアンプ１３のオペアンプＯＰの部分を、２
段のオペアンプＯＰ１，ＯＰ２により構成した実施の形
態である。その他、先の実施の形態と同じである。従来
のセンスアンプは、クランプ回路と電流源負荷の部分が
初段増幅器となっているが、この発明ではクランプ回路
を省略している。そこでこの実施の形態では、２段のオ
ペアンプＯＰ１，ＯＰ２を用いることにより、従来と同
程度の増幅率を確保するようにしている。
【００３１】図５は、図４における２段のオペアンプＯ
Ｐ１，ＯＰ２の具体的な構成を示している。初段オペア
ンプＯＰ１は、図３に示したものと同じ構成である。２
段目オペアンプＯＰ２は、初段オペアンプＯＰ１の二つ
の出力ノードが入るドライバＰＭＯＳトランジスタＱＰ
５１，ＱＰ５２と、これらに接続されたカレントミラー
型負荷を構成するＮＭＯＳトランジスタＱＮ５１，ＱＮ
５２を有する。ＮＭＯＳトランジスタＱＮ５１，ＱＮ５
２の共通ソースは、活性化ＮＭＯＳトランジスタＱＮ５
３を介して接地される。
Ｐ１，ＯＰ２の具体的な構成を示している。初段オペア
ンプＯＰ１は、図３に示したものと同じ構成である。２
段目オペアンプＯＰ２は、初段オペアンプＯＰ１の二つ
の出力ノードが入るドライバＰＭＯＳトランジスタＱＰ
５１，ＱＰ５２と、これらに接続されたカレントミラー
型負荷を構成するＮＭＯＳトランジスタＱＮ５１，ＱＮ
５２を有する。ＮＭＯＳトランジスタＱＮ５１，ＱＮ５
２の共通ソースは、活性化ＮＭＯＳトランジスタＱＮ５
３を介して接地される。
【００３２】この実施の形態によると、クランプ回路を
用いないにも拘わらず、従来と同様の大きな増幅率を持
つセンスアンプが得られる。また先の実施の形態と同様
に、２Ｖ程度まで電源を低電圧化しても正常なデータセ
ンス動作が可能になる。また、初段オペアンプは実施の
形態１と同様であり、センスアンプ動作時間の電源電圧
依存性は小さく、動作電流も必要最小限に抑えられる。
用いないにも拘わらず、従来と同様の大きな増幅率を持
つセンスアンプが得られる。また先の実施の形態と同様
に、２Ｖ程度まで電源を低電圧化しても正常なデータセ
ンス動作が可能になる。また、初段オペアンプは実施の
形態１と同様であり、センスアンプ動作時間の電源電圧
依存性は小さく、動作電流も必要最小限に抑えられる。
【００３３】［実施の形態３］図６は、実施の形態３の
センスアンプ１３の構成の構成を示している。図２の実
施の形態１の回路と異なる点は、センスアンプ１３のセ
ンスノードＳＡ及び参照ノードＲＥＦと電源端子の間に
設けられる電流源負荷として、ＰＭＯＳトランジスタＱ
Ｐ１１，ＱＰ１２を用いていることである。ＰＭＯＳト
ランジスタＱＰ１１，ＱＰ１２はエンハンスメント型と
する。ＰＭＯＳトランジスタＱＰ６１，ＱＰ６２はソー
スが電源ＶCCに接続され、ドレインとゲートが共通にセ
ンスノードＳＡ及び参照ノードＲＥＦに接続されてい
る。参照電圧発生回路２１の構成は、先の実施の形態１
と同様である。オペアンプＯＰには、図３の構成のもの
を用いることが好ましい。
センスアンプ１３の構成の構成を示している。図２の実
施の形態１の回路と異なる点は、センスアンプ１３のセ
ンスノードＳＡ及び参照ノードＲＥＦと電源端子の間に
設けられる電流源負荷として、ＰＭＯＳトランジスタＱ
Ｐ１１，ＱＰ１２を用いていることである。ＰＭＯＳト
ランジスタＱＰ１１，ＱＰ１２はエンハンスメント型と
する。ＰＭＯＳトランジスタＱＰ６１，ＱＰ６２はソー
スが電源ＶCCに接続され、ドレインとゲートが共通にセ
ンスノードＳＡ及び参照ノードＲＥＦに接続されてい
る。参照電圧発生回路２１の構成は、先の実施の形態１
と同様である。オペアンプＯＰには、図３の構成のもの
を用いることが好ましい。
【００３４】この実施の形態のセンスアンプの場合、負
荷ＰＭＯＳトランジスタＱＰ１１のしきい値電圧をＶth
pを例えば、｜Ｖthp｜＝１Ｖとして、電源電圧を２Ｖと
したとき、負荷ＰＭＯＳトランジスタＱＰ１１のソース
・ドレイン間電圧は１Ｖで且つ、ビット線ＢＬの充電レ
ベル１Ｖが得られる。従って電源を従来より低電圧化し
て、正常なデータセンス動作が可能になる。また、オペ
アンプＯＰに図３の構成のものを用いると、センスアン
プ動作時間の電源電圧依存性は小さく、動作電流も必要
最小限に抑えられる。なおこの実施の形態において、実
施の形態２と同様に、オペアンプを２段構成とすること
も有効である。
荷ＰＭＯＳトランジスタＱＰ１１のしきい値電圧をＶth
pを例えば、｜Ｖthp｜＝１Ｖとして、電源電圧を２Ｖと
したとき、負荷ＰＭＯＳトランジスタＱＰ１１のソース
・ドレイン間電圧は１Ｖで且つ、ビット線ＢＬの充電レ
ベル１Ｖが得られる。従って電源を従来より低電圧化し
て、正常なデータセンス動作が可能になる。また、オペ
アンプＯＰに図３の構成のものを用いると、センスアン
プ動作時間の電源電圧依存性は小さく、動作電流も必要
最小限に抑えられる。なおこの実施の形態において、実
施の形態２と同様に、オペアンプを２段構成とすること
も有効である。
【００３５】［実施の形態４］以上の各実施の形態で説
明したセンスアンプは、実際の適用においては、電源側
に更に活性化用の電源スイッチを挿入して用いられる。
具体的に、図２の実施の形態のセンスアンプ１３につい
て、電源スイッチを挿入した実施の形態を図７に示す。
図８は、この実施の形態でバイアス電圧ＢＩＡＳを発生
させるバイアス回路８１の構成を示している。
明したセンスアンプは、実際の適用においては、電源側
に更に活性化用の電源スイッチを挿入して用いられる。
具体的に、図２の実施の形態のセンスアンプ１３につい
て、電源スイッチを挿入した実施の形態を図７に示す。
図８は、この実施の形態でバイアス電圧ＢＩＡＳを発生
させるバイアス回路８１の構成を示している。
【００３６】図７に示すように、センスアンプ１３の電
流源負荷ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２と電
源ＶCCの間に電源スイッチとしてＰＭＯＳトランジスタ
ＱＰ７１，ＱＰ７２が挿入されている。これらのＰＭＯ
ＳトランジスタＱＰ７１，ＱＰ７２のゲートは、活性化
信号ＡＣＴＩＶＥの反転信号ＡＣＴＩＶＥＢにより制御
される。またセンスノードＳＡ及び参照ノードＲＥＦに
はそれぞれリセット用のＮＭＯＳトランジスタＱＮ７
３，ＱＮ７４が設けられている。これらのリセット用Ｎ
ＭＯＳトランジスタＱＮ７３，ＱＮ７４のゲートも活性
化信号ＡＣＴＩＶＥの反転信号ＡＣＴＩＶＥＢにより制
御される。
流源負荷ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２と電
源ＶCCの間に電源スイッチとしてＰＭＯＳトランジスタ
ＱＰ７１，ＱＰ７２が挿入されている。これらのＰＭＯ
ＳトランジスタＱＰ７１，ＱＰ７２のゲートは、活性化
信号ＡＣＴＩＶＥの反転信号ＡＣＴＩＶＥＢにより制御
される。またセンスノードＳＡ及び参照ノードＲＥＦに
はそれぞれリセット用のＮＭＯＳトランジスタＱＮ７
３，ＱＮ７４が設けられている。これらのリセット用Ｎ
ＭＯＳトランジスタＱＮ７３，ＱＮ７４のゲートも活性
化信号ＡＣＴＩＶＥの反転信号ＡＣＴＩＶＥＢにより制
御される。
【００３７】バイアス電圧ＢＩＡＳを発生するバイアス
回路８１は、図８に示すように、電源ＶCCと接地ＶSS間
に直列接続されたＰＭＯＳトランジスタＱＰ６１，ＱＰ
６３及びＮＭＯＳトランジスタＱＮ６３と、同じく電源
ＶCCと接地ＶSS間に直列接続されたＰＭＯＳトランジス
タＱＰ６２，ＱＰ６４、及びＮＭＯＳトランジスタＱＮ
６４，ＱＮ６５を有する。ＰＭＯＳトランジスタＱＰ６
３とＱＰ６４の対は、ソースがそれぞれ活性化用ＰＭＯ
ＳトランジスタＱＰ６１，負荷ＰＭＯＳトランジスタＱ
Ｐ６２を介して電源ＶCCに接続され、ゲートが共通接続
され、且つそのゲートがＰＭＯＳトランジスタＱＰ６３
のドレインに接続されて、カレントミラー回路８１０を
構成している。
回路８１は、図８に示すように、電源ＶCCと接地ＶSS間
に直列接続されたＰＭＯＳトランジスタＱＰ６１，ＱＰ
６３及びＮＭＯＳトランジスタＱＮ６３と、同じく電源
ＶCCと接地ＶSS間に直列接続されたＰＭＯＳトランジス
タＱＰ６２，ＱＰ６４、及びＮＭＯＳトランジスタＱＮ
６４，ＱＮ６５を有する。ＰＭＯＳトランジスタＱＰ６
３とＱＰ６４の対は、ソースがそれぞれ活性化用ＰＭＯ
ＳトランジスタＱＰ６１，負荷ＰＭＯＳトランジスタＱ
Ｐ６２を介して電源ＶCCに接続され、ゲートが共通接続
され、且つそのゲートがＰＭＯＳトランジスタＱＰ６３
のドレインに接続されて、カレントミラー回路８１０を
構成している。
【００３８】ＮＭＯＳトランジスタＱＮ６３とＱＮ６４
の対もカレントミラー回路８１２を構成している。即
ち、ＮＭＯＳトランジスタＱＮ６３，ＱＮ６４のドレイ
ンはそれぞれＰＭＯＳトランジスタＱＰ６３，ＱＰ６４
のソースに接続され、ゲートが共通接続され、そのゲー
トがＮＭＯＳトランジスタＱＮ６４のドレインに接続さ
れている。ＮＭＯＳトランジスタＱＮ６３のソースは接
地ＶSSに接続され、ＮＭＯＳトランジスタＱＮ６３のソ
ースは活性化用ＮＭＯＳトランジスタＱＮ６５を介して
接地ＶSSに接続される。ＮＭＯＳトランジスタＱＮ６３
には並列にリセット用ＮＭＯＳトランジスタＱＮ６６が
設けられている。
の対もカレントミラー回路８１２を構成している。即
ち、ＮＭＯＳトランジスタＱＮ６３，ＱＮ６４のドレイ
ンはそれぞれＰＭＯＳトランジスタＱＰ６３，ＱＰ６４
のソースに接続され、ゲートが共通接続され、そのゲー
トがＮＭＯＳトランジスタＱＮ６４のドレインに接続さ
れている。ＮＭＯＳトランジスタＱＮ６３のソースは接
地ＶSSに接続され、ＮＭＯＳトランジスタＱＮ６３のソ
ースは活性化用ＮＭＯＳトランジスタＱＮ６５を介して
接地ＶSSに接続される。ＮＭＯＳトランジスタＱＮ６３
には並列にリセット用ＮＭＯＳトランジスタＱＮ６６が
設けられている。
【００３９】ＰＭＯＳトランジスタＱＰ６１は、活性化
信号ＡＣＴＩＶＥをインバータＩ６１で反転した信号Ａ
ＣＴＩＶＥＢにより駆動され、ＮＭＯＳトランジスタＱ
Ｎ６５は活性化信号ＡＣＴＩＶＥにより駆動される。ま
た、ＮＭＯＳトランジスタＱＮ６３には並列に接続され
たＮＭＯＳトランジスタＱＮ６５は、インバータＩ６１
の出力により駆動される。ここで、ＮＭＯＳトランジス
タＱＮ６３は、しきい値が略０Ｖであり、その他のＮＭ
ＯＳトランジスタＱＮ６５，ＱＮ６６は正のしきい値電
圧Ｖthnを持つエンハンスメント型とする。ＰＭＯＳト
ランジスタＱＰ６１〜ＱＰ６４は全てエンハンスメント
型である。
信号ＡＣＴＩＶＥをインバータＩ６１で反転した信号Ａ
ＣＴＩＶＥＢにより駆動され、ＮＭＯＳトランジスタＱ
Ｎ６５は活性化信号ＡＣＴＩＶＥにより駆動される。ま
た、ＮＭＯＳトランジスタＱＮ６３には並列に接続され
たＮＭＯＳトランジスタＱＮ６５は、インバータＩ６１
の出力により駆動される。ここで、ＮＭＯＳトランジス
タＱＮ６３は、しきい値が略０Ｖであり、その他のＮＭ
ＯＳトランジスタＱＮ６５，ＱＮ６６は正のしきい値電
圧Ｖthnを持つエンハンスメント型とする。ＰＭＯＳト
ランジスタＱＰ６１〜ＱＰ６４は全てエンハンスメント
型である。
【００４０】例えば、電源ＶCCが２Ｖとして、図８のバ
イアス回路８１の動作を説明すると、次のようになる。
活性化信号ＡＣＴＩＶＥが“Ｌ”の間、ＰＭＯＳトラン
ジスタＱＰ６１がオフ、ＮＭＯＳトランジスタＱＮ６５
がオフ、ＮＭＯＳトランジスタＱＮ６６がオンである。
このとき、ＮＭＯＳトランジスタＱＮ６３のドレインノ
ードＮ１は接地され、ＰＭＯＳトランジスタＱＰ６４が
オンして、ＮＭＯＳトランジスタＱＮ６４のドレインノ
ードＮ２は電源電圧ＶCCになる。これがバイアス電圧Ｂ
ＩＡＳ＝ＶCCのリセット状態である。
イアス回路８１の動作を説明すると、次のようになる。
活性化信号ＡＣＴＩＶＥが“Ｌ”の間、ＰＭＯＳトラン
ジスタＱＰ６１がオフ、ＮＭＯＳトランジスタＱＮ６５
がオフ、ＮＭＯＳトランジスタＱＮ６６がオンである。
このとき、ＮＭＯＳトランジスタＱＮ６３のドレインノ
ードＮ１は接地され、ＰＭＯＳトランジスタＱＰ６４が
オンして、ＮＭＯＳトランジスタＱＮ６４のドレインノ
ードＮ２は電源電圧ＶCCになる。これがバイアス電圧Ｂ
ＩＡＳ＝ＶCCのリセット状態である。
【００４１】活性化信号ＡＣＴＩＶＥが“Ｈ”になる
と、ＰＭＯＳトランジスタＱＰ６１がオン、ＮＭＯＳト
ランジスタＱＮ６５がオン、ＮＭＯＳトランジスタＱＮ
６６がオフになり、バイアス回路８１が活性になる。即
ち、ＮＭＯＳトランジスタＱＮ６４，ＱＮ６３の二つの
電流経路に、ＰＭＯＳトランジスタＱＰ６３，ＱＰ６４
により同じ電流が流れ、バイアス電圧ＢＩＡＳが低下す
る。このとき、ＮＭＯＳトランジスタＱＮ６４のしきい
値電圧を１Ｖとして、バイアス電圧ＢＩＡＳは約１Ｖと
なる。もし、ＮＭＯＳトランジスタＱＮ６３のしきい値
電圧がＮＭＯＳトランジスタＱＮ６４と同じであるとす
ると、ノードＮ１がノードＮ２と同程度まで電位上昇し
て、ＰＭＯＳトランジスタＱＰ６３，ＱＰ６４による供
給電流が十分に得られなくなるおそれがある。しかしこ
の実施の形態の場合、ＮＭＯＳトランジスタＱＮ６３は
しきい値電圧を略０Ｖとしているから、ノードＮ２によ
り制御されて十分にオンの状態を保ち、ノードＮ１はノ
ードＮ２に比べて低い正電圧に保持されてバイアス回路
が安定化する。
と、ＰＭＯＳトランジスタＱＰ６１がオン、ＮＭＯＳト
ランジスタＱＮ６５がオン、ＮＭＯＳトランジスタＱＮ
６６がオフになり、バイアス回路８１が活性になる。即
ち、ＮＭＯＳトランジスタＱＮ６４，ＱＮ６３の二つの
電流経路に、ＰＭＯＳトランジスタＱＰ６３，ＱＰ６４
により同じ電流が流れ、バイアス電圧ＢＩＡＳが低下す
る。このとき、ＮＭＯＳトランジスタＱＮ６４のしきい
値電圧を１Ｖとして、バイアス電圧ＢＩＡＳは約１Ｖと
なる。もし、ＮＭＯＳトランジスタＱＮ６３のしきい値
電圧がＮＭＯＳトランジスタＱＮ６４と同じであるとす
ると、ノードＮ１がノードＮ２と同程度まで電位上昇し
て、ＰＭＯＳトランジスタＱＰ６３，ＱＰ６４による供
給電流が十分に得られなくなるおそれがある。しかしこ
の実施の形態の場合、ＮＭＯＳトランジスタＱＮ６３は
しきい値電圧を略０Ｖとしているから、ノードＮ２によ
り制御されて十分にオンの状態を保ち、ノードＮ１はノ
ードＮ２に比べて低い正電圧に保持されてバイアス回路
が安定化する。
【００４２】図９は、この実施の形態のセンスアンプを
用いた場合のデータ読み出し動作のタイミング図であ
る。アドレスが遷移すると（時刻ｔ１）、図１における
制御回路１８に含まれるアドレス遷移検出回路がこれを
検知してアドレス遷移検出出力ＡＴＤを出す。この出力
ＡＴＤを受けて、ワード線ＷＬ、参照ワード線ＲＷＬが
立ち上がり、更にカラムデコード出力Ｃ、参照カラム信
号ＲＣにより選択されたカラムゲート１２及び参照カラ
ムゲート２３がオンする。これにより、選択されたビッ
ト線ＢＬがセンスノードＳＡに接続され、参照セルＲＭ
Ｃが参照ノードＲＥＦに接続される。その後、アドレス
遷移出力ＡＴＤから一定時間、例えばτだけ遅れて活性
化信号ＡＣＴＶＡＴＥが発生され（時刻ｔ２）、電源ス
イッチトランジスタＱＰ１１，ＱＰ１２がオンする。な
おＡＣＴＩＶＡＴＥ＝“Ｌ”の非活性の間は、ＰＭＯＳ
トランジスタＱＰ７１，ＱＰ７２がオフ、ＮＭＯＳトラ
ンジスタＱＮ７１，ＱＮ７２がオンであり、センスノー
ドＳＡ及び参照ノードＲＥＦは接地レベルＶSSにリセッ
トされている。
用いた場合のデータ読み出し動作のタイミング図であ
る。アドレスが遷移すると（時刻ｔ１）、図１における
制御回路１８に含まれるアドレス遷移検出回路がこれを
検知してアドレス遷移検出出力ＡＴＤを出す。この出力
ＡＴＤを受けて、ワード線ＷＬ、参照ワード線ＲＷＬが
立ち上がり、更にカラムデコード出力Ｃ、参照カラム信
号ＲＣにより選択されたカラムゲート１２及び参照カラ
ムゲート２３がオンする。これにより、選択されたビッ
ト線ＢＬがセンスノードＳＡに接続され、参照セルＲＭ
Ｃが参照ノードＲＥＦに接続される。その後、アドレス
遷移出力ＡＴＤから一定時間、例えばτだけ遅れて活性
化信号ＡＣＴＶＡＴＥが発生され（時刻ｔ２）、電源ス
イッチトランジスタＱＰ１１，ＱＰ１２がオンする。な
おＡＣＴＩＶＡＴＥ＝“Ｌ”の非活性の間は、ＰＭＯＳ
トランジスタＱＰ７１，ＱＰ７２がオフ、ＮＭＯＳトラ
ンジスタＱＮ７１，ＱＮ７２がオンであり、センスノー
ドＳＡ及び参照ノードＲＥＦは接地レベルＶSSにリセッ
トされている。
【００４３】そして、活性化信号ＡＣＴＩＶＥの立ち上
がりにより、バイアス電圧ＢＩＡＳは、約１Ｖの規定電
圧になる。このバイアス電圧ＢＩＡＳにより駆動される
負荷ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２を介し
て、選択されたメモリセルのデータ“１”，“０”に応
じてビット線ＢＬが充電される。データ“１”のセンス
ノードＳＡは電流引き込みにより電位上昇が殆どなく、
データが“０”のときは電流引き込みがないため電位上
昇が大きい。参照ノードＲＥＦでは前述のように、
“１”データのときのセンスノードＳＡの電圧変化の約
１／２の電圧変化を示す。“０”データのとき、センス
ノードＳＡと参照ノードＲＥＦの電圧差が一定レベルに
達すると（時刻ｔ３）、センスアンプ１３はセンス出力
ＳＡＯＵＴ＝“Ｈ”を出す。センスアンプ出力ＳＡＯＵ
Ｔに少し遅れて、Ｉ／Ｏ端子にデータ出力ＤＯＵＴが得
られる。
がりにより、バイアス電圧ＢＩＡＳは、約１Ｖの規定電
圧になる。このバイアス電圧ＢＩＡＳにより駆動される
負荷ＮＭＯＳトランジスタＱＮ０１，ＱＮ０２を介し
て、選択されたメモリセルのデータ“１”，“０”に応
じてビット線ＢＬが充電される。データ“１”のセンス
ノードＳＡは電流引き込みにより電位上昇が殆どなく、
データが“０”のときは電流引き込みがないため電位上
昇が大きい。参照ノードＲＥＦでは前述のように、
“１”データのときのセンスノードＳＡの電圧変化の約
１／２の電圧変化を示す。“０”データのとき、センス
ノードＳＡと参照ノードＲＥＦの電圧差が一定レベルに
達すると（時刻ｔ３）、センスアンプ１３はセンス出力
ＳＡＯＵＴ＝“Ｈ”を出す。センスアンプ出力ＳＡＯＵ
Ｔに少し遅れて、Ｉ／Ｏ端子にデータ出力ＤＯＵＴが得
られる。
【００４４】この実施の形態によると、センスアンプの
電流源負荷としてしきい値が０ＶのＮＭＯＳトランジス
タを用いることにより、電源電圧を更に低く、２Ｖ以下
にまで低電圧化することができる。また、電流源負荷と
電源との間に電源スイッチを設けて、センス動作時以外
はセンスアンプを非活性に保つことにより、無用な消費
電力を抑えることができる。なお、図４、図６の実施の
形態についても同様に、電流源負荷と電源端子の間に電
源スイッチを設けることができる。
電流源負荷としてしきい値が０ＶのＮＭＯＳトランジス
タを用いることにより、電源電圧を更に低く、２Ｖ以下
にまで低電圧化することができる。また、電流源負荷と
電源との間に電源スイッチを設けて、センス動作時以外
はセンスアンプを非活性に保つことにより、無用な消費
電力を抑えることができる。なお、図４、図６の実施の
形態についても同様に、電流源負荷と電源端子の間に電
源スイッチを設けることができる。
【００４５】この発明は上記実施の形態に限られない。
例えば実施の形態では、ＮＯＲ型ＥＥＰＲＯＭを説明し
たが、ＮＡＮＤ型やＤＩＮＯＲ型ＥＥＰＲＯＭにも同様
のこの発明を適用することができる。また、電気的換え
換えを行わない不揮発性半導体メモリであるＥＰＲＯ
Ｍ，ＰＲＯＭ，マスクＲＯＭ等、電流引き込みの有無に
よりデータ読出しを行うメモリセルを用いた他の半導体
メモリにも同様にこの発明を適用することができる。
例えば実施の形態では、ＮＯＲ型ＥＥＰＲＯＭを説明し
たが、ＮＡＮＤ型やＤＩＮＯＲ型ＥＥＰＲＯＭにも同様
のこの発明を適用することができる。また、電気的換え
換えを行わない不揮発性半導体メモリであるＥＰＲＯ
Ｍ，ＰＲＯＭ，マスクＲＯＭ等、電流引き込みの有無に
よりデータ読出しを行うメモリセルを用いた他の半導体
メモリにも同様にこの発明を適用することができる。
【００４６】
【発明の効果】以上述べたようにこの発明によれば、電
流引き込み型のメモリセルを持つ半導体記憶装置のセン
スアンプをオペアンプを用いて構成するに当たって、ク
ランプ回路を除き、電源を低電圧化した場合にも十分な
ビット線充電レベルを得ることを可能としたセンスアン
プを提供することができる。
流引き込み型のメモリセルを持つ半導体記憶装置のセン
スアンプをオペアンプを用いて構成するに当たって、ク
ランプ回路を除き、電源を低電圧化した場合にも十分な
ビット線充電レベルを得ることを可能としたセンスアン
プを提供することができる。
【図１】この発明の実施の形態１のＥＥＰＲＯＭの構成
を示す図である。
を示す図である。
【図２】同実施の形態１のメモリセルアレイ及びセンス
アンプ回路部の構成を示す図である。
アンプ回路部の構成を示す図である。
【図３】同実施の形態１のオペアンプの構成を示す図で
ある。
ある。
【図４】この発明の実施の形態２のセンスアンプの構成
を示す図である。
を示す図である。
【図５】同実施の形態２のオペアンプ部の構成を示す図
である。
である。
【図６】この発明の実施の形態３のセンスアンプの構成
を示す図である。
を示す図である。
【図７】この発明の実施の形態４のセンスアンプの構成
を示す図である。
を示す図である。
【図８】同実施の形態４に用いられるバイアス回路の構
成を示す図である。
成を示す図である。
【図９】同実施の形態４のセンスアンプによるデータ読
み出し動作を説明するためのタイミング図である。
み出し動作を説明するためのタイミング図である。
【図１０】従来のセンスアンプの構成例を示す図であ
る。
る。
【図１１】従来のセンスアンプの他の構成例を示す図で
ある。
ある。
１１…メモリセルアレイ、１２…カラムゲート、１３…
センスアンプ、１４…入出力バッファ、１５…アドレス
バッファ、１６…ロウデコーダ、１７…カラムデコー
ダ、１８…制御回路、１９…ソース線駆動回路、ＯＰ…
オペアンプ、ＱＮ０１，ＱＮ０２…電流源負荷ＮＭＯＳ
トランジスタ、ＳＡ…センスノード、ＲＥＦ…参照ノー
ド、２１…参照電圧発生回路、２２…参照セルアレイ、
２３…参照カラムゲート、ＱＰ６１，ＱＰ６２…電流源
ＮＭＯＳトランジスタ。
センスアンプ、１４…入出力バッファ、１５…アドレス
バッファ、１６…ロウデコーダ、１７…カラムデコー
ダ、１８…制御回路、１９…ソース線駆動回路、ＯＰ…
オペアンプ、ＱＮ０１，ＱＮ０２…電流源負荷ＮＭＯＳ
トランジスタ、ＳＡ…センスノード、ＲＥＦ…参照ノー
ド、２１…参照電圧発生回路、２２…参照セルアレイ、
２３…参照カラムゲート、ＱＰ６１，ＱＰ６２…電流源
ＮＭＯＳトランジスタ。
フロントページの続き Ｆターム(参考） 5B003 AA05 AB05 AB09 AC07 AD05 AD06 AD07 AD09 5F001 AA01 AB02 AE03 AF10 5F083 EP02 EP22 EP76 EP77 EP78 GA05 GA30 LA03 LA09 LA10 ZA28
Claims (14)
- 【請求項１】 ビット線とワード線が交差して配設さ
れ、その各交差部に電流読出し型のメモリセルが配置さ
れたメモリセルアレイと、 このメモリセルアレイのビット線及びワード線を選択す
るデコード回路と、 前記メモリセルアレイのビット線に読み出されるデータ
を検知増幅するセンスアンプとを有し、 前記センスアンプは、 一方の入力端子を前記メモリセルアレイの選択されたビ
ット線に接続されるセンスノードとし、他方の入力端子
を参照ノードとする少なくとも１段のオペアンプと、 前記センスノードと電源端子の間に接続された電流源負
荷と、 前記参照ノードに接続されて、前記センスノードに出力
される二値データの電圧の間にある参照電圧を発生する
参照電圧発生回路とを備えたことを特徴とする半導体記
憶装置。 - 【請求項２】 前記電流源負荷は、ソースが前記センス
ノードに接続され、ドレインが前記電源端子に接続さ
れ、ゲートに電源電圧より低い第１のバイアス電圧が印
加されるＮＭＯＳトランジスタであることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項３】 前記電流源負荷は、ゲートとドレインが
前記センスノードに接続されソースが前記電源端子に接
続されるＰＭＯＳトランジスタであることを特徴とする
請求項１記載の半導体記憶装置。 - 【請求項４】 前記参照電圧発生回路は、選択されたメ
モリセルが二値データの一方のときに前記電流源負荷を
介して流れるビット線電流より少ない電流が流れるよう
に設定された少なくとも一つの参照セルを用いて構成さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項５】 前記オペアンプは、それぞれのゲートを
信号入力端とする差動ＮＭＯＳトランジスタ対と、この
差動ＮＭＯＳトランジスタ対の共通ソースに接続されて
ゲートに第２のバイアス電圧が与えられる電流源ＮＭＯ
Ｓトランジスタと、前記差動ＮＭＯＳトランジスタ対の
ドレインと電源との間に設けられた負荷とを有すること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項６】 前記電流源負荷と電源端子の間に電源ス
イッチが設けられていることを特徴とする請求項１記載
の半導体記憶装置。 - 【請求項７】 ビット線とワード線が交差して配設さ
れ、その各交差部に電流読出し型のメモリセルが配置さ
れたメモリセルアレイと、 このメモリセルアレイのビット線及びワード線を選択す
るデコード回路と、 前記メモリセルアレイの複数のビット線を同時に選択す
る選択ゲートと、 この選択ゲートにより同時に選択された複数のビット線
に読み出されるデータをそれぞれ検知増幅する複数のセ
ンスアンプとを有し、 前記複数のセンスアンプはそれぞれ、 一方の入力端子を選択されたビット線に接続されるセン
スノードとし、他方の入力端子を前記複数のセンスアン
プで共有される参照ノードとした少なくとも１段のオペ
アンプと、 各オペアンプ毎に前記センスノードと電源端子の間に設
けられた第１の電流源負荷と、 前記参照ノードと電源端子の間に設けられた第２の電流
源負荷と、 前記参照ノードに接続されて前記センスノードに出力さ
れる二値データの電圧の間にある参照電圧を発生する参
照電圧発生回路とを備えたことを特徴とする半導体記憶
装置。 - 【請求項８】 前記第１及び第２の電流源負荷はそれぞ
れ、ソースが前記センスノード及び参照ノードに接続さ
れ、ドレインが前記電源端子に接続され、ゲートに電源
電圧より低い第１のバイアス電圧が印加されるＮＭＯＳ
トランジスタであることを特徴とする請求項７記載の半
導体記憶装置。 - 【請求項９】 前記第１及び第２の電流源負荷はそれぞ
れ、ゲートとドレインが前記センスノード及び参照ノー
ドに接続され、ソースが前記電源端子に接続されるＰＭ
ＯＳトランジスタであることを特徴とする請求項７記載
の半導体記憶装置。 - 【請求項１０】 前記参照電圧発生回路は、選択された
メモリセルが二値データの一方のときに前記第１の電流
源負荷を介して流れるビット線電流より少ない電流が、
前記第２の電流源負荷を介して流れるように設定された
少なくとも一つの参照セルを用いて構成されていること
を特徴とする請求項７記載の半導体記憶装置。 - 【請求項１１】 前記参照電圧発生回路は、前記複数の
センスアンプにより同時に読み出されるメモリセルの数
より少ない数のメモリセルと同じ構造の参照セルを用い
て構成されていることを特徴とする請求項７記載の半導
体記憶装置。 - 【請求項１２】 前記参照電圧発生回路は、前記複数の
センスアンプにより同時に読み出されるメモリセルの数
をｎとして、ｎ／２以下の数のメモリセルと同じ構造の
参照セルを用いて構成されていることを特徴とする請求
項７記載の半導体記憶装置。 - 【請求項１３】 前記第１及び第２の電流源負荷と電源
端子の間にそれぞれ電源スイッチが設けられていること
を特徴とする請求項７記載の半導体記憶装置。 - 【請求項１４】 前記第２の電流源負荷は、前記第１の
電流源負荷と同じ構成のｍ個からなり、前記複数のセン
スアンプにより同時に読み出されるメモリセルの数をｎ
としたとき、ｍはｎに等しいかそれより小さく、前記参
照電圧発生回路は、ｍ／２以下の数のメモリセルと同じ
構造の参照セルを用いて構成されていることを特徴とす
る請求項７記載の半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418399A JP3886669B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体記憶装置 |
| US09/584,137 US6233189B1 (en) | 1999-06-10 | 2000-05-31 | Semiconductor memory device |
| US09/813,811 US6337825B2 (en) | 1999-06-10 | 2001-03-22 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16418399A JP3886669B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2006200621A Division JP2006286195A (ja) | 2006-07-24 | 2006-07-24 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000353394A true JP2000353394A (ja) | 2000-12-19 |
| JP3886669B2 JP3886669B2 (ja) | 2007-02-28 |
Family
ID=15788291
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16418399A Expired - Fee Related JP3886669B2 (ja) | 1999-06-10 | 1999-06-10 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US6233189B1 (ja) |
| JP (1) | JP3886669B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367386A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体メモリ装置 |
| US6734719B2 (en) | 2001-09-13 | 2004-05-11 | Kabushiki Kaisha Toshiba | Constant voltage generation circuit and semiconductor memory device |
| US6999365B2 (en) | 2001-12-04 | 2006-02-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device and current mirror circuit |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| KR100769796B1 (ko) | 2006-05-12 | 2007-10-25 | 주식회사 하이닉스반도체 | 저전압용 롬 |
| JP2015515712A (ja) * | 2012-03-30 | 2015-05-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 電流注入検知増幅器を有する不揮発性メモリデバイス |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1852836A3 (en) * | 1999-05-26 | 2011-03-30 | Johnson Controls Technology Company | Wireless communications system and method |
| JP4443759B2 (ja) * | 2000-11-22 | 2010-03-31 | 富士通マイクロエレクトロニクス株式会社 | 電圧・電流特性調整方法 |
| EP1288955A3 (en) * | 2001-08-17 | 2004-09-22 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
| US6501697B1 (en) * | 2001-10-11 | 2002-12-31 | Hewlett-Packard Company | High density memory sense amplifier |
| JP4144784B2 (ja) * | 2002-07-30 | 2008-09-03 | シャープ株式会社 | 半導体記憶装置の読み出し回路、そのリファレンス回路および半導体記憶装置 |
| US7324394B1 (en) | 2002-08-01 | 2008-01-29 | T-Ram Semiconductor, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| US6903987B2 (en) * | 2002-08-01 | 2005-06-07 | T-Ram, Inc. | Single data line sensing scheme for TCCT-based memory cells |
| JP2005116065A (ja) * | 2003-10-08 | 2005-04-28 | Oki Electric Ind Co Ltd | 不揮発性半導体記憶装置及び読出方法 |
| JP4012144B2 (ja) * | 2003-12-25 | 2007-11-21 | 株式会社東芝 | 半導体記憶装置 |
| JP2005310285A (ja) * | 2004-04-22 | 2005-11-04 | Toshiba Corp | 半導体集積回路装置 |
| KR100618840B1 (ko) * | 2004-06-29 | 2006-09-01 | 삼성전자주식회사 | 저 전원전압 플래쉬 메모리장치의 감지회로 |
| JP2009199675A (ja) * | 2008-02-22 | 2009-09-03 | Seiko Instruments Inc | 不揮発性半導体記憶装置 |
| US8085611B2 (en) * | 2009-01-22 | 2011-12-27 | Macronix International Co., Ltd. | Twisted data lines to avoid over-erase cell result coupling to normal cell result |
| US8723265B2 (en) * | 2011-06-10 | 2014-05-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Semiconductor structure with dummy polysilicon lines |
| KR20130090642A (ko) * | 2012-02-06 | 2013-08-14 | 삼성전자주식회사 | 불휘발성 반도체 메모리 장치의 센스앰프 회로 |
| CN103377687B (zh) * | 2012-04-27 | 2017-04-05 | 上海复旦微电子集团股份有限公司 | 读出放大电路及存储器 |
| US9747966B2 (en) * | 2015-08-25 | 2017-08-29 | Toshiba Memory Corporation | Semiconductor memory device for sensing memory cell with variable resistance |
| CN113470710B (zh) * | 2020-03-31 | 2024-03-26 | 长鑫存储技术有限公司 | 半导体存储器 |
| KR102602062B1 (ko) * | 2022-01-27 | 2023-11-14 | 주식회사 키파운드리 | 감지 증폭기를 포함하는 메모리 장치 및 그의 동작 방법 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61222093A (ja) | 1985-03-28 | 1986-10-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5163021A (en) | 1989-04-13 | 1992-11-10 | Sundisk Corporation | Multi-state EEprom read and write circuits and techniques |
| EP0740307B1 (en) * | 1995-04-28 | 2001-12-12 | STMicroelectronics S.r.l. | Sense amplifier circuit for semiconductor memory devices |
| JP3114620B2 (ja) * | 1996-05-30 | 2000-12-04 | 日本電気株式会社 | 半導体記憶装置 |
| EP0814484B1 (en) * | 1996-06-18 | 2003-09-17 | STMicroelectronics S.r.l. | Nonvolatile memory with a single-cell reference signal generating circuit for reading memory cells |
| JPH10255492A (ja) | 1997-03-10 | 1998-09-25 | Sanyo Electric Co Ltd | 不揮発性メモリの温度検出装置 |
| IT1295910B1 (it) * | 1997-10-31 | 1999-05-28 | Sgs Thomson Microelectronics | Circuito di lettura per memorie non volatili |
| JP3237610B2 (ja) * | 1998-05-19 | 2001-12-10 | 日本電気株式会社 | 不揮発性半導体記憶装置 |
| DE19855212C2 (de) | 1998-11-30 | 2000-10-12 | Siemens Ag | Kernspintomographie-Anlage mit inhomogenem Grundfeldmagneten |
-
1999
- 1999-06-10 JP JP16418399A patent/JP3886669B2/ja not_active Expired - Fee Related
-
2000
- 2000-05-31 US US09/584,137 patent/US6233189B1/en not_active Expired - Fee Related
-
2001
- 2001-03-22 US US09/813,811 patent/US6337825B2/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002367386A (ja) * | 2001-06-07 | 2002-12-20 | Toshiba Corp | 半導体メモリ装置 |
| US6734719B2 (en) | 2001-09-13 | 2004-05-11 | Kabushiki Kaisha Toshiba | Constant voltage generation circuit and semiconductor memory device |
| US6999365B2 (en) | 2001-12-04 | 2006-02-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device and current mirror circuit |
| JP2006127665A (ja) * | 2004-10-29 | 2006-05-18 | Toshiba Microelectronics Corp | 半導体記憶装置 |
| US7411850B2 (en) | 2004-10-29 | 2008-08-12 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
| KR100769796B1 (ko) | 2006-05-12 | 2007-10-25 | 주식회사 하이닉스반도체 | 저전압용 롬 |
| US7567450B2 (en) | 2006-05-12 | 2009-07-28 | Hynix Semiconductor Inc. | Low power ROM |
| JP2015515712A (ja) * | 2012-03-30 | 2015-05-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドＳｉｌｉｃｏｎ Ｓｔｏｒａｇｅ Ｔｅｃｈｎｏｌｏｇｙ， Ｉｎｃ． | 電流注入検知増幅器を有する不揮発性メモリデバイス |
| US9373407B2 (en) | 2012-03-30 | 2016-06-21 | Silicon Storage Technology, Inc. | Non-volatile memory device with current injection sensing amplifier |
Also Published As
| Publication number | Publication date |
|---|---|
| US6337825B2 (en) | 2002-01-08 |
| JP3886669B2 (ja) | 2007-02-28 |
| US20010009527A1 (en) | 2001-07-26 |
| US6233189B1 (en) | 2001-05-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3886669B2 (ja) | 半導体記憶装置 | |
| JP4271168B2 (ja) | 半導体記憶装置 | |
| US8049535B2 (en) | Sense amplifier for low voltage high speed sensing | |
| JP3259243B2 (ja) | 半導体メモリ装置の感知増幅器 | |
| US7254077B2 (en) | Circuit and method for high speed sensing | |
| JP2003173691A (ja) | 半導体メモリ装置 | |
| JPH1069787A (ja) | 感知増幅器 | |
| JP2007172775A (ja) | センスアンプ及び半導体記憶装置 | |
| JP2846850B2 (ja) | センスアンプ回路 | |
| JP3532721B2 (ja) | 定電圧発生回路 | |
| JP3866481B2 (ja) | 半導体集積回路 | |
| JP2800502B2 (ja) | 半導体メモリ装置 | |
| JP4284343B2 (ja) | 半導体集積回路 | |
| US7813198B2 (en) | System and method for reading memory | |
| US10366764B2 (en) | Sense amplifier for detecting data read from memory cell | |
| KR100439039B1 (ko) | 반도체 메모리 장치 및 이 장치의 센스 증폭기 | |
| JP3967493B2 (ja) | 半導体記憶装置 | |
| JP7273599B2 (ja) | 半導体装置およびメモリの読み出し方法 | |
| JP2006286195A (ja) | 半導体記憶装置 | |
| JPH0982094A (ja) | 不揮発性半導体記憶装置とその定電圧発生回路 | |
| JP2001084784A (ja) | 半導体記憶装置 | |
| JPH04301298A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060515 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060523 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060724 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061121 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061122 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091201 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101201 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111201 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121201 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |