JPH10241383A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH10241383A JPH10241383A JP4424697A JP4424697A JPH10241383A JP H10241383 A JPH10241383 A JP H10241383A JP 4424697 A JP4424697 A JP 4424697A JP 4424697 A JP4424697 A JP 4424697A JP H10241383 A JPH10241383 A JP H10241383A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- resistance element
- node
- current path
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
- G11C16/225—Preventing erasure, programming or reading when power supply voltages are outside the required ranges
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/143—Detection of memory cassette insertion or removal; Continuity checks of supply or ground lines; Detection of supply variations, interruptions or levels ; Switching between alternative supplies
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/30—Modifications for providing a predetermined threshold before switching
- H03K17/302—Modifications for providing a predetermined threshold before switching in field-effect transistor switches
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Security & Cryptography (AREA)
- Read Only Memory (AREA)
- Semiconductor Integrated Circuits (AREA)
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】
【課題】電源電圧を２つの電圧レベルで検知することに
より回路機能の制御を行う半導体集積回路において、２
つの電圧レベルの大小関係が動作を保証する電源電圧レ
ベルによって反転することにより起因する誤動作の発生
を防止する。 【解決手段】第１の電圧検知回路は抵抗Ｒ１、抵抗Ｒ
２、ＮＭＯＳ３１、ＰＭＯＳ３２及び増幅回路３５で構
成され、第２の電圧検知回路は抵抗Ｒ３、抵抗Ｒ４、Ｎ
ＭＯＳ３１、ＰＭＯＳ３２及び増幅回路３５で構成さ
れ、第１、第２の電圧検知回路は同一の回路構成を有し
ているが、抵抗Ｒ１と抵抗Ｒ３、抵抗Ｒ２と抵抗Ｒ４が
用いられている点が異なる。そして、これら抵抗Ｒ１〜
Ｒ４の各値は、（１）Ｒ３＜Ｒ１かつＲ４＝Ｒ２、
（２）Ｒ３＝Ｒ１かつＲ４＜Ｒ２、（３）Ｒ３＜Ｒ１か
つＲ４＜Ｒ２の３通りの関係のいずれか一つを満たすよ
うに設定されている。
より回路機能の制御を行う半導体集積回路において、２
つの電圧レベルの大小関係が動作を保証する電源電圧レ
ベルによって反転することにより起因する誤動作の発生
を防止する。 【解決手段】第１の電圧検知回路は抵抗Ｒ１、抵抗Ｒ
２、ＮＭＯＳ３１、ＰＭＯＳ３２及び増幅回路３５で構
成され、第２の電圧検知回路は抵抗Ｒ３、抵抗Ｒ４、Ｎ
ＭＯＳ３１、ＰＭＯＳ３２及び増幅回路３５で構成さ
れ、第１、第２の電圧検知回路は同一の回路構成を有し
ているが、抵抗Ｒ１と抵抗Ｒ３、抵抗Ｒ２と抵抗Ｒ４が
用いられている点が異なる。そして、これら抵抗Ｒ１〜
Ｒ４の各値は、（１）Ｒ３＜Ｒ１かつＲ４＝Ｒ２、
（２）Ｒ３＝Ｒ１かつＲ４＜Ｒ２、（３）Ｒ３＜Ｒ１か
つＲ４＜Ｒ２の３通りの関係のいずれか一つを満たすよ
うに設定されている。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路に
係り、特にある電源電圧以下では全ての回路機能を停止
させ、電源電圧がある程度高いときには機能の一部を停
止させ、さらに電源電圧が十分に高いときには全ての機
能を動作可能とすることにより、低電源電圧状態のとき
の誤動作を防止するようにした半導体集積回路に関す
る。
係り、特にある電源電圧以下では全ての回路機能を停止
させ、電源電圧がある程度高いときには機能の一部を停
止させ、さらに電源電圧が十分に高いときには全ての機
能を動作可能とすることにより、低電源電圧状態のとき
の誤動作を防止するようにした半導体集積回路に関す
る。
【０００２】
【従来の技術】データの書き込み／電気的消去が可能な
不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）で
は、電源電圧ＶDDを検知し、第１の電圧レベル（ＶPOWE
RON ）以下では内部回路の全ての回路機能を停止させ、
上記第１の電圧レベル（ＶPOWERON ）より高く、かつ動
作保証電圧よりも低い第２の電圧レベル（ＶLVDD）より
も電源電圧が低い期間では、データの読み出し動作は行
えても書き込み／消去動作は行えないように内部動作を
制御することにより、誤書き込み、誤消去を防止してい
る。
不揮発性半導体メモリ（フラッシュＥＥＰＲＯＭ）で
は、電源電圧ＶDDを検知し、第１の電圧レベル（ＶPOWE
RON ）以下では内部回路の全ての回路機能を停止させ、
上記第１の電圧レベル（ＶPOWERON ）より高く、かつ動
作保証電圧よりも低い第２の電圧レベル（ＶLVDD）より
も電源電圧が低い期間では、データの読み出し動作は行
えても書き込み／消去動作は行えないように内部動作を
制御することにより、誤書き込み、誤消去を防止してい
る。
【０００３】すなわち、フラッシュＥＥＰＲＯＭは、上
記電源電圧の両電圧レベルＶPOWERON 、ＶLVDDを検知
し、電源電圧ＶDDがＶPOWERON レベルよりも高くＶLVDD
レベルよりも低い場合にはリードオンリーメモリとして
動作し、書き込み／消去でメモリセルのデータを変更す
ることはしない。
記電源電圧の両電圧レベルＶPOWERON 、ＶLVDDを検知
し、電源電圧ＶDDがＶPOWERON レベルよりも高くＶLVDD
レベルよりも低い場合にはリードオンリーメモリとして
動作し、書き込み／消去でメモリセルのデータを変更す
ることはしない。
【０００４】一方、電源電圧ＶDDがＶPOWERON レベル及
びＶLVDDレベルよりは高いが、正規の動作保証電圧レベ
ルよりも低い場合、動作が不安定なので、メモリセルの
データ変更を伴うデータ書き込み及び消去は行わない。
これは、電源電圧ＶDDのレベルを内部で検知し、ＶDD＜
ＶLVDDのときは書き込み／消去命令を外部から受け付け
ないことによって達成している。また、ＶDD＞ＶLVDDの
状態のときに、外部からの命令を受け付けて書き込み／
消去動作を行っているときでも、動作中に何等かの影響
でＶDD＜ＶLVDDになると、書き込み／消去動作を停止す
るようにしている。
びＶLVDDレベルよりは高いが、正規の動作保証電圧レベ
ルよりも低い場合、動作が不安定なので、メモリセルの
データ変更を伴うデータ書き込み及び消去は行わない。
これは、電源電圧ＶDDのレベルを内部で検知し、ＶDD＜
ＶLVDDのときは書き込み／消去命令を外部から受け付け
ないことによって達成している。また、ＶDD＞ＶLVDDの
状態のときに、外部からの命令を受け付けて書き込み／
消去動作を行っているときでも、動作中に何等かの影響
でＶDD＜ＶLVDDになると、書き込み／消去動作を停止す
るようにしている。
【０００５】上記のような制御を行うために、チップ内
部にＶPOWERON とＶLVDDの２つの電圧レベルを検知する
回路を設ける必要がある。
部にＶPOWERON とＶLVDDの２つの電圧レベルを検知する
回路を設ける必要がある。
【０００６】一方のＶPOWERON レベルは読み出し動作を
保証する電圧レベルなので、内部回路の電源マージンと
連動させる。通常、ＣＭＯＳ回路の場合はＰチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
のしきい値電圧の和の電圧程度に設定する場合が多い。
保証する電圧レベルなので、内部回路の電源マージンと
連動させる。通常、ＣＭＯＳ回路の場合はＰチャネル型
ＭＯＳトランジスタとＮチャネル型ＭＯＳトランジスタ
のしきい値電圧の和の電圧程度に設定する場合が多い。
【０００７】図１１（ａ）はＶPOWERON ＝ＶTHN ＋｜Ｖ
THP ｜（ＶTHN 、ＶTHP はＮ、Ｐチャネル型ＭＯＳトラ
ンジスタのしきい値電圧）に設定する場合の電圧検知回
路の従来の回路構成を示している。すなわち、電源電圧
ＶDDのノードと接地電圧のノードとの間には、抵抗Ｒ３
１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
と称する）４１のソース、ドレイン間の電流通路が直列
接続されている。そして、上記ＮＭＯＳ４１のゲートは
その電流通路の一端と抵抗Ｒ３１との接続ノードに接続
されている。また、電源電圧ＶDDのノードと接地電圧の
ノードとの間には、Ｐチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳと称する）４２のソース、ドレイン間
の電流通路と抵抗Ｒ３２とが直列接続されている。上記
ＰＭＯＳ４２のゲートは、上記抵抗Ｒ３１と上記ＮＭＯ
Ｓ４１の電流通路の一端との接続ノードに接続されてい
る。
THP ｜（ＶTHN 、ＶTHP はＮ、Ｐチャネル型ＭＯＳトラ
ンジスタのしきい値電圧）に設定する場合の電圧検知回
路の従来の回路構成を示している。すなわち、電源電圧
ＶDDのノードと接地電圧のノードとの間には、抵抗Ｒ３
１とＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳ
と称する）４１のソース、ドレイン間の電流通路が直列
接続されている。そして、上記ＮＭＯＳ４１のゲートは
その電流通路の一端と抵抗Ｒ３１との接続ノードに接続
されている。また、電源電圧ＶDDのノードと接地電圧の
ノードとの間には、Ｐチャネル型ＭＯＳトランジスタ
（以下、ＰＭＯＳと称する）４２のソース、ドレイン間
の電流通路と抵抗Ｒ３２とが直列接続されている。上記
ＰＭＯＳ４２のゲートは、上記抵抗Ｒ３１と上記ＮＭＯ
Ｓ４１の電流通路の一端との接続ノードに接続されてい
る。
【０００８】また、上記ＰＭＯＳ４２の電流通路の一端
と上記抵抗Ｒ３２との接続ノードには、このノードにお
ける信号を電圧増幅して、電源電圧ＶDDがＶPOWERON レ
ベルよりも低いあるいはＶPOWERON レベル以上であるこ
とを示す検知信号ＳPOWERONを発生する縦続接続された
２個のインバータからなる増幅回路４３が接続されてい
る。
と上記抵抗Ｒ３２との接続ノードには、このノードにお
ける信号を電圧増幅して、電源電圧ＶDDがＶPOWERON レ
ベルよりも低いあるいはＶPOWERON レベル以上であるこ
とを示す検知信号ＳPOWERONを発生する縦続接続された
２個のインバータからなる増幅回路４３が接続されてい
る。
【０００９】このような構成において、検知信号ＳPOWE
RON は、電源電圧ＶDDがＶPOWERONレベル（＝ＶTHN ＋
｜ＶTHP ｜）よりも低いときはＨレベルとなり、高いと
きにはＬレベルとなる。
RON は、電源電圧ＶDDがＶPOWERONレベル（＝ＶTHN ＋
｜ＶTHP ｜）よりも低いときはＨレベルとなり、高いと
きにはＬレベルとなる。
【００１０】図１１（ｂ）は、同じくＶPOWERON レベル
を検知する電圧検知回路の従来の回路構成を示している
が、図１１（ａ）のＮＭＯＳ４１に変えてＰＮ接合ダイ
オード４４を用いたものであり、ＶPOWERON はＶｆ＋｜
ＶTHP ｜（Ｖf はＰＮ接合ダイオードの順方向電圧）で
与えられる点が異なるだけである。
を検知する電圧検知回路の従来の回路構成を示している
が、図１１（ａ）のＮＭＯＳ４１に変えてＰＮ接合ダイ
オード４４を用いたものであり、ＶPOWERON はＶｆ＋｜
ＶTHP ｜（Ｖf はＰＮ接合ダイオードの順方向電圧）で
与えられる点が異なるだけである。
【００１１】他方の電源検知レベルＶLVDDについてであ
るが、このＶLVDDレベルを決定する要因は書き込み又は
消去時の電源回路であることが多い。
るが、このＶLVDDレベルを決定する要因は書き込み又は
消去時の電源回路であることが多い。
【００１２】図１２はフラッシュＥＥＰＲＯＭでメモリ
セルとして使用される、フローティングゲート及びコン
トロールゲートを有する不揮発性トランジスタのシンボ
ルと、データ読み出し／書き込み／消去時に不揮発性ト
ランジスタのコントロールゲート（ＶＧ）、ドレイン
（ＶＤ）、ソース（ＶＳ）及びバックゲート（ＶＳＵ
Ｂ）に供給する電圧をまとめて示したものである。図示
のように、メモリセルの動作電圧は読み出し時と比較し
て、書き込み／消去時には高い電圧（１０Ｖ、６Ｖ、−
７Ｖ）が必要である。
セルとして使用される、フローティングゲート及びコン
トロールゲートを有する不揮発性トランジスタのシンボ
ルと、データ読み出し／書き込み／消去時に不揮発性ト
ランジスタのコントロールゲート（ＶＧ）、ドレイン
（ＶＤ）、ソース（ＶＳ）及びバックゲート（ＶＳＵ
Ｂ）に供給する電圧をまとめて示したものである。図示
のように、メモリセルの動作電圧は読み出し時と比較し
て、書き込み／消去時には高い電圧（１０Ｖ、６Ｖ、−
７Ｖ）が必要である。
【００１３】フラシュＥＥＰＲＯＭでは、これらの高電
圧は図１３に示すような昇圧回路を用いて内部で発生さ
せている。この昇圧回路は、直列接続されたダイオード
５１と、各ダイオード５１のアノードとカソードを位相
の異なる信号で交互にブーストするためのコンデンサ５
２とインバータ５３、５４とからなる回路で構成されて
いる。
圧は図１３に示すような昇圧回路を用いて内部で発生さ
せている。この昇圧回路は、直列接続されたダイオード
５１と、各ダイオード５１のアノードとカソードを位相
の異なる信号で交互にブーストするためのコンデンサ５
２とインバータ５３、５４とからなる回路で構成されて
いる。
【００１４】この昇圧回路で得られる昇圧電圧Ｖout の
値は、直列に接続されたダイオードの個数（Ｎ個）と電
源電圧ＶDDの値とに強く依存し、以下の式で与えられ
る。
値は、直列に接続されたダイオードの個数（Ｎ個）と電
源電圧ＶDDの値とに強く依存し、以下の式で与えられ
る。
【００１５】Ｖout ≦Ｎ×（ＶDD−Ｖｆ） ただし、Ｖｆはダイオードにおける電圧降下分である。
【００１６】従って、保証する動作電圧に応じて昇圧回
路の必要段数（Ｎ）が異なってくる。従来、ＶPOWERON
レベルとＶLVDDレベルの関係は、ＶDD＝５Ｖの集積回路
では大きな差があり、例えばＶPOWERON ＝２Ｖ、ＶLVDD
＝３．５Ｖのような設定になっていた。
路の必要段数（Ｎ）が異なってくる。従来、ＶPOWERON
レベルとＶLVDDレベルの関係は、ＶDD＝５Ｖの集積回路
では大きな差があり、例えばＶPOWERON ＝２Ｖ、ＶLVDD
＝３．５Ｖのような設定になっていた。
【００１７】図１４はＶLVDDレベルを検知する従来の電
圧検知回路の一例を示す。電源電圧ＶDDのノードと接地
電圧のノードとの間には２個の抵抗６１、６２が直列接
続されている。電源電圧ＶDDはこの２個の抵抗６１、６
２によって分割され、演算増幅器（オペアンプ）６３の
非反転入力端（＋）に供給される。この演算増幅器６３
の反転入力端（−）にはレファレンス電位Ｖref が供給
されており、演算増幅器６３は両入力電位の大小を比較
する。この演算増幅器６３の比較出力はインバータ６４
によって増幅されることにより、ＨレベルもしくはＬレ
ベルの検知信号ＳLVDDが発生する。
圧検知回路の一例を示す。電源電圧ＶDDのノードと接地
電圧のノードとの間には２個の抵抗６１、６２が直列接
続されている。電源電圧ＶDDはこの２個の抵抗６１、６
２によって分割され、演算増幅器（オペアンプ）６３の
非反転入力端（＋）に供給される。この演算増幅器６３
の反転入力端（−）にはレファレンス電位Ｖref が供給
されており、演算増幅器６３は両入力電位の大小を比較
する。この演算増幅器６３の比較出力はインバータ６４
によって増幅されることにより、ＨレベルもしくはＬレ
ベルの検知信号ＳLVDDが発生する。
【００１８】上記レファレンス電位Ｖref はＶDD依存性
の無い電圧であり、例えば図１５で示されるようにダイ
オード７１、７２、抵抗７３〜７５及び演算増幅器７６
を用いて構成され、一般に良く知られているＢＧＲ（Ba
nd Gap Reference）回路で発生される。
の無い電圧であり、例えば図１５で示されるようにダイ
オード７１、７２、抵抗７３〜７５及び演算増幅器７６
を用いて構成され、一般に良く知られているＢＧＲ（Ba
nd Gap Reference）回路で発生される。
【００１９】いま、図１４の電圧検知回路から出力され
る検知信号ＳLVDDは、抵抗６１、６２の値をＲａ、Ｒｂ
とすると、 ＶDD＜｛（Ｒａ＋Ｒｂ）／Ｒｂ｝Ｖref を満足するときにＨレベルとなる。
る検知信号ＳLVDDは、抵抗６１、６２の値をＲａ、Ｒｂ
とすると、 ＶDD＜｛（Ｒａ＋Ｒｂ）／Ｒｂ｝Ｖref を満足するときにＨレベルとなる。
【００２０】
【発明が解決しようとする課題】ところで、集積回路が
５Ｖ動作保証品であるときは、ＬVDD ＞＞ＶPOWERON に
設定できるため、ＶLVDD、ＶPOWERON の両レベルに多少
のバラツキがあったとしても、ＶLVDD、ＶPOWERON レベ
ルの大小関係が逆転するようなことは考えられなかっ
た。
５Ｖ動作保証品であるときは、ＬVDD ＞＞ＶPOWERON に
設定できるため、ＶLVDD、ＶPOWERON の両レベルに多少
のバラツキがあったとしても、ＶLVDD、ＶPOWERON レベ
ルの大小関係が逆転するようなことは考えられなかっ
た。
【００２１】しかし、低電圧化が進み、ＶDD＝２．７Ｖ
保証あるいはもっと低い電源電圧での動作保証をしなけ
ればならない集積回路では、ＶLVDD、ＶPOWERON 両レベ
ルの大小関係が逆転してしまう場合も出てくる。例え
ば、図１１（ａ）のＶPOWERONレベル用の電圧検知回路
と、図１４のＶLVDDレベル用の電圧検知回路の組み合わ
せで考えてみる。
保証あるいはもっと低い電源電圧での動作保証をしなけ
ればならない集積回路では、ＶLVDD、ＶPOWERON 両レベ
ルの大小関係が逆転してしまう場合も出てくる。例え
ば、図１１（ａ）のＶPOWERONレベル用の電圧検知回路
と、図１４のＶLVDDレベル用の電圧検知回路の組み合わ
せで考えてみる。
【００２２】図１１（ａ）において、ＶPOWERON （ＶTH
N ＋｜ＶTHP ｜）の値は、常温の下では一般に１．８Ｖ
が中心値となる。そして、この値が動作温度やプロセス
バラツキによってどのような電圧範囲で振れるかを考え
てみる。例えば、しきい値バラツキを±０．１Ｖ、しき
い値温度特性が−４０℃の下では＋０．１Ｖ、常温下で
は０Ｖ、＋１００℃の下では−０．１Ｖと仮定する。す
ると、１．８ＶであったＶPOWERON レベルのプロセスバ
ラツキを考慮した高温下における最低値は１．４Ｖ、プ
ロセスバラツキを考慮した低温下における最大値は２．
２Ｖとなる。すなわち、ＶPOWERON レベルは、１．８Ｖ
を中心値として１．４Ｖ〜２．２Ｖの範囲で振れること
になる。
N ＋｜ＶTHP ｜）の値は、常温の下では一般に１．８Ｖ
が中心値となる。そして、この値が動作温度やプロセス
バラツキによってどのような電圧範囲で振れるかを考え
てみる。例えば、しきい値バラツキを±０．１Ｖ、しき
い値温度特性が−４０℃の下では＋０．１Ｖ、常温下で
は０Ｖ、＋１００℃の下では−０．１Ｖと仮定する。す
ると、１．８ＶであったＶPOWERON レベルのプロセスバ
ラツキを考慮した高温下における最低値は１．４Ｖ、プ
ロセスバラツキを考慮した低温下における最大値は２．
２Ｖとなる。すなわち、ＶPOWERON レベルは、１．８Ｖ
を中心値として１．４Ｖ〜２．２Ｖの範囲で振れること
になる。
【００２３】一方、図１４の電圧検知回路における検知
レベルであるＶLVDDは、 ＶLVDD＝｛（Ｒ１＋Ｒ２）／Ｒ２｝Ｖref で定まるが、この式中のＶref は図１５に示したＢＧＲ
回路で発生されるレファレンス電位であり、その値は電
源電圧、動作温度にほとんど依存せず、常に１．２５Ｖ
一定となる。このため、ＶLVDDレベルは、トランジスタ
のしきい値電圧のバラツキの影響を受けず、温度特性も
持たない一定の電圧として定められる。
レベルであるＶLVDDは、 ＶLVDD＝｛（Ｒ１＋Ｒ２）／Ｒ２｝Ｖref で定まるが、この式中のＶref は図１５に示したＢＧＲ
回路で発生されるレファレンス電位であり、その値は電
源電圧、動作温度にほとんど依存せず、常に１．２５Ｖ
一定となる。このため、ＶLVDDレベルは、トランジスタ
のしきい値電圧のバラツキの影響を受けず、温度特性も
持たない一定の電圧として定められる。
【００２４】ところで、前記のような低電圧化により、
ＶDD＝２．７Ｖの下での動作を保証する場合、ＶLVDDレ
ベルはそれよりも低目の値に設定すべきであり、常識的
にはＶDDの８０％程度の２．２Ｖ程度（２．７Ｖ×０．
８）に定める必要がある。
ＶDD＝２．７Ｖの下での動作を保証する場合、ＶLVDDレ
ベルはそれよりも低目の値に設定すべきであり、常識的
にはＶDDの８０％程度の２．２Ｖ程度（２．７Ｖ×０．
８）に定める必要がある。
【００２５】この場合、低温下の最悪条件では、ＶLVDD
レベルが先のＶPOWERON レベルよりも低くなるケースも
出てくる。この場合には、書き込み／消去動作の最悪保
証電圧を、読み出し動作の最低保証電圧よりも高目に設
定するという当初の考え方から外れてしまう。
レベルが先のＶPOWERON レベルよりも低くなるケースも
出てくる。この場合には、書き込み／消去動作の最悪保
証電圧を、読み出し動作の最低保証電圧よりも高目に設
定するという当初の考え方から外れてしまう。
【００２６】上記説明では、ある電源電圧以下では全て
の回路機能を停止させ、電源電圧がある程度高いときに
は機能の一部を停止させ、さらに電源電圧が十分に高い
ときには全ての機能が動作可能となる半導体集積回路の
例として不揮発性半導体メモリ（フラッシュＥＥＰＲＯ
Ｍ）を挙げたが、これは電源電圧を２つの電圧レベルで
検知することにより回路機能の制御を行う半導体集積回
路でも同様の問題が発生する。
の回路機能を停止させ、電源電圧がある程度高いときに
は機能の一部を停止させ、さらに電源電圧が十分に高い
ときには全ての機能が動作可能となる半導体集積回路の
例として不揮発性半導体メモリ（フラッシュＥＥＰＲＯ
Ｍ）を挙げたが、これは電源電圧を２つの電圧レベルで
検知することにより回路機能の制御を行う半導体集積回
路でも同様の問題が発生する。
【００２７】この発明は上記のような事情を考慮してな
されたものであり、その目的は、電源電圧を２つの電圧
レベルで検知することにより回路機能の制御を行う半導
体集積回路において、２つの電圧レベルの大小関係が動
作を保証する電源電圧レベルによって反転せず、これに
よって誤動作の発生を防止することである。
されたものであり、その目的は、電源電圧を２つの電圧
レベルで検知することにより回路機能の制御を行う半導
体集積回路において、２つの電圧レベルの大小関係が動
作を保証する電源電圧レベルによって反転せず、これに
よって誤動作の発生を防止することである。
【００２８】
【課題を解決するための手段】請求項１の半導体集積回
路は、外部から与えられる電源電圧の値が第１の電圧以
下のときには全ての機能を停止させ、電源電圧の値が第
１の電圧を越えかつ第１の電圧よりも高い第２の電圧以
下のときには機能の一部を停止させるようにした半導体
集積回路において、上記第１の電圧を検知する第１の電
圧検知回路と、上記第２の電圧を検知する第２の電圧検
知回路とを具備し、上記第１及び第２の電圧検知回路は
それぞれＭＯＳトランジスタのしきい値電圧の和の電圧
もしくはＭＯＳトランジスタのしきい値電圧とＰＮ接合
電圧との和の電圧に基づいて電源電圧を検知し、かつ第
１及び第２の電圧検知回路は同一の回路構成を有しそれ
ぞれ内部の抵抗の値の設定によって互いに異なる電圧を
検知するように構成している。
路は、外部から与えられる電源電圧の値が第１の電圧以
下のときには全ての機能を停止させ、電源電圧の値が第
１の電圧を越えかつ第１の電圧よりも高い第２の電圧以
下のときには機能の一部を停止させるようにした半導体
集積回路において、上記第１の電圧を検知する第１の電
圧検知回路と、上記第２の電圧を検知する第２の電圧検
知回路とを具備し、上記第１及び第２の電圧検知回路は
それぞれＭＯＳトランジスタのしきい値電圧の和の電圧
もしくはＭＯＳトランジスタのしきい値電圧とＰＮ接合
電圧との和の電圧に基づいて電源電圧を検知し、かつ第
１及び第２の電圧検知回路は同一の回路構成を有しそれ
ぞれ内部の抵抗の値の設定によって互いに異なる電圧を
検知するように構成している。
【００２９】請求項２の半導体集積回路は、請求項１に
おいて、前記半導体集積回路がフラッシュＥＥＰＲＯＭ
であり、前記第２の電圧以下で停止する機能がメモリセ
ルに対するデータの書き込み機能及びメモリセルのデー
タ消去機能である。
おいて、前記半導体集積回路がフラッシュＥＥＰＲＯＭ
であり、前記第２の電圧以下で停止する機能がメモリセ
ルに対するデータの書き込み機能及びメモリセルのデー
タ消去機能である。
【００３０】請求項３の半導体集積回路は、請求項１に
おいて、前記第１及び第２の電圧検知回路はそれぞれ、
一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、ソース、ドレイン間の電流通路の一端及びゲート
が上記第１の抵抗素子の他端に接続され、電流通路の他
端が基準電位のノードに接続された第１極性の第１のＭ
ＯＳトランジスタと、ソース、ドレイン間の電流通路の
一端が電源電圧の供給ノードに接続され、ゲートが上記
第１の抵抗素子の他端に接続された第２極性の第２のＭ
ＯＳトランジスタと、上記第２のＭＯＳトランジスタの
ソース、ドレイン間の電流通路の他端と基準電位のノー
ドとの間に接続された第２の抵抗素子とを含んで構成さ
れている。
おいて、前記第１及び第２の電圧検知回路はそれぞれ、
一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、ソース、ドレイン間の電流通路の一端及びゲート
が上記第１の抵抗素子の他端に接続され、電流通路の他
端が基準電位のノードに接続された第１極性の第１のＭ
ＯＳトランジスタと、ソース、ドレイン間の電流通路の
一端が電源電圧の供給ノードに接続され、ゲートが上記
第１の抵抗素子の他端に接続された第２極性の第２のＭ
ＯＳトランジスタと、上記第２のＭＯＳトランジスタの
ソース、ドレイン間の電流通路の他端と基準電位のノー
ドとの間に接続された第２の抵抗素子とを含んで構成さ
れている。
【００３１】請求項４の半導体集積回路は、請求項３に
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値と前記第２の電圧検知回路内の第
２の抵抗素子の値が等しく設定されている。
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値と前記第２の電圧検知回路内の第
２の抵抗素子の値が等しく設定されている。
【００３２】請求項５の半導体集積回路は、請求項３に
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子の値と
等しく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値が前記第２の電圧検知回路内の第
２の抵抗素子の値よりも大きく設定されている。
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子の値と
等しく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値が前記第２の電圧検知回路内の第
２の抵抗素子の値よりも大きく設定されている。
【００３３】請求項６の半導体集積回路は、請求項３に
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値が前記第２の電圧検知回路内の第
２の抵抗素子の値よりも大きく設定されている。
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値が前記第２の電圧検知回路内の第
２の抵抗素子の値よりも大きく設定されている。
【００３４】請求項７の半導体集積回路は、請求項３、
４、５、６のいずれか一つにおいて、前記第１及び第２
の電圧検知回路にはそれぞれ、前記第２のＭＯＳトラン
ジスタのソース、ドレイン間の電流通路の一端と前記第
２の抵抗素子との接続ノードにおける信号を増幅して前
記第１及び第２の電圧の検知信号を発生する増幅回路が
さらに設けられている。
４、５、６のいずれか一つにおいて、前記第１及び第２
の電圧検知回路にはそれぞれ、前記第２のＭＯＳトラン
ジスタのソース、ドレイン間の電流通路の一端と前記第
２の抵抗素子との接続ノードにおける信号を増幅して前
記第１及び第２の電圧の検知信号を発生する増幅回路が
さらに設けられている。
【００３５】請求項８の半導体集積回路は、請求項１に
おいて、前記第１及び第２の電圧検知回路はそれぞれ、
一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、それぞれソース、ドレイン間の電流通路の一端と
ゲートとが接続され、ソース、ドレイン間の電流通路が
上記第１の抵抗素子の他端と基準電位のノードとの間に
直列接続された２個以上の第１極性の第１のＭＯＳトラ
ンジスタと、ソース、ドレイン間の電流通路の一端が電
源電圧の供給ノードに接続され、ゲートが上記第１の抵
抗素子の他端に接続された第２極性の第２のＭＯＳトラ
ンジスタと、上記第２のＭＯＳトランジスタのソース、
ドレイン間の電流通路の他端と基準電位のノードとの間
に接続された第２の抵抗素子とを含んで構成されてい
る。
おいて、前記第１及び第２の電圧検知回路はそれぞれ、
一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、それぞれソース、ドレイン間の電流通路の一端と
ゲートとが接続され、ソース、ドレイン間の電流通路が
上記第１の抵抗素子の他端と基準電位のノードとの間に
直列接続された２個以上の第１極性の第１のＭＯＳトラ
ンジスタと、ソース、ドレイン間の電流通路の一端が電
源電圧の供給ノードに接続され、ゲートが上記第１の抵
抗素子の他端に接続された第２極性の第２のＭＯＳトラ
ンジスタと、上記第２のＭＯＳトランジスタのソース、
ドレイン間の電流通路の他端と基準電位のノードとの間
に接続された第２の抵抗素子とを含んで構成されてい
る。
【００３６】請求項９の半導体集積回路は、請求項８に
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値と前記第２の電圧検知回路内の第
２の抵抗素子の値が等しく設定されている。
おいて、前記第１の電圧検知回路内の第１の抵抗素子の
値が前記第２の電圧検知回路内の第１の抵抗素子よりも
大きく設定されており、かつ前記第１の電圧検知回路内
の第２の抵抗素子の値と前記第２の電圧検知回路内の第
２の抵抗素子の値が等しく設定されている。
【００３７】請求項１０の半導体集積回路は、請求項８
において、前記第１の電圧検知回路内の第１の抵抗素子
の値が前記第２の電圧検知回路内の第１の抵抗素子の値
と等しく設定されており、かつ前記第１の電圧検知回路
内の第２の抵抗素子の値が前記第２の電圧検知回路内の
第２の抵抗素子の値よりも大きく設定されている。
において、前記第１の電圧検知回路内の第１の抵抗素子
の値が前記第２の電圧検知回路内の第１の抵抗素子の値
と等しく設定されており、かつ前記第１の電圧検知回路
内の第２の抵抗素子の値が前記第２の電圧検知回路内の
第２の抵抗素子の値よりも大きく設定されている。
【００３８】請求項１１の半導体集積回路は、請求項８
において、前記第１の電圧検知回路内の第１の抵抗素子
の値が前記第２の電圧検知回路内の第１の抵抗素子より
も大きく設定されており、かつ前記第１の電圧検知回路
内の第２の抵抗素子の値が前記第２の電圧検知回路内の
第２の抵抗素子の値よりも大きく設定されている。
において、前記第１の電圧検知回路内の第１の抵抗素子
の値が前記第２の電圧検知回路内の第１の抵抗素子より
も大きく設定されており、かつ前記第１の電圧検知回路
内の第２の抵抗素子の値が前記第２の電圧検知回路内の
第２の抵抗素子の値よりも大きく設定されている。
【００３９】請求項１２の半導体集積回路は、請求項
８、９、１０、１１のいずれか一つににおいて、前記第
１及び第２の電圧検知回路にはそれぞれ、前記第２のＭ
ＯＳトランジスタのソース、ドレイン間の電流通路の一
端と前記第２の抵抗素子との接続ノードの信号を増幅し
て前記第１及び第２の電圧の検知信号を発生する増幅回
路がさらに設けられている。
８、９、１０、１１のいずれか一つににおいて、前記第
１及び第２の電圧検知回路にはそれぞれ、前記第２のＭ
ＯＳトランジスタのソース、ドレイン間の電流通路の一
端と前記第２の抵抗素子との接続ノードの信号を増幅し
て前記第１及び第２の電圧の検知信号を発生する増幅回
路がさらに設けられている。
【００４０】請求項１３の半導体集積回路は、請求項１
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、アノード、カソード間の電流通路の一端が上
記第１の抵抗素子の他端に接続され、電流通路の他端が
基準電位のノードに接続されたＰＮ接合素子と、ソー
ス、ドレイン間の電流通路の一端が電源電圧の供給ノー
ドに接続され、ゲートが上記第１の抵抗素子の他端に接
続されたＭＯＳトランジスタと、上記ＭＯＳトランジス
タのソース、ドレイン間の電流通路の他端と基準電位の
ノードとの間に接続された第２の抵抗素子とを含んで構
成されている。
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、アノード、カソード間の電流通路の一端が上
記第１の抵抗素子の他端に接続され、電流通路の他端が
基準電位のノードに接続されたＰＮ接合素子と、ソー
ス、ドレイン間の電流通路の一端が電源電圧の供給ノー
ドに接続され、ゲートが上記第１の抵抗素子の他端に接
続されたＭＯＳトランジスタと、上記ＭＯＳトランジス
タのソース、ドレイン間の電流通路の他端と基準電位の
ノードとの間に接続された第２の抵抗素子とを含んで構
成されている。
【００４１】請求項１４の半導体集積回路は、請求項１
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子よ
りも大きく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値と前記第２の電圧検知回路内
の第２の抵抗素子の値が等しく設定されている。
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子よ
りも大きく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値と前記第２の電圧検知回路内
の第２の抵抗素子の値が等しく設定されている。
【００４２】請求項１５の半導体集積回路は、請求項１
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子の
値と等しく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値が前記第２の電圧検知回路内
の第２の抵抗素子の値よりも大きく設定されている。
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子の
値と等しく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値が前記第２の電圧検知回路内
の第２の抵抗素子の値よりも大きく設定されている。
【００４３】請求項１６の半導体集積回路は、請求項１
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子よ
りも大きく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値が前記第２の電圧検知回路内
の第２の抵抗素子の値よりも大きく設定されている。
３において、前記第１の電圧検知回路内の第１の抵抗素
子の値が前記第２の電圧検知回路内の第１の抵抗素子よ
りも大きく設定されており、かつ前記第１の電圧検知回
路内の第２の抵抗素子の値が前記第２の電圧検知回路内
の第２の抵抗素子の値よりも大きく設定されている。
【００４４】請求項１７の半導体集積回路は、請求項１
３、１４、１５、１６のいずれか一つにおいて、前記第
１及び第２の電圧検知回路にはそれぞれ、前記第２のＭ
ＯＳトランジスタのソース、ドレイン間の電流通路の一
端と前記第２の抵抗素子との接続ノードにおける信号を
増幅して前記第１及び第２の電圧の検知信号を発生する
増幅回路がさらに設けられている。
３、１４、１５、１６のいずれか一つにおいて、前記第
１及び第２の電圧検知回路にはそれぞれ、前記第２のＭ
ＯＳトランジスタのソース、ドレイン間の電流通路の一
端と前記第２の抵抗素子との接続ノードにおける信号を
増幅して前記第１及び第２の電圧の検知信号を発生する
増幅回路がさらに設けられている。
【００４５】請求項１８の半導体集積回路は、請求項１
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、一端が上記第１の抵抗素子の他端に接続され
た第２の抵抗素子と、ソース、ドレイン間の電流通路の
一端とゲートが接続され、ソース、ドレイン間の電流通
路が上記第２の抵抗素子の他端と基準電位のノードとの
間に接続された第１極性の第１のＭＯＳトランジスタ
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第１及び第２の抵
抗素子の接続点に接続された第２極性の第２のＭＯＳト
ランジスタと、上記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と基準電位のノードと
の間に接続された第３の抵抗素子とを含んで構成され、
第１、第２の電圧検知回路における第１、第２の抵抗素
子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知
回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知
回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設
定されていることを特徴とする。
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、一端が上記第１の抵抗素子の他端に接続され
た第２の抵抗素子と、ソース、ドレイン間の電流通路の
一端とゲートが接続され、ソース、ドレイン間の電流通
路が上記第２の抵抗素子の他端と基準電位のノードとの
間に接続された第１極性の第１のＭＯＳトランジスタ
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第１及び第２の抵
抗素子の接続点に接続された第２極性の第２のＭＯＳト
ランジスタと、上記第２のＭＯＳトランジスタのソー
ス、ドレイン間の電流通路の他端と基準電位のノードと
の間に接続された第３の抵抗素子とを含んで構成され、
第１、第２の電圧検知回路における第１、第２の抵抗素
子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知
回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知
回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設
定されていることを特徴とする。
【００４６】請求項１９の半導体集積回路は、請求項１
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、一端が上記第１の抵抗素子の他端に接続され
た第２の抵抗素子と、アノード、カソード間の電流通路
の一端が上記第２の抵抗素子の他端に接続され、電流通
路の他端が基準電位のノードに接続されたＰＮ接合素子
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第１及び第２の抵
抗素子の接続点に接続されたＭＯＳトランジスタと、上
記ＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と基準電位のノードとの間に接続された第３の抵
抗素子とを含んで構成され、第１、第２の電圧検知回路
における第１、第２の抵抗素子の値をＲ１１、Ｒ１２と
したときに、第１の電圧検知回路におけるＲ１２／Ｒ１
１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１
１の比の値に比べて小さく設定されていることを特徴と
する。
において、前記第１及び第２の電圧検知回路はそれぞ
れ、一端が電源電圧の供給ノードに接続された第１の抵
抗素子と、一端が上記第１の抵抗素子の他端に接続され
た第２の抵抗素子と、アノード、カソード間の電流通路
の一端が上記第２の抵抗素子の他端に接続され、電流通
路の他端が基準電位のノードに接続されたＰＮ接合素子
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第１及び第２の抵
抗素子の接続点に接続されたＭＯＳトランジスタと、上
記ＭＯＳトランジスタのソース、ドレイン間の電流通路
の他端と基準電位のノードとの間に接続された第３の抵
抗素子とを含んで構成され、第１、第２の電圧検知回路
における第１、第２の抵抗素子の値をＲ１１、Ｒ１２と
したときに、第１の電圧検知回路におけるＲ１２／Ｒ１
１の比の値が第２の電圧検知回路におけるＲ１２／Ｒ１
１の比の値に比べて小さく設定されていることを特徴と
する。
【００４７】請求項２０の半導体集積回路は、外部から
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧を検知する第１の電圧検知回路と、
上記第２の電圧を検知する第２の電圧検知回路とを具備
し、上記第１及び第２の電圧検知回路はそれぞれＭＯＳ
トランジスタのしきい値電圧の和の電圧もしくはＭＯＳ
トランジスタのしきい値電圧とＰＮ接合電圧との和の電
圧に基づいて電源電圧を検知し、かつ第１及び第２の電
圧検知回路はそれぞれ内部の抵抗の値の設定によって互
いに異なる電圧を検知するように構成している。
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧を検知する第１の電圧検知回路と、
上記第２の電圧を検知する第２の電圧検知回路とを具備
し、上記第１及び第２の電圧検知回路はそれぞれＭＯＳ
トランジスタのしきい値電圧の和の電圧もしくはＭＯＳ
トランジスタのしきい値電圧とＰＮ接合電圧との和の電
圧に基づいて電源電圧を検知し、かつ第１及び第２の電
圧検知回路はそれぞれ内部の抵抗の値の設定によって互
いに異なる電圧を検知するように構成している。
【００４８】請求項２１の半導体集積回路は、請求項２
０において、前記半導体集積回路がフラッシュＥＥＰＲ
ＯＭであり、前記第２の電圧以下で停止する機能がメモ
リセルに対するデータの書き込み機能及びメモリセルの
データ消去機能である。
０において、前記半導体集積回路がフラッシュＥＥＰＲ
ＯＭであり、前記第２の電圧以下で停止する機能がメモ
リセルに対するデータの書き込み機能及びメモリセルの
データ消去機能である。
【００４９】請求項２２の半導体集積回路は、請求項２
０または２１において、前記第１の電圧検知回路は、一
端が電源電圧の供給ノードに接続された第１の抵抗素子
と、ソース、ドレイン間の電流通路の一端及びゲートが
上記第１の抵抗素子の他端に接続され、電流通路の他端
が基準電位のノードに接続された第１極性の第１のＭＯ
Ｓトランジスタと、ソース、ドレイン間の電流通路の一
端が電源電圧の供給ノードに接続され、ゲートが上記第
１の抵抗素子の他端に接続された第２極性の第２のＭＯ
Ｓトランジスタと、上記第２のＭＯＳトランジスタのソ
ース、ドレイン間の電流通路の他端と基準電位のノード
との間に接続された第２の抵抗素子とを含んで構成さ
れ、前記第２の電圧検知回路は、一端が電源電圧の供給
ノードに接続された第３の抵抗素子と、一端が上記第３
の抵抗素子の他端に接続された第４の抵抗素子と、ソー
ス、ドレイン間の電流通路の一端及びゲートが上記第４
の抵抗素子の他端に接続され、電流通路の他端が基準電
位のノードに接続された第１極性の第３のＭＯＳトラン
ジスタと、ソース、ドレイン間の電流通路の一端が電源
電圧の供給ノードに接続され、ゲートが上記第１の抵抗
素子の他端に接続された第２極性の第４のＭＯＳトラン
ジスタと、上記第４のＭＯＳトランジスタのソース、ド
レイン間の電流通路の他端と基準電位のノードとの間に
接続された第５の抵抗素子とを含んで構成されている。
０または２１において、前記第１の電圧検知回路は、一
端が電源電圧の供給ノードに接続された第１の抵抗素子
と、ソース、ドレイン間の電流通路の一端及びゲートが
上記第１の抵抗素子の他端に接続され、電流通路の他端
が基準電位のノードに接続された第１極性の第１のＭＯ
Ｓトランジスタと、ソース、ドレイン間の電流通路の一
端が電源電圧の供給ノードに接続され、ゲートが上記第
１の抵抗素子の他端に接続された第２極性の第２のＭＯ
Ｓトランジスタと、上記第２のＭＯＳトランジスタのソ
ース、ドレイン間の電流通路の他端と基準電位のノード
との間に接続された第２の抵抗素子とを含んで構成さ
れ、前記第２の電圧検知回路は、一端が電源電圧の供給
ノードに接続された第３の抵抗素子と、一端が上記第３
の抵抗素子の他端に接続された第４の抵抗素子と、ソー
ス、ドレイン間の電流通路の一端及びゲートが上記第４
の抵抗素子の他端に接続され、電流通路の他端が基準電
位のノードに接続された第１極性の第３のＭＯＳトラン
ジスタと、ソース、ドレイン間の電流通路の一端が電源
電圧の供給ノードに接続され、ゲートが上記第１の抵抗
素子の他端に接続された第２極性の第４のＭＯＳトラン
ジスタと、上記第４のＭＯＳトランジスタのソース、ド
レイン間の電流通路の他端と基準電位のノードとの間に
接続された第５の抵抗素子とを含んで構成されている。
【００５０】請求項２３の半導体集積回路は、請求項２
２において、前記第１の電圧検知回路には、前記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
一端と前記第２の抵抗素子との接続ノードにおける信号
を増幅して前記第１の電圧の検知信号を発生する第１の
増幅回路がさらに設けられ、前記第２の電圧検知回路に
は、前記第４のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端と前記第５の抵抗素子との接続ノー
ドにおける信号を増幅して前記第２の電圧の検知信号を
発生する第２の増幅回路がさらに設けられている。
２において、前記第１の電圧検知回路には、前記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
一端と前記第２の抵抗素子との接続ノードにおける信号
を増幅して前記第１の電圧の検知信号を発生する第１の
増幅回路がさらに設けられ、前記第２の電圧検知回路に
は、前記第４のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端と前記第５の抵抗素子との接続ノー
ドにおける信号を増幅して前記第２の電圧の検知信号を
発生する第２の増幅回路がさらに設けられている。
【００５１】請求項２４の半導体集積回路は、請求項２
０または２１において、前記第１の電圧検知回路は、一
端が電源電圧の供給ノードに接続された第１の抵抗素子
と、アノード、カソード間の電流通路の一端が上記第１
の抵抗素子の他端に接続され、電流通路の他端が基準電
位のノードに接続された第１のＰＮ接合素子と、ソー
ス、ドレイン間の電流通路の一端が電源電圧の供給ノー
ドに接続され、ゲートが上記第１の抵抗素子の他端に接
続された第１のＭＯＳトランジスタと、上記第１のＭＯ
Ｓトランジスタのソース、ドレイン間の電流通路の他端
と基準電位のノードとの間に接続された第２の抵抗素子
とを含んで構成され、前記第２の電圧検知回路は、一端
が電源電圧の供給ノードに接続された第３の抵抗素子
と、一端が上記第３の抵抗素子の他端に接続された第４
の抵抗素子と、アノード、カソード間の電流通路の一端
が上記第４の抵抗素子の他端に接続され、電流通路の他
端が基準電位のノードに接続された第２のＰＮ接合素子
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第３の抵抗素子の
他端に接続され、前記第１のＭＯＳトランジスタと同一
チャネル型の第２のＭＯＳトランジスタと、上記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
他端と基準電位のノードとの間に接続された第５の抵抗
素子とを含んで構成されている。
０または２１において、前記第１の電圧検知回路は、一
端が電源電圧の供給ノードに接続された第１の抵抗素子
と、アノード、カソード間の電流通路の一端が上記第１
の抵抗素子の他端に接続され、電流通路の他端が基準電
位のノードに接続された第１のＰＮ接合素子と、ソー
ス、ドレイン間の電流通路の一端が電源電圧の供給ノー
ドに接続され、ゲートが上記第１の抵抗素子の他端に接
続された第１のＭＯＳトランジスタと、上記第１のＭＯ
Ｓトランジスタのソース、ドレイン間の電流通路の他端
と基準電位のノードとの間に接続された第２の抵抗素子
とを含んで構成され、前記第２の電圧検知回路は、一端
が電源電圧の供給ノードに接続された第３の抵抗素子
と、一端が上記第３の抵抗素子の他端に接続された第４
の抵抗素子と、アノード、カソード間の電流通路の一端
が上記第４の抵抗素子の他端に接続され、電流通路の他
端が基準電位のノードに接続された第２のＰＮ接合素子
と、ソース、ドレイン間の電流通路の一端が電源電圧の
供給ノードに接続され、ゲートが上記第３の抵抗素子の
他端に接続され、前記第１のＭＯＳトランジスタと同一
チャネル型の第２のＭＯＳトランジスタと、上記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
他端と基準電位のノードとの間に接続された第５の抵抗
素子とを含んで構成されている。
【００５２】請求項２５の半導体集積回路は、請求項２
４において、前記第１の電圧検知回路には、前記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
一端と前記第２の抵抗素子との接続ノードにおける信号
を増幅して前記第１の電圧の検知信号を発生する第１の
増幅回路がさらに設けられ、前記第２の電圧検知回路に
は、前記第４のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端と前記第５の抵抗素子との接続ノー
ドにおける信号を増幅して前記第２の電圧の検知信号を
発生する第２の増幅回路がさらに設けられている。
４において、前記第１の電圧検知回路には、前記第２の
ＭＯＳトランジスタのソース、ドレイン間の電流通路の
一端と前記第２の抵抗素子との接続ノードにおける信号
を増幅して前記第１の電圧の検知信号を発生する第１の
増幅回路がさらに設けられ、前記第２の電圧検知回路に
は、前記第４のＭＯＳトランジスタのソース、ドレイン
間の電流通路の一端と前記第５の抵抗素子との接続ノー
ドにおける信号を増幅して前記第２の電圧の検知信号を
発生する第２の増幅回路がさらに設けられている。
【００５３】請求項２６の半導体集積回路は、外部から
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧と第２の電圧を検知する電圧検知回
路を具備し、上記電圧検知回路は、電源電圧の供給ノー
ドと第１のノードとの間に直列接続された少なくとも３
個の第１の抵抗素子と、ソース、ドレイン間の電流通路
が上記第１のノードと基準電位のノードとの間に接続さ
れ、ゲートが上記第１のノードに接続された第１チャネ
ル型の第１のＭＯＳトランジスタと、ソース、ドレイン
間の電流通路の一端が電源電圧の供給ノードに接続さ
れ、ゲートが上記少なくとも３個の第１の抵抗素子の直
列接続ノードのうち上記第１のノードに近い側の第１の
直列接続ノードに接続された第２チャネル型の第２のＭ
ＯＳトランジスタと、一端が上記第２のＭＯＳトランジ
スタのソース、ドレイン間の電流通路の他端に接続さ
れ、他端が基準電位のノードに接続された第２の抵抗素
子と、上記第２の抵抗素子の一端の信号を増幅して上記
第１の電圧の検知信号を発生する第１の増幅回路と、ソ
ース、ドレイン間の電流通路の一端が電源電圧の供給ノ
ードに接続され、ゲートが上記少なくとも３個の第１の
抵抗素子の直列接続ノードのうち上記電源電圧の供給ノ
ードに近い側の直列接続ノードであって上記第１の直列
接続ノードとは異なる第２の直列接続ノードに接続され
た第２チャネル型の第３のＭＯＳトランジスタと、一端
が上記第３のＭＯＳトランジスタのソース、ドレイン間
の電流通路の他端に接続され、他端が基準電位のノード
に接続された第３の抵抗素子と、上記第３の抵抗素子の
一端の信号を増幅して上記第２の電圧の検知信号を発生
する第２の増幅回路とを有する。
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧と第２の電圧を検知する電圧検知回
路を具備し、上記電圧検知回路は、電源電圧の供給ノー
ドと第１のノードとの間に直列接続された少なくとも３
個の第１の抵抗素子と、ソース、ドレイン間の電流通路
が上記第１のノードと基準電位のノードとの間に接続さ
れ、ゲートが上記第１のノードに接続された第１チャネ
ル型の第１のＭＯＳトランジスタと、ソース、ドレイン
間の電流通路の一端が電源電圧の供給ノードに接続さ
れ、ゲートが上記少なくとも３個の第１の抵抗素子の直
列接続ノードのうち上記第１のノードに近い側の第１の
直列接続ノードに接続された第２チャネル型の第２のＭ
ＯＳトランジスタと、一端が上記第２のＭＯＳトランジ
スタのソース、ドレイン間の電流通路の他端に接続さ
れ、他端が基準電位のノードに接続された第２の抵抗素
子と、上記第２の抵抗素子の一端の信号を増幅して上記
第１の電圧の検知信号を発生する第１の増幅回路と、ソ
ース、ドレイン間の電流通路の一端が電源電圧の供給ノ
ードに接続され、ゲートが上記少なくとも３個の第１の
抵抗素子の直列接続ノードのうち上記電源電圧の供給ノ
ードに近い側の直列接続ノードであって上記第１の直列
接続ノードとは異なる第２の直列接続ノードに接続され
た第２チャネル型の第３のＭＯＳトランジスタと、一端
が上記第３のＭＯＳトランジスタのソース、ドレイン間
の電流通路の他端に接続され、他端が基準電位のノード
に接続された第３の抵抗素子と、上記第３の抵抗素子の
一端の信号を増幅して上記第２の電圧の検知信号を発生
する第２の増幅回路とを有する。
【００５４】請求項２７の半導体集積回路は、外部から
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧と第２の電圧を検知する電圧検知回
路を具備し、上記電圧検知回路は、電源電圧の供給ノー
ドと第１のノードとの間に直列接続された少なくとも３
個の第１の抵抗素子と、アノード、カソード間の電流通
路の一端が上記第１のノードに接続され、電流通路の他
端が基準電位のノードに接続されたＰＮ接合素子と、ソ
ース、ドレイン間の電流通路の一端が電源電圧の供給ノ
ードに接続され、ゲートが上記少なくとも３個の第１の
抵抗素子の直列接続ノードのうち上記第１のノードに近
い側の第１の直列接続ノードに接続された第１のＭＯＳ
トランジスタと、一端が上記第１のＭＯＳトランジスタ
のソース、ドレイン間の電流通路の他端に接続され、他
端が基準電位のノードに接続された第２の抵抗素子と、
上記第２の抵抗素子の一端の信号を増幅して上記第１の
電圧の検知信号を発生する第１の増幅回路と、ソース、
ドレイン間の電流通路の一端が電源電圧の供給ノードに
接続され、ゲートが上記少なくとも３個の第１の抵抗素
子の直列接続ノードのうち上記電源電圧の供給ノードに
近い側の直列接続ノードであって上記第１の直列接続ノ
ードとは異なる第２の直列接続ノードに接続され、上記
第１のＭＯＳトランジスタと同一チャネル型の第２のＭ
ＯＳトランジスタと、一端が上記第２のＭＯＳトランジ
スタのソース、ドレイン間の電流通路の他端に接続さ
れ、他端が基準電位のノードに接続された第３の抵抗素
子と、上記第３の抵抗素子の一端の信号を増幅して上記
第２の電圧の検知信号を発生する第２の増幅回路とを有
する。
与えられる電源電圧の値が第１の電圧以下のときには全
ての機能を停止させ、電源電圧の値が第１の電圧を越え
かつ第１の電圧よりも高い第２の電圧以下のときには機
能の一部を停止させるようにした半導体集積回路におい
て、上記第１の電圧と第２の電圧を検知する電圧検知回
路を具備し、上記電圧検知回路は、電源電圧の供給ノー
ドと第１のノードとの間に直列接続された少なくとも３
個の第１の抵抗素子と、アノード、カソード間の電流通
路の一端が上記第１のノードに接続され、電流通路の他
端が基準電位のノードに接続されたＰＮ接合素子と、ソ
ース、ドレイン間の電流通路の一端が電源電圧の供給ノ
ードに接続され、ゲートが上記少なくとも３個の第１の
抵抗素子の直列接続ノードのうち上記第１のノードに近
い側の第１の直列接続ノードに接続された第１のＭＯＳ
トランジスタと、一端が上記第１のＭＯＳトランジスタ
のソース、ドレイン間の電流通路の他端に接続され、他
端が基準電位のノードに接続された第２の抵抗素子と、
上記第２の抵抗素子の一端の信号を増幅して上記第１の
電圧の検知信号を発生する第１の増幅回路と、ソース、
ドレイン間の電流通路の一端が電源電圧の供給ノードに
接続され、ゲートが上記少なくとも３個の第１の抵抗素
子の直列接続ノードのうち上記電源電圧の供給ノードに
近い側の直列接続ノードであって上記第１の直列接続ノ
ードとは異なる第２の直列接続ノードに接続され、上記
第１のＭＯＳトランジスタと同一チャネル型の第２のＭ
ＯＳトランジスタと、一端が上記第２のＭＯＳトランジ
スタのソース、ドレイン間の電流通路の他端に接続さ
れ、他端が基準電位のノードに接続された第３の抵抗素
子と、上記第３の抵抗素子の一端の信号を増幅して上記
第２の電圧の検知信号を発生する第２の増幅回路とを有
する。
【００５５】請求項２８の半導体集積回路は、請求項２
６または２７において、前記半導体集積回路がフラッシ
ュＥＥＰＲＯＭであり、前記第２の電圧以下で停止する
機能がメモリセルに対するデータの書き込み機能及びメ
モリセルのデータ消去機能である。
６または２７において、前記半導体集積回路がフラッシ
ュＥＥＰＲＯＭであり、前記第２の電圧以下で停止する
機能がメモリセルに対するデータの書き込み機能及びメ
モリセルのデータ消去機能である。
【００５６】
【発明の実施の形態】以下図面を参照してこの発明を実
施の形態により説明する。
施の形態により説明する。
【００５７】図１はこの発明に係る半導体集積回路をフ
ラッシュＥＥＰＲＯＭに実施した場合のチップ内部の構
成を示すブロック図である。図において、メモリセルア
レイ１１内には、それぞれ複数のビット線ＢＬ及びワー
ド線ＷＬ（それぞれ１本のみ図示）と、それぞれフロー
ティングゲート、コントロールゲート、ソース及びドレ
インを有し、フローティングゲートに電子を注入するこ
とでコントロールゲートからみたしきい値が変化するこ
とによってデータのプログラム（書き込み）が行われ、
データ消去が電気的に行われる複数のメモリセル（フラ
ッシュセル、１個のみ図示）ＭＣが設けられている。な
お、各メモリセルＭＣのコントロールゲートは複数のワ
ード線ＷＬのうちの一つに接続され、ドレインは複数の
ビット線ＢＬのうちの一つに接続されている。また、各
メモリセルＭＣのソースは、例えばビット線単位又はワ
ード線単位もしくはブロック単位で共通のソース線（図
示せず）に接続されている。
ラッシュＥＥＰＲＯＭに実施した場合のチップ内部の構
成を示すブロック図である。図において、メモリセルア
レイ１１内には、それぞれ複数のビット線ＢＬ及びワー
ド線ＷＬ（それぞれ１本のみ図示）と、それぞれフロー
ティングゲート、コントロールゲート、ソース及びドレ
インを有し、フローティングゲートに電子を注入するこ
とでコントロールゲートからみたしきい値が変化するこ
とによってデータのプログラム（書き込み）が行われ、
データ消去が電気的に行われる複数のメモリセル（フラ
ッシュセル、１個のみ図示）ＭＣが設けられている。な
お、各メモリセルＭＣのコントロールゲートは複数のワ
ード線ＷＬのうちの一つに接続され、ドレインは複数の
ビット線ＢＬのうちの一つに接続されている。また、各
メモリセルＭＣのソースは、例えばビット線単位又はワ
ード線単位もしくはブロック単位で共通のソース線（図
示せず）に接続されている。
【００５８】アドレスバッファ１２は外部からのアドレ
ス信号を受けて内部アドレス信号を発生する。アドレス
バッファ１２で発生される内部アドレス信号は、ロウデ
コーダ１３、カラムデコーダ１４及びソースデコーダ１
５にそれぞれ供給される。
ス信号を受けて内部アドレス信号を発生する。アドレス
バッファ１２で発生される内部アドレス信号は、ロウデ
コーダ１３、カラムデコーダ１４及びソースデコーダ１
５にそれぞれ供給される。
【００５９】入出力コントロール回路１６は、外部から
入力されるチップイネーブル信号／ＣＥ、ライトイネー
ブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥ
を受け、これらの入力信号に基づいて内部回路の動作を
制御するための各種制御信号を発生する。例えば、チッ
プイネーブル信号／ＣＥに基づく制御信号は前記アドレ
スバッファ１２に供給され、アドレスバッファ１２では
この制御信号に基づいて内部アドレス信号の発生動作が
制御される。アウトプットイネーブル信号／ＯＥに基づ
く制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／
Ｏバッファではこの制御信号に基づいてデータの出力動
作が可能にされる。ライトイネーブル信号／ＷＥに基づ
く制御信号は後述する書き込み回路に供給され、書き込
み回路ではこの制御信号に基づいてデータの書き込み動
作が可能にされる。
入力されるチップイネーブル信号／ＣＥ、ライトイネー
ブル信号／ＷＥ及びアウトプットイネーブル信号／ＯＥ
を受け、これらの入力信号に基づいて内部回路の動作を
制御するための各種制御信号を発生する。例えば、チッ
プイネーブル信号／ＣＥに基づく制御信号は前記アドレ
スバッファ１２に供給され、アドレスバッファ１２では
この制御信号に基づいて内部アドレス信号の発生動作が
制御される。アウトプットイネーブル信号／ＯＥに基づ
く制御信号は後述するＩ／Ｏバッファに供給され、Ｉ／
Ｏバッファではこの制御信号に基づいてデータの出力動
作が可能にされる。ライトイネーブル信号／ＷＥに基づ
く制御信号は後述する書き込み回路に供給され、書き込
み回路ではこの制御信号に基づいてデータの書き込み動
作が可能にされる。
【００６０】上記ロウデコーダ１３は、上記内部アドレ
ス信号（内部ロウアドレス信号）に基づいて、上記メモ
リセルアレイ１１内のワード線ＷＬを選択する。
ス信号（内部ロウアドレス信号）に基づいて、上記メモ
リセルアレイ１１内のワード線ＷＬを選択する。
【００６１】カラムセレクタ１７は、上記カラムデコー
ダ１４からのデコード出力に基づいて、上記メモリセル
アレイ１１内のビット線ＢＬを選択する。
ダ１４からのデコード出力に基づいて、上記メモリセル
アレイ１１内のビット線ＢＬを選択する。
【００６２】上記ソースデコーダ１５は、上記内部アド
レス信号に基づいて、上記メモリセルアレイ１１内のソ
ース線を選択し、この選択したソース線に所定の電圧を
供給する。
レス信号に基づいて、上記メモリセルアレイ１１内のソ
ース線を選択し、この選択したソース線に所定の電圧を
供給する。
【００６３】書き込み回路１８は、データの書き込み時
に、上記メモリセルアレイ１１内の選択されたメモリセ
ルに対して書き込みデータを供給してデータを書き込
む。
に、上記メモリセルアレイ１１内の選択されたメモリセ
ルに対して書き込みデータを供給してデータを書き込
む。
【００６４】センスアンプ回路（Ｓ／Ａ）１９は、デー
タの読み出し時に、上記メモリセルアレイ１１内の選択
されたメモリセルからの読み出しデータをセンスする。
タの読み出し時に、上記メモリセルアレイ１１内の選択
されたメモリセルからの読み出しデータをセンスする。
【００６５】Ｉ／Ｏバッファ２０は、データの書き込み
時には外部から供給されるデータを上記書き込み回路１
８に供給し、データの読み出し時には上記センスアンプ
回路１９でセンスされるデータを外部に出力する。ま
た、このＩ／Ｏバッファ２０には各動作モード、すなわ
ちデータの書き込み／消去／読み出しの動作モードを設
定するためのコマンドデータも供給される。
時には外部から供給されるデータを上記書き込み回路１
８に供給し、データの読み出し時には上記センスアンプ
回路１９でセンスされるデータを外部に出力する。ま
た、このＩ／Ｏバッファ２０には各動作モード、すなわ
ちデータの書き込み／消去／読み出しの動作モードを設
定するためのコマンドデータも供給される。
【００６６】さらに、上記Ｉ／Ｏバッファ２０にはコマ
ンド／ユーザインターフェース回路２１が接続されてい
る。このコマンド／ユーザインターフェース回路２１に
は上記入出力コントロール回路１６から出力される制御
信号も入力されている。このコマンド／ユーザインター
フェース回路２１は、前記ライトイネーブル信号／ＷＥ
が活性化されるタイミング時にＩ／Ｏバッファ２０から
入力されるコマンドデータを受ける。そして、このコマ
ンド／ユーザインターフェース回路２１の出力は内部コ
ントロール回路２２に供給される。
ンド／ユーザインターフェース回路２１が接続されてい
る。このコマンド／ユーザインターフェース回路２１に
は上記入出力コントロール回路１６から出力される制御
信号も入力されている。このコマンド／ユーザインター
フェース回路２１は、前記ライトイネーブル信号／ＷＥ
が活性化されるタイミング時にＩ／Ｏバッファ２０から
入力されるコマンドデータを受ける。そして、このコマ
ンド／ユーザインターフェース回路２１の出力は内部コ
ントロール回路２２に供給される。
【００６７】上記内部コントロール回路２２には、上記
コマンド／ユーザインターフェース回路２１が受けたコ
マンドデータの他にそれぞれ電源電圧を検知する第１、
第２の電圧検知回路２３、２４からの検知出力が供給さ
れる。第１の電圧検知回路２３は、このチップの内部回
路の全ての回路機能を停止させるような前記第１の電圧
レベルＶPOWERON を検知するものであり、第２の電圧検
知回路２４は、データの読み出し動作は行えても書き込
み／消去動作は行えないように内部動作を制御する前記
第２の電圧レベルＶLVDDを検知する。
コマンド／ユーザインターフェース回路２１が受けたコ
マンドデータの他にそれぞれ電源電圧を検知する第１、
第２の電圧検知回路２３、２４からの検知出力が供給さ
れる。第１の電圧検知回路２３は、このチップの内部回
路の全ての回路機能を停止させるような前記第１の電圧
レベルＶPOWERON を検知するものであり、第２の電圧検
知回路２４は、データの読み出し動作は行えても書き込
み／消去動作は行えないように内部動作を制御する前記
第２の電圧レベルＶLVDDを検知する。
【００６８】上記内部コントロール回路２２は、上記コ
マンドデータ及び上記第１、第２の電圧検知回路２３、
２４からの検知出力に応じた内部制御信号を発生する。
そして、この内部制御信号は内部電源／昇圧回路２５に
供給される。
マンドデータ及び上記第１、第２の電圧検知回路２３、
２４からの検知出力に応じた内部制御信号を発生する。
そして、この内部制御信号は内部電源／昇圧回路２５に
供給される。
【００６９】内部電源／昇圧回路２５は、外部からの電
源電圧を受け、この外部電源電圧から内部電源電圧を発
生する共に、チャージポンプを用いて正極性や負極性の
高電圧を発生する。ここで発生される電圧は同一チップ
内の各回路に分配される。例えば、正極性の高電圧はロ
ウデコーダ１３、ソースデコーダ１５等に供給され、負
極性の電圧はロウデコーダ１３等に供給される。
源電圧を受け、この外部電源電圧から内部電源電圧を発
生する共に、チャージポンプを用いて正極性や負極性の
高電圧を発生する。ここで発生される電圧は同一チップ
内の各回路に分配される。例えば、正極性の高電圧はロ
ウデコーダ１３、ソースデコーダ１５等に供給され、負
極性の電圧はロウデコーダ１３等に供給される。
【００７０】次に、このような構成のフラッシュＥＥＰ
ＲＯＭの動作を簡単に説明する。データ読み出し／書き
込み／消去を行う場合、アドレスバッファ１２にはメモ
リセルを選択するためのアドレス信号が供給される。ま
た、データ書き込みのときはＩ／Ｏバッファに書き込み
用のデータが供給される。そして、アドレスバッファ１
２に供給されたアドレス信号に基づいてメモリセルアレ
イ１１内のメモリセルＭＣが選択される。
ＲＯＭの動作を簡単に説明する。データ読み出し／書き
込み／消去を行う場合、アドレスバッファ１２にはメモ
リセルを選択するためのアドレス信号が供給される。ま
た、データ書き込みのときはＩ／Ｏバッファに書き込み
用のデータが供給される。そして、アドレスバッファ１
２に供給されたアドレス信号に基づいてメモリセルアレ
イ１１内のメモリセルＭＣが選択される。
【００７１】図２は動作モードの一つであるデータ書き
込み動作時の処理の流れ図を示している。前記Ｉ／Ｏバ
ッファ２０を介してコマンド／ユーザインターフェース
回路２１にコマンドが入力されると、内部コントロール
回路２２の制御により、内部電源／昇圧回路２５からデ
ータ書き込みのための昇圧電圧が発生され、ロウデコー
ダ１３に供給される。
込み動作時の処理の流れ図を示している。前記Ｉ／Ｏバ
ッファ２０を介してコマンド／ユーザインターフェース
回路２１にコマンドが入力されると、内部コントロール
回路２２の制御により、内部電源／昇圧回路２５からデ
ータ書き込みのための昇圧電圧が発生され、ロウデコー
ダ１３に供給される。
【００７２】図２に示すように、データ書き込み時には
まずベリファイが行われる。このベリファイとは、書き
込みが行われたメモリセルからデータを読み出し、十分
に書き込みが行われているかどうかをチェックする機能
である。このベリファイ時に十分な書き込みが行われて
いなければ、そのメモリセルに対して書き込みが行われ
る。この書き込みの際は、前記図１２で示したように、
選択メモリセルのコントロールゲートに１０Ｖの高電圧
（ＶＧ）を所定期間供給することにより行われる。な
お、このとき、ドレインには５Ｖの電圧（ＶＤ）が供給
され、ソースには０Ｖの電圧（ＶＳ）がそれぞれ供給さ
れる。書き込み動作の終了後は再びベリファイが行われ
る。そして、十分な書き込みが行われているならば、読
み出しモードに移行して書き込みが終了する。
まずベリファイが行われる。このベリファイとは、書き
込みが行われたメモリセルからデータを読み出し、十分
に書き込みが行われているかどうかをチェックする機能
である。このベリファイ時に十分な書き込みが行われて
いなければ、そのメモリセルに対して書き込みが行われ
る。この書き込みの際は、前記図１２で示したように、
選択メモリセルのコントロールゲートに１０Ｖの高電圧
（ＶＧ）を所定期間供給することにより行われる。な
お、このとき、ドレインには５Ｖの電圧（ＶＤ）が供給
され、ソースには０Ｖの電圧（ＶＳ）がそれぞれ供給さ
れる。書き込み動作の終了後は再びベリファイが行われ
る。そして、十分な書き込みが行われているならば、読
み出しモードに移行して書き込みが終了する。
【００７３】上記説明は、電源電圧ＶDDの値が動作保証
電圧を満たしている場合、すなわち、電圧検知回路２３
ではＶDD＞ＶPOWERON に応じた検知信号が発生され、電
圧検知回路２４ではＶDD＞ＶLVDDに応じた検知信号が発
生されている場合である。
電圧を満たしている場合、すなわち、電圧検知回路２３
ではＶDD＞ＶPOWERON に応じた検知信号が発生され、電
圧検知回路２４ではＶDD＞ＶLVDDに応じた検知信号が発
生されている場合である。
【００７４】一方、データ書き込み時に電圧検知回路２
４でＶDD＜ＶLVDDなる状態が検知され、この電圧検知回
路２４で検知信号ＳLVDDが発生されると、どのような状
態であっても直ちに読み出しモードに移行する。この結
果、電源電圧低下に基づく誤書き込みを防止することが
できる。さらに、図２には示さないが、データ書き込み
時に電圧検知回路２３でＶDD＜ＶPOWERON なる状態が検
知され、この電圧検知回路２３で検知信号ＳPOWERON が
発生されると、読み出し動作を含む全ての動作が停止す
る。
４でＶDD＜ＶLVDDなる状態が検知され、この電圧検知回
路２４で検知信号ＳLVDDが発生されると、どのような状
態であっても直ちに読み出しモードに移行する。この結
果、電源電圧低下に基づく誤書き込みを防止することが
できる。さらに、図２には示さないが、データ書き込み
時に電圧検知回路２３でＶDD＜ＶPOWERON なる状態が検
知され、この電圧検知回路２３で検知信号ＳPOWERON が
発生されると、読み出し動作を含む全ての動作が停止す
る。
【００７５】なお、データ消去の際にも、電圧検知回路
２４でＶDD＜ＶLVDDなる状態が検知されて検知信号ＳLV
DDが発生されると、どのような状態であっても直ちに読
み出しモードに移行し、さらに電圧検知回路２３でＶDD
＜ＶPOWERON なる状態が検知されて検知信号ＳPOWERON
が発生されると、読み出し動作を含む全ての動作が停止
する。
２４でＶDD＜ＶLVDDなる状態が検知されて検知信号ＳLV
DDが発生されると、どのような状態であっても直ちに読
み出しモードに移行し、さらに電圧検知回路２３でＶDD
＜ＶPOWERON なる状態が検知されて検知信号ＳPOWERON
が発生されると、読み出し動作を含む全ての動作が停止
する。
【００７６】図３は図１中に設けられたＶPOWERON レベ
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの具体回路構成
を示している。
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの具体回路構成
を示している。
【００７７】図３（ａ）に示した第１の電圧検知回路２
３では、電源電圧ＶDDのノードに抵抗Ｒ１の一端が接続
されている。この抵抗Ｒ１の他端にはＮＭＯＳ３１のド
レイン及びゲートが接続されている。上記ＮＭＯＳ３１
のソースは接地電位ＧＮＤのノードに接続されている。
また、電源電圧ＶDDのノードにはＰＭＯＳ３２のソース
が接続されている。このＰＭＯＳ３２のゲートは上記抵
抗Ｒ１の他端に接続されている。上記ＰＭＯＳ３２のド
レインには抵抗Ｒ２の一端が接続されており、この抵抗
Ｒ２の他端は接地電位のノードに接続されている。そし
て、上記ＰＭＯＳ３２のドレインと上記抵抗Ｒ２との接
続ノードには、このノードにおける信号を増幅して、電
源電圧ＶDDがＶPOWERON レベルよりも低いあるいはＶPO
WERON レベル以上であることを示す検知信号ＳPOWERON
を発生するための縦続接続された２個のインバータ３
３、３４からなる増幅回路３５が接続されている。
３では、電源電圧ＶDDのノードに抵抗Ｒ１の一端が接続
されている。この抵抗Ｒ１の他端にはＮＭＯＳ３１のド
レイン及びゲートが接続されている。上記ＮＭＯＳ３１
のソースは接地電位ＧＮＤのノードに接続されている。
また、電源電圧ＶDDのノードにはＰＭＯＳ３２のソース
が接続されている。このＰＭＯＳ３２のゲートは上記抵
抗Ｒ１の他端に接続されている。上記ＰＭＯＳ３２のド
レインには抵抗Ｒ２の一端が接続されており、この抵抗
Ｒ２の他端は接地電位のノードに接続されている。そし
て、上記ＰＭＯＳ３２のドレインと上記抵抗Ｒ２との接
続ノードには、このノードにおける信号を増幅して、電
源電圧ＶDDがＶPOWERON レベルよりも低いあるいはＶPO
WERON レベル以上であることを示す検知信号ＳPOWERON
を発生するための縦続接続された２個のインバータ３
３、３４からなる増幅回路３５が接続されている。
【００７８】図３（ｂ）に示した第２の電圧検知回路２
４は上記第１の電圧検知回路２３と同一の回路構成を有
しているが、第１の電圧検知回路２２と異なる点は、前
記抵抗Ｒ１に変えて抵抗Ｒ３が用いられており、かつ前
記抵抗Ｒ２に変えて抵抗Ｒ４が用いられていることであ
る。そして、上記抵抗Ｒ１〜Ｒ４の各値は、以下に示す
３通りの関係のいずれか一つを満たすように設定されて
いる。
４は上記第１の電圧検知回路２３と同一の回路構成を有
しているが、第１の電圧検知回路２２と異なる点は、前
記抵抗Ｒ１に変えて抵抗Ｒ３が用いられており、かつ前
記抵抗Ｒ２に変えて抵抗Ｒ４が用いられていることであ
る。そして、上記抵抗Ｒ１〜Ｒ４の各値は、以下に示す
３通りの関係のいずれか一つを満たすように設定されて
いる。
【００７９】（１）Ｒ３＜Ｒ１かつＲ４＝Ｒ２ （２）Ｒ３＝Ｒ１かつＲ４＜Ｒ２ （３）Ｒ３＜Ｒ１かつＲ４＜Ｒ２ なお、ＮＭＯＳ３１及びＰＭＯＳ３２それぞれの素子寸
法は第１、第２の電圧検知回路２３、２４共に同じであ
り、それぞれの等価抵抗は等しいとする。
法は第１、第２の電圧検知回路２３、２４共に同じであ
り、それぞれの等価抵抗は等しいとする。
【００８０】図３（ａ）に示した第１の電圧検知回路２
３では、その電圧検知レベルであるＶPOWERON レベル
は、従来例で説明したようにＮＭＯＳ３１のしきい値電
圧とＰＭＯＳ３２のしきい値電圧との和のである（ＶTH
N ＋｜ＶTHP ｜）で与えられる。
３では、その電圧検知レベルであるＶPOWERON レベル
は、従来例で説明したようにＮＭＯＳ３１のしきい値電
圧とＰＭＯＳ３２のしきい値電圧との和のである（ＶTH
N ＋｜ＶTHP ｜）で与えられる。
【００８１】図３（ｂ）に示した第２の電圧検知回路２
４では、上記（１）の関係であるＲ３＜Ｒ１かつＲ４＝
Ｒ２を満たすように抵抗値が設定されているとすると、
ＮＭＯＳ３１には第１の電圧検知回路２３内のＮＭＯＳ
３１に比べて大きな電流が流れる。このため、このＮＭ
ＯＳ３１が三極管動作する領域では、第２の電圧検知回
路２４内のＮＭＯＳ３１のゲート電位（しきい値電圧）
は第１の電圧検知回路２３内のＮＭＯＳ３１のゲート電
位よりも高くなる。従って、第２の電圧検知回路２４に
おける電圧検知レベルＶPOWERON レベルは第１の電圧検
知回路２３よりも高いものとなり、ＮＭＯＳ３１のしき
い値電圧の増加分をαで表すと（ＶTHN＋｜ＶTHP ｜＋
α）となる。
４では、上記（１）の関係であるＲ３＜Ｒ１かつＲ４＝
Ｒ２を満たすように抵抗値が設定されているとすると、
ＮＭＯＳ３１には第１の電圧検知回路２３内のＮＭＯＳ
３１に比べて大きな電流が流れる。このため、このＮＭ
ＯＳ３１が三極管動作する領域では、第２の電圧検知回
路２４内のＮＭＯＳ３１のゲート電位（しきい値電圧）
は第１の電圧検知回路２３内のＮＭＯＳ３１のゲート電
位よりも高くなる。従って、第２の電圧検知回路２４に
おける電圧検知レベルＶPOWERON レベルは第１の電圧検
知回路２３よりも高いものとなり、ＮＭＯＳ３１のしき
い値電圧の増加分をαで表すと（ＶTHN＋｜ＶTHP ｜＋
α）となる。
【００８２】一方、第２の電圧検知回路２４において、
上記（２）の関係であるＲ３＝Ｒ１かつＲ４＜Ｒ２を満
たすように抵抗値が設定されている場合、ＰＭＯＳ３２
には第１の電圧検知回路２３内のＰＭＯＳ３２に比べて
大きな電流が流れる。このため、このＰＭＯＳ３２が三
極管動作する領域では、第２の電圧検知回路２４内のＰ
ＭＯＳ３２のしきい値電圧は第１の電圧検知回路２３内
のＰＭＯＳ３２のしきい値電圧（いずれも絶対値）より
も高くなる。従って、第２の電圧検知回路２４における
電圧検知レベルＶPOWERON レベルは第１の電圧検知回路
２３のそれよりも高いものとなり、ＰＭＯＳ３２のしき
い値電圧の増加分をβで表すと（ＶTHN＋｜ＶTHP ｜＋
β）となる。
上記（２）の関係であるＲ３＝Ｒ１かつＲ４＜Ｒ２を満
たすように抵抗値が設定されている場合、ＰＭＯＳ３２
には第１の電圧検知回路２３内のＰＭＯＳ３２に比べて
大きな電流が流れる。このため、このＰＭＯＳ３２が三
極管動作する領域では、第２の電圧検知回路２４内のＰ
ＭＯＳ３２のしきい値電圧は第１の電圧検知回路２３内
のＰＭＯＳ３２のしきい値電圧（いずれも絶対値）より
も高くなる。従って、第２の電圧検知回路２４における
電圧検知レベルＶPOWERON レベルは第１の電圧検知回路
２３のそれよりも高いものとなり、ＰＭＯＳ３２のしき
い値電圧の増加分をβで表すと（ＶTHN＋｜ＶTHP ｜＋
β）となる。
【００８３】さらに、第２の電圧検知回路２４におい
て、上記（３）の関係であるＲ３＜Ｒ１かつＲ４＜Ｒ２
を満たすように抵抗値が設定されている場合、ＮＭＯＳ
３１及びＰＭＯＳ３２にはそれぞれ第１の電圧検知回路
２３内のＮＭＯＳ３１及びＰＭＯＳ３２に比べてそれぞ
れ大きな電流が流れるので、この場合の第２の電圧検知
回路２４におけるＶPOWERON レベルは（ＶTHN ＋｜ＶTH
P ｜＋α＋β）となる。
て、上記（３）の関係であるＲ３＜Ｒ１かつＲ４＜Ｒ２
を満たすように抵抗値が設定されている場合、ＮＭＯＳ
３１及びＰＭＯＳ３２にはそれぞれ第１の電圧検知回路
２３内のＮＭＯＳ３１及びＰＭＯＳ３２に比べてそれぞ
れ大きな電流が流れるので、この場合の第２の電圧検知
回路２４におけるＶPOWERON レベルは（ＶTHN ＋｜ＶTH
P ｜＋α＋β）となる。
【００８４】上記した３通りのいずれの場合にも、第２
の電圧検知回路２４における検知レベルは第１の電圧検
知回路２３における検知レベルよりも大きくなる。しか
も、上記した第１、第２の電圧検知回路２３、２４にお
ける電源電圧ＶDDの検知レベルＶPOWERON 、ＶLVDDは、
電源電圧、周囲温度、プロセスバラツキ等の影響を受け
ないので、一度、抵抗値を設定すると２つの検知レベル
の大小関係は反転せず常に一定となる。
の電圧検知回路２４における検知レベルは第１の電圧検
知回路２３における検知レベルよりも大きくなる。しか
も、上記した第１、第２の電圧検知回路２３、２４にお
ける電源電圧ＶDDの検知レベルＶPOWERON 、ＶLVDDは、
電源電圧、周囲温度、プロセスバラツキ等の影響を受け
ないので、一度、抵抗値を設定すると２つの検知レベル
の大小関係は反転せず常に一定となる。
【００８５】この結果、図１に示したフラッシュＥＥＰ
ＲＯＭでは、書き込み／消去動作時の最悪保証電圧を、
読み出し動作時の最低保証電圧よりも常に高目に設定す
ることができ、電源低下による誤書き込み／誤消去を防
止することができる。
ＲＯＭでは、書き込み／消去動作時の最悪保証電圧を、
読み出し動作時の最低保証電圧よりも常に高目に設定す
ることができ、電源低下による誤書き込み／誤消去を防
止することができる。
【００８６】なお、図３に示した第１、第２の電圧検知
回路２３、２４において、ＶPOWERON レベルとＶLVDDレ
ベルとの差を大きく取る必要がある場合には、Ｒ３＜＜
Ｒ１、またはＲ４＜＜Ｒ２に設定し、ＭＯＳトランジス
タの導通抵抗に比較して抵抗Ｒ３、Ｒ４の抵抗値が低く
なるように設定すればよい。
回路２３、２４において、ＶPOWERON レベルとＶLVDDレ
ベルとの差を大きく取る必要がある場合には、Ｒ３＜＜
Ｒ１、またはＲ４＜＜Ｒ２に設定し、ＭＯＳトランジス
タの導通抵抗に比較して抵抗Ｒ３、Ｒ４の抵抗値が低く
なるように設定すればよい。
【００８７】図４は図１中に設けられたＶPOWERON レベ
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの他の回路構成
を示している。図４（ａ）に示す第１の電圧検知回路２
３及び図４（ｂ）に示す第２の電圧検知回路２４がそれ
ぞれ図３と異なる点は、前記ＮＭＯＳ３１の代わりにＰ
Ｎ接合ダイオード３６を設けるようにしたものである。
すなわち、このダイオード３６のアノードは前記抵抗Ｒ
１またはＲ３の他端に接続され、カソードは接地電位の
ノードに接続されている。
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの他の回路構成
を示している。図４（ａ）に示す第１の電圧検知回路２
３及び図４（ｂ）に示す第２の電圧検知回路２４がそれ
ぞれ図３と異なる点は、前記ＮＭＯＳ３１の代わりにＰ
Ｎ接合ダイオード３６を設けるようにしたものである。
すなわち、このダイオード３６のアノードは前記抵抗Ｒ
１またはＲ３の他端に接続され、カソードは接地電位の
ノードに接続されている。
【００８８】先の図３の回路では、検知レベルが（ＶTH
N ＋｜ＶTHP ｜）または（ＶTHN ＋｜ＶTHP ｜＋γ：た
だしγはαまたはβまたはα＋β）で決定されるが、こ
の図４のものではダイオード接続されたＮＭＯＳ３１に
変えてＰＮ接合ダイオード３６を用いるようにしている
ので、（ＶTHN ＋｜ＶTHP ｜）に相当する電圧レベルは
（Ｖｆ＋｜ＶTHP ｜：ＶｆはＰＮ接合ダイオードの順方
向電圧）となる。
N ＋｜ＶTHP ｜）または（ＶTHN ＋｜ＶTHP ｜＋γ：た
だしγはαまたはβまたはα＋β）で決定されるが、こ
の図４のものではダイオード接続されたＮＭＯＳ３１に
変えてＰＮ接合ダイオード３６を用いるようにしている
ので、（ＶTHN ＋｜ＶTHP ｜）に相当する電圧レベルは
（Ｖｆ＋｜ＶTHP ｜：ＶｆはＰＮ接合ダイオードの順方
向電圧）となる。
【００８９】この場合にも、第１、第２の電圧検知回路
２３、２４における検知レベルは電源電圧、周囲温度、
プロセスバラツキ等の影響を受けず、一度、抵抗値を設
定すると２つの検知レベルの大小関係は反転しない。
２３、２４における検知レベルは電源電圧、周囲温度、
プロセスバラツキ等の影響を受けず、一度、抵抗値を設
定すると２つの検知レベルの大小関係は反転しない。
【００９０】図５は図１中に設けられたＶPOWERON レベ
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれのさらに他の回
路構成を示している。上記図３に示したものでは第１、
第２の電圧検知回路２３、２４でそれぞれ１個のＮＭＯ
Ｓ３１を用いるようにしているが、図５（ａ）、（ｂ）
のものでは、前記抵抗Ｒ１またはＲ３の他端と接地電位
との間に２個のＮＭＯＳ３１ａ、ＮＭＯＳ３１ｂを直列
接続することによって、前記ＶPOWERON レベル及びＶLV
DDレベルがさらにＮＭＯＳ１個のしきい値電圧分だけ高
くなるようにしたものである。なお、この例では抵抗Ｒ
１またはＲ３の他端と接地電位との間に２個のＮＭＯＳ
を直列接続しているが、これは２個以上のＮＭＯＳを直
列接続するようにしてもよい。
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれのさらに他の回
路構成を示している。上記図３に示したものでは第１、
第２の電圧検知回路２３、２４でそれぞれ１個のＮＭＯ
Ｓ３１を用いるようにしているが、図５（ａ）、（ｂ）
のものでは、前記抵抗Ｒ１またはＲ３の他端と接地電位
との間に２個のＮＭＯＳ３１ａ、ＮＭＯＳ３１ｂを直列
接続することによって、前記ＶPOWERON レベル及びＶLV
DDレベルがさらにＮＭＯＳ１個のしきい値電圧分だけ高
くなるようにしたものである。なお、この例では抵抗Ｒ
１またはＲ３の他端と接地電位との間に２個のＮＭＯＳ
を直列接続しているが、これは２個以上のＮＭＯＳを直
列接続するようにしてもよい。
【００９１】図６は図１中に設けられたＶPOWERON レベ
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの他の回路構成
を示している。図６（ａ）に示す第１の電圧検知回路２
３及び図６（ｂ）に示す第２の電圧検知回路２４がそれ
ぞれ図５と異なる点は、前記２個のＮＭＯＳ３１ａ、３
１ｂの代わりに直列接続された２個のＰＮ接合ダイオー
ド３６ａ、３６ｂを設けるようにしたものである。
ル検知用の第１の電圧検知回路２３及びＶLVDDレベル検
知用の第２の電圧検知回路２４それぞれの他の回路構成
を示している。図６（ａ）に示す第１の電圧検知回路２
３及び図６（ｂ）に示す第２の電圧検知回路２４がそれ
ぞれ図５と異なる点は、前記２個のＮＭＯＳ３１ａ、３
１ｂの代わりに直列接続された２個のＰＮ接合ダイオー
ド３６ａ、３６ｂを設けるようにしたものである。
【００９２】この場合には、前記図４のものに比べて前
記ＶPOWERON レベル及びＶLVDDレベルがダイオード１個
の順方向電圧分だけ高くなる。また、図５の場合と同様
に、抵抗Ｒ１またはＲ３の他端と接地電位との間に２個
以上のダイオードを直列接続するようにしてもよい。
記ＶPOWERON レベル及びＶLVDDレベルがダイオード１個
の順方向電圧分だけ高くなる。また、図５の場合と同様
に、抵抗Ｒ１またはＲ３の他端と接地電位との間に２個
以上のダイオードを直列接続するようにしてもよい。
【００９３】図７は図１中に設けられたＶLVDDレベル検
知用の第２の電圧検知回路２４の他の回路構成を示して
いる。なお、この図７に示した第２の電圧検知回路２４
を使用する場合、第１の電圧検知回路２３として図３
（ａ）に示したものが使用される。この図７の第２の電
圧検知回路２４は、図３（ａ）の第１の電圧検知回路２
３と比べて、前記抵抗Ｒ１の代わりに直列接続された２
個の抵抗Ｒ１１、Ｒ１２が用いられている点と、前記Ｐ
ＭＯＳ３２のゲートがこの抵抗Ｒ１１、Ｒ１２の直列接
続ノードに接続されている点とが異なっている。なお、
Ｒ１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
知用の第２の電圧検知回路２４の他の回路構成を示して
いる。なお、この図７に示した第２の電圧検知回路２４
を使用する場合、第１の電圧検知回路２３として図３
（ａ）に示したものが使用される。この図７の第２の電
圧検知回路２４は、図３（ａ）の第１の電圧検知回路２
３と比べて、前記抵抗Ｒ１の代わりに直列接続された２
個の抵抗Ｒ１１、Ｒ１２が用いられている点と、前記Ｐ
ＭＯＳ３２のゲートがこの抵抗Ｒ１１、Ｒ１２の直列接
続ノードに接続されている点とが異なっている。なお、
Ｒ１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
【００９４】この第２の電圧検知回路２４では、電源電
圧ＶDDとＮＭＯＳ３１のゲート電位ＶTHN との間の電位
差（ＶDD−ＶTHN ）を２個の抵抗Ｒ１１、Ｒ１２で分割
してＰＭＯＳ３２のゲートに与えることにより、電源電
圧検知レベルＶLVDDを、図３（ａ）の第１の電圧検知回
路２３における検知レベルＶPOWERON に比べて大きくな
るようにしている。この場合のＶLVDDレベルは下記の式
で与えられる。
圧ＶDDとＮＭＯＳ３１のゲート電位ＶTHN との間の電位
差（ＶDD−ＶTHN ）を２個の抵抗Ｒ１１、Ｒ１２で分割
してＰＭＯＳ３２のゲートに与えることにより、電源電
圧検知レベルＶLVDDを、図３（ａ）の第１の電圧検知回
路２３における検知レベルＶPOWERON に比べて大きくな
るようにしている。この場合のＶLVDDレベルは下記の式
で与えられる。
【００９５】 ＶLVDD＝ＶTHN ＋｛（Ｒ１１＋Ｒ１２）／Ｒ１１｝｜ＶTHP ｜ ＝ＶPOWERON ＋（Ｒ１／Ｒ１１）｜ＶTHP ｜ 図８は図１中に設けられたＶLVDDレベル検知用の第２の
電圧検知回路２４の他の回路構成を示している。なお、
この図８に示した第２の電圧検知回路２４を使用する場
合、第１の電圧検知回路２３として図４（ａ）に示した
ものが使用される。この図８の第２の電圧検知回路２４
は、図４（ａ）の第１の電圧検知回路２３と比べて、前
記抵抗Ｒ１の代わりに直列接続された２個の抵抗Ｒ１
１、Ｒ１２が用いられている点と、前記ＰＭＯＳ３２の
ゲートがこの抵抗Ｒ１１、Ｒ１２の直列接続ノードに接
続されている点とが異なっている。なお、この場合もＲ
１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
電圧検知回路２４の他の回路構成を示している。なお、
この図８に示した第２の電圧検知回路２４を使用する場
合、第１の電圧検知回路２３として図４（ａ）に示した
ものが使用される。この図８の第２の電圧検知回路２４
は、図４（ａ）の第１の電圧検知回路２３と比べて、前
記抵抗Ｒ１の代わりに直列接続された２個の抵抗Ｒ１
１、Ｒ１２が用いられている点と、前記ＰＭＯＳ３２の
ゲートがこの抵抗Ｒ１１、Ｒ１２の直列接続ノードに接
続されている点とが異なっている。なお、この場合もＲ
１１、Ｒ１２の直列抵抗値はＲ１の抵抗値と等しい。
【００９６】この図８に示した第２の電圧検知回路２４
は、図７のものと比べてＮＭＯＳ３１がダイオード３６
に変わっているだけであり、図７と同様に考えることが
でき、ＶPOWERON レベルよりも高いＶLVDDレベルを得る
ことができる。
は、図７のものと比べてＮＭＯＳ３１がダイオード３６
に変わっているだけであり、図７と同様に考えることが
でき、ＶPOWERON レベルよりも高いＶLVDDレベルを得る
ことができる。
【００９７】なお、上記図７及び図８に示した回路を第
２の電圧検知回路２４として使用する場合について説明
したが、これは抵抗Ｒ１１とＲ１２の抵抗比を異ならせ
ることにより第１の電圧検知回路２３としても使用する
ことができる。これは、第２の電圧検知回路２４の検知
レベルを（ＶTHN ＋｜ＶTHP ｜）以上に設定する要望が
ある場合に好適である。
２の電圧検知回路２４として使用する場合について説明
したが、これは抵抗Ｒ１１とＲ１２の抵抗比を異ならせ
ることにより第１の電圧検知回路２３としても使用する
ことができる。これは、第２の電圧検知回路２４の検知
レベルを（ＶTHN ＋｜ＶTHP ｜）以上に設定する要望が
ある場合に好適である。
【００９８】すなわち、図７または図８に示すような回
路を２回路設け、一方をＶPOWERONレベル検知用の第１
の電圧検知回路として用い、他方をＶLVDDレベル検知用
の第２の電圧検知回路として用いることができる。この
場合、ＶPOWERON レベル検知用の第１の電圧検知回路に
おける抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の
値が、ＶLVDDレベル検知用の第２の電圧検知回路におけ
る抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の値よ
りも小さくなるように抵抗値を設定することにより、Ｖ
POWERON ＜ＶLVDDとすることができる。
路を２回路設け、一方をＶPOWERONレベル検知用の第１
の電圧検知回路として用い、他方をＶLVDDレベル検知用
の第２の電圧検知回路として用いることができる。この
場合、ＶPOWERON レベル検知用の第１の電圧検知回路に
おける抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の
値が、ＶLVDDレベル検知用の第２の電圧検知回路におけ
る抵抗Ｒ１１とＲ１２との比（Ｒ１２／Ｒ１１）の値よ
りも小さくなるように抵抗値を設定することにより、Ｖ
POWERON ＜ＶLVDDとすることができる。
【００９９】このようにした場合、第１の電圧検知回路
に比較して第２の電圧検知回路における時定数が短くな
り、より高速動作させることができる。
に比較して第２の電圧検知回路における時定数が短くな
り、より高速動作させることができる。
【０１００】上記図３〜図８に示した各電圧検知回路は
いずれの場合にもＶPOWERON レベル検知用とＶLVDDレベ
ル検知用の二つに分けていたが、これは必ずしも分ける
必要はなく、図９及び図１０に示すように一つにまとめ
ることもできる。
いずれの場合にもＶPOWERON レベル検知用とＶLVDDレベ
ル検知用の二つに分けていたが、これは必ずしも分ける
必要はなく、図９及び図１０に示すように一つにまとめ
ることもできる。
【０１０１】図９に示す電圧検知回路は、前記図３の電
圧検知回路における抵抗Ｒ１もしくはＲ２の代わりに直
列接続された３個の抵抗Ｒ２１、Ｒ２２、Ｒ２２を設
け、前記検知信号ＳPOWERON 発生用のＰＭＯＳ３２、抵
抗Ｒ２及び増幅回路３５からなる回路に相当するものと
してＰＭＯＳ３２ａ、抵抗Ｒ２ａ及び増幅回路３５ａか
らなる回路を設け、前記検知信号ＳLVDD発生用のＰＭＯ
Ｓ３２、抵抗Ｒ４及び増幅回路３５からなる回路に相当
するものとしてＰＭＯＳ３２ｂ、抵抗Ｒ２ｂ及び増幅回
路３５ｂからなる回路を設け、ＰＭＯＳ３２ａのゲート
には上記抵抗Ｒ２２とＲ２３の直列接続ノードにおける
電圧を供給し、ＰＭＯＳ３２ｂのゲートには上記抵抗Ｒ
２１とＲ２２の直列接続ノードにおける電圧を供給する
ようにしたものである。
圧検知回路における抵抗Ｒ１もしくはＲ２の代わりに直
列接続された３個の抵抗Ｒ２１、Ｒ２２、Ｒ２２を設
け、前記検知信号ＳPOWERON 発生用のＰＭＯＳ３２、抵
抗Ｒ２及び増幅回路３５からなる回路に相当するものと
してＰＭＯＳ３２ａ、抵抗Ｒ２ａ及び増幅回路３５ａか
らなる回路を設け、前記検知信号ＳLVDD発生用のＰＭＯ
Ｓ３２、抵抗Ｒ４及び増幅回路３５からなる回路に相当
するものとしてＰＭＯＳ３２ｂ、抵抗Ｒ２ｂ及び増幅回
路３５ｂからなる回路を設け、ＰＭＯＳ３２ａのゲート
には上記抵抗Ｒ２２とＲ２３の直列接続ノードにおける
電圧を供給し、ＰＭＯＳ３２ｂのゲートには上記抵抗Ｒ
２１とＲ２２の直列接続ノードにおける電圧を供給する
ようにしたものである。
【０１０２】このような回路においても互いに検知レベ
ルが異なる検知信号ＳPOWERON 、ＳLVDDを発生させるこ
とができる。
ルが異なる検知信号ＳPOWERON 、ＳLVDDを発生させるこ
とができる。
【０１０３】図１０に示す電圧検知回路は、図９の電圧
検知回路内のＮＭＯＳ３１の代わりにＰＮ接合ダイオー
ド３６を用いるようにした点のみが異なる。
検知回路内のＮＭＯＳ３１の代わりにＰＮ接合ダイオー
ド３６を用いるようにした点のみが異なる。
【０１０４】なお、上記図９、図１０の例では、電源電
圧ＶDDとＮＭＯＳ３１のドレインもしくはダイオード３
６のアノードとの間に３個の抵抗Ｒ２１、Ｒ２２、Ｒ２
３を直列接続する場合について説明したが、これは３個
以上の抵抗を直列接続するようにしてもよい。
圧ＶDDとＮＭＯＳ３１のドレインもしくはダイオード３
６のアノードとの間に３個の抵抗Ｒ２１、Ｒ２２、Ｒ２
３を直列接続する場合について説明したが、これは３個
以上の抵抗を直列接続するようにしてもよい。
【０１０５】ところで、上記実施の形態では、ある電源
電圧以下では全ての回路機能を停止させ、電源電圧があ
る程度高いときには機能の一部を停止させ、さらに電源
電圧が十分に高いときには全ての機能が動作可能となる
半導体集積回路の例としてフラッシュＥＥＰＲＯＭを挙
げたが、これは電源電圧を２つの電圧レベルで検知する
ことにより回路機能の制御を行う半導体集積回路であれ
ばどのようなものにも適用が可能であることはいうまで
もない。
電圧以下では全ての回路機能を停止させ、電源電圧があ
る程度高いときには機能の一部を停止させ、さらに電源
電圧が十分に高いときには全ての機能が動作可能となる
半導体集積回路の例としてフラッシュＥＥＰＲＯＭを挙
げたが、これは電源電圧を２つの電圧レベルで検知する
ことにより回路機能の制御を行う半導体集積回路であれ
ばどのようなものにも適用が可能であることはいうまで
もない。
【０１０６】
【発明の効果】以上説明したようにこの発明によれば、
電源電圧を２つの電圧レベルで検知することにより回路
機能の制御を行う半導体集積回路において、２つの電圧
レベルの大小関係が動作を保証する電源電圧レベルによ
って反転せず、これによって誤動作の発生を防止するこ
とができる。
電源電圧を２つの電圧レベルで検知することにより回路
機能の制御を行う半導体集積回路において、２つの電圧
レベルの大小関係が動作を保証する電源電圧レベルによ
って反転せず、これによって誤動作の発生を防止するこ
とができる。
【図１】この発明に係る半導体集積回路をフラッシュＥ
ＥＰＲＯＭに実施した場合のチップ内部の全体の構成を
示すブロック図。
ＥＰＲＯＭに実施した場合のチップ内部の全体の構成を
示すブロック図。
【図２】図１のフラッシュＥＥＰＲＯＭにおけるデータ
書き込み動作時の処理を示す流れ図。
書き込み動作時の処理を示す流れ図。
【図３】図１中の第１、第２の電圧検知回路の回路図。
【図４】図１中の第１、第２の電圧検知回路の回路図。
【図５】図１中の第１、第２の電圧検知回路の回路図。
【図６】図１中の第１、第２の電圧検知回路の回路図。
【図７】図１中の第２の電圧検知回路の回路図。
【図８】図１中の第２の電圧検知回路の回路図。
【図９】図１で使用可能な電圧検知回路の回路図。
【図１０】図１で使用可能な電圧検知回路の回路図。
【図１１】従来の電圧検知回路の回路図。
【図１２】不揮発性トランジスタのシンボル及びデータ
読み出し／書き込み／消去時にコントロールゲート、ド
レイン、ソース及びバックゲートに供給する電圧をまと
めて示す図。
読み出し／書き込み／消去時にコントロールゲート、ド
レイン、ソース及びバックゲートに供給する電圧をまと
めて示す図。
【図１３】フラシュＥＥＰＲＯＭに内蔵される昇圧回路
の回路図。
の回路図。
【図１４】従来の電圧検知回路の回路図。
【図１５】図１４の電圧検知回路で使用されるレファレ
ンス電位を発生するＢＧＲ（Band Gap Reference）回路
の回路図。
ンス電位を発生するＢＧＲ（Band Gap Reference）回路
の回路図。
【符号の説明】 １１…メモリセルアレイ、 １２…アドレスバッファ、 １３…ロウデコーダ、 １４…カラムデコーダ、 １５…ソースデコーダ、 １６…入出力コントロール回路、 １７…カラムセレクタ、 １８…書き込み回路、 １９…センスアンプ回路（Ｓ／Ａ）、 ２０…Ｉ／Ｏバッファ、 ２１…コマンド／ユーザインターフェース回路、 ２２…内部コントロール回路、 ２３…第１の電圧検知回路、 ２４…第２の電圧検知回路、 ２５…内部電源／昇圧回路、 ３１、３１ａ、３１ｂ…ＮＭＯＳ（Ｎチャネル型ＭＯＳ
トランジスタ）、 ３２、３２ａ、３２ｂ…ＰＭＯＳ（Ｐチャネル型ＭＯＳ
トランジスタ）、 ３３、３４…インバータ、 ３５、３５ａ、３５ｂ…増幅回路、 ３６、３６ａ、３６ｂ…ＰＮ接合ダイオード、 Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ４、Ｒ１１、Ｒ
１２、Ｒ２１、Ｒ２２、Ｒ２３…抵抗。
トランジスタ）、 ３２、３２ａ、３２ｂ…ＰＭＯＳ（Ｐチャネル型ＭＯＳ
トランジスタ）、 ３３、３４…インバータ、 ３５、３５ａ、３５ｂ…増幅回路、 ３６、３６ａ、３６ｂ…ＰＮ接合ダイオード、 Ｒ１、Ｒ２、Ｒ２ａ、Ｒ２ｂ、Ｒ３、Ｒ４、Ｒ１１、Ｒ
１２、Ｒ２１、Ｒ２２、Ｒ２３…抵抗。
Claims (28)
- 【請求項１】 外部から与えられる電源電圧の値が第１
の電圧以下のときには全ての機能を停止させ、電源電圧
の値が第１の電圧を越えかつ第１の電圧よりも高い第２
の電圧以下のときには機能の一部を停止させるようにし
た半導体集積回路において、 上記第１の電圧を検知する第１の電圧検知回路と、 上記第２の電圧を検知する第２の電圧検知回路とを具備
し、 上記第１及び第２の電圧検知回路はそれぞれＭＯＳトラ
ンジスタのしきい値電圧の和の電圧もしくはＭＯＳトラ
ンジスタのしきい値電圧とＰＮ接合電圧との和の電圧に
基づいて電源電圧を検知し、かつ第１及び第２の電圧検
知回路は同一の回路構成を有しそれぞれ内部の抵抗の値
の設定によって互いに異なる電圧を検知するように構成
したことを特徴する半導体集積回路。 - 【請求項２】 前記半導体集積回路がフラッシュＥＥＰ
ＲＯＭであり、前記第２の電圧以下で停止する機能がメ
モリセルに対するデータの書き込み機能及びメモリセル
のデータ消去機能であることを特徴とする請求項１に記
載の半導体集積回路。 - 【請求項３】 前記第１及び第２の電圧検知回路はそれ
ぞれ、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 ソース、ドレイン間の電流通路の一端及びゲートが上記
第１の抵抗素子の他端に接続され、電流通路の他端が基
準電位のノードに接続された第１極性の第１のＭＯＳト
ランジスタと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続された第２極性の第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第２の抵抗素子とを含んで構成されていることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項４】 前記第１の電圧検知回路内の第１の抵抗
素子の値が前記第２の電圧検知回路内の第１の抵抗素子
よりも大きく設定されており、かつ前記第１の電圧検知
回路内の第２の抵抗素子の値と前記第２の電圧検知回路
内の第２の抵抗素子の値が等しく設定されていることを
特徴とする請求項３に記載の半導体集積回路。 - 【請求項５】 前記第１の電圧検知回路内の第１の抵抗
素子の値が前記第２の電圧検知回路内の第１の抵抗素子
の値と等しく設定されており、かつ前記第１の電圧検知
回路内の第２の抵抗素子の値が前記第２の電圧検知回路
内の第２の抵抗素子の値よりも大きく設定されているこ
とを特徴とする請求項３に記載の半導体集積回路。 - 【請求項６】 前記第１の電圧検知回路内の第１の抵抗
素子の値が前記第２の電圧検知回路内の第１の抵抗素子
よりも大きく設定されており、かつ前記第１の電圧検知
回路内の第２の抵抗素子の値が前記第２の電圧検知回路
内の第２の抵抗素子の値よりも大きく設定されているこ
とを特徴とする請求項３に記載の半導体集積回路。 - 【請求項７】 前記第１及び第２の電圧検知回路にはそ
れぞれ、 前記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の一端と前記第２の抵抗素子との接続ノードに
おける信号を増幅して前記第１及び第２の電圧の検知信
号を発生する増幅回路がさらに設けられていることを特
徴とする請求項３、４、５、６のいずれか一つに記載の
半導体集積回路。 - 【請求項８】 前記第１及び第２の電圧検知回路はそれ
ぞれ、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 それぞれソース、ドレイン間の電流通路の一端とゲート
とが接続され、ソース、ドレイン間の電流通路が上記第
１の抵抗素子の他端と基準電位のノードとの間に直列接
続された２個以上の第１極性の第１のＭＯＳトランジス
タと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続された第２極性の第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第２の抵抗素子とを含んで構成されていることを特徴と
する請求項１に記載の半導体集積回路。 - 【請求項９】 前記第１の電圧検知回路内の第１の抵抗
素子の値が前記第２の電圧検知回路内の第１の抵抗素子
よりも大きく設定されており、かつ前記第１の電圧検知
回路内の第２の抵抗素子の値と前記第２の電圧検知回路
内の第２の抵抗素子の値が等しく設定されていることを
特徴とする請求項８に記載の半導体集積回路。 - 【請求項１０】 前記第１の電圧検知回路内の第１の抵
抗素子の値が前記第２の電圧検知回路内の第１の抵抗素
子の値と等しく設定されており、かつ前記第１の電圧検
知回路内の第２の抵抗素子の値が前記第２の電圧検知回
路内の第２の抵抗素子の値よりも大きく設定されている
ことを特徴とする請求項８に記載の半導体集積回路。 - 【請求項１１】 前記第１の電圧検知回路内の第１の抵
抗素子の値が前記第２の電圧検知回路内の第１の抵抗素
子よりも大きく設定されており、かつ前記第１の電圧検
知回路内の第２の抵抗素子の値が前記第２の電圧検知回
路内の第２の抵抗素子の値よりも大きく設定されている
ことを特徴とする請求項８に記載の半導体集積回路。 - 【請求項１２】 前記第１及び第２の電圧検知回路には
それぞれ、 前記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の一端と前記第２の抵抗素子との接続ノードの
信号を増幅して前記第１及び第２の電圧の検知信号を発
生する増幅回路がさらに設けられていることを特徴とす
る請求項８、９、１０、１１のいずれか一つに記載の半
導体集積回路。 - 【請求項１３】 前記第１及び第２の電圧検知回路はそ
れぞれ、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 アノード、カソード間の電流通路の一端が上記第１の抵
抗素子の他端に接続され、電流通路の他端が基準電位の
ノードに接続されたＰＮ接合素子と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続されたＭＯＳトランジスタと、 上記ＭＯＳトランジスタのソース、ドレイン間の電流通
路の他端と基準電位のノードとの間に接続された第２の
抵抗素子とを含んで構成されていることを特徴とする請
求項１に記載の半導体集積回路。 - 【請求項１４】 前記第１の電圧検知回路内の第１の抵
抗素子の値が前記第２の電圧検知回路内の第１の抵抗素
子よりも大きく設定されており、かつ前記第１の電圧検
知回路内の第２の抵抗素子の値と前記第２の電圧検知回
路内の第２の抵抗素子の値が等しく設定されていること
を特徴とする請求項１３に記載の半導体集積回路。 - 【請求項１５】 前記第１の電圧検知回路内の第１の抵
抗素子の値が前記第２の電圧検知回路内の第１の抵抗素
子の値と等しく設定されており、かつ前記第１の電圧検
知回路内の第２の抵抗素子の値が前記第２の電圧検知回
路内の第２の抵抗素子の値よりも大きく設定されている
ことを特徴とする請求項１３に記載の半導体集積回路。 - 【請求項１６】 前記第１の電圧検知回路内の第１の抵
抗素子の値が前記第２の電圧検知回路内の第１の抵抗素
子よりも大きく設定されており、かつ前記第１の電圧検
知回路内の第２の抵抗素子の値が前記第２の電圧検知回
路内の第２の抵抗素子の値よりも大きく設定されている
ことを特徴とする請求項１３に記載の半導体集積回路。 - 【請求項１７】 前記第１及び第２の電圧検知回路には
それぞれ、 前記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の一端と前記第２の抵抗素子との接続ノードに
おける信号を増幅して前記第１及び第２の電圧の検知信
号を発生する増幅回路がさらに設けられていることを特
徴とする請求項１３、１４、１５、１６のいずれか一つ
に記載の半導体集積回路。 - 【請求項１８】 前記第１及び第２の電圧検知回路はそ
れぞれ、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 一端が上記第１の抵抗素子の他端に接続された第２の抵
抗素子と、 ソース、ドレイン間の電流通路の一端とゲートが接続さ
れ、ソース、ドレイン間の電流通路が上記第２の抵抗素
子の他端と基準電位のノードとの間に接続された第１極
性の第１のＭＯＳトランジスタと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１及び第２の抵抗素
子の接続点に接続された第２極性の第２のＭＯＳトラン
ジスタと、 上記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第３の抵抗素子とを含んで構成され、 第１、第２の電圧検知回路における第１、第２の抵抗素
子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知
回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知
回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設
定されていることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項１９】 前記第１及び第２の電圧検知回路はそ
れぞれ、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 一端が上記第１の抵抗素子の他端に接続された第２の抵
抗素子と、 アノード、カソード間の電流通路の一端が上記第２の抵
抗素子の他端に接続され、電流通路の他端が基準電位の
ノードに接続されたＰＮ接合素子と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１及び第２の抵抗素
子の接続点に接続されたＭＯＳトランジスタと、 上記ＭＯＳトランジスタのソース、ドレイン間の電流通
路の他端と基準電位のノードとの間に接続された第３の
抵抗素子とを含んで構成され、 第１、第２の電圧検知回路における第１、第２の抵抗素
子の値をＲ１１、Ｒ１２としたときに、第１の電圧検知
回路におけるＲ１２／Ｒ１１の比の値が第２の電圧検知
回路におけるＲ１２／Ｒ１１の比の値に比べて小さく設
定されていることを特徴とする請求項１に記載の半導体
集積回路。 - 【請求項２０】 外部から与えられる電源電圧の値が第
１の電圧以下のときには全ての機能を停止させ、電源電
圧の値が第１の電圧を越えかつ第１の電圧よりも高い第
２の電圧以下のときには機能の一部を停止させるように
した半導体集積回路において、 上記第１の電圧を検知する第１の電圧検知回路と、 上記第２の電圧を検知する第２の電圧検知回路とを具備
し、 上記第１及び第２の電圧検知回路はそれぞれＭＯＳトラ
ンジスタのしきい値電圧の和の電圧もしくはＭＯＳトラ
ンジスタのしきい値電圧とＰＮ接合電圧との和の電圧に
基づいて電源電圧を検知し、かつ第１及び第２の電圧検
知回路はそれぞれ内部の抵抗の値の設定によって互いに
異なる電圧を検知するように構成したことを特徴する半
導体集積回路。 - 【請求項２１】 前記半導体集積回路がフラッシュＥＥ
ＰＲＯＭであり、前記第２の電圧以下で停止する機能が
メモリセルに対するデータの書き込み機能及びメモリセ
ルのデータ消去機能であることを特徴とする請求項２０
に記載の半導体集積回路。 - 【請求項２２】 前記第１の電圧検知回路は、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 ソース、ドレイン間の電流通路の一端及びゲートが上記
第１の抵抗素子の他端に接続され、電流通路の他端が基
準電位のノードに接続された第１極性の第１のＭＯＳト
ランジスタと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続された第２極性の第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第２の抵抗素子とを含んで構成され、 前記第２の電圧検知回路は、 一端が電源電圧の供給ノードに接続された第３の抵抗素
子と、 一端が上記第３の抵抗素子の他端に接続された第４の抵
抗素子と、 ソース、ドレイン間の電流通路の一端及びゲートが上記
第４の抵抗素子の他端に接続され、電流通路の他端が基
準電位のノードに接続された第１極性の第３のＭＯＳト
ランジスタと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続された第２極性の第４のＭＯＳトランジスタと、 上記第４のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第５の抵抗素子とを含んで構成されていることを特徴と
する請求項２０または２１に記載の半導体集積回路。 - 【請求項２３】 前記第１の電圧検知回路には、前記第
２のＭＯＳトランジスタのソース、ドレイン間の電流通
路の一端と前記第２の抵抗素子との接続ノードにおける
信号を増幅して前記第１の電圧の検知信号を発生する第
１の増幅回路がさらに設けられ、 前記第２の電圧検知回路には、前記第４のＭＯＳトラン
ジスタのソース、ドレイン間の電流通路の一端と前記第
５の抵抗素子との接続ノードにおける信号を増幅して前
記第２の電圧の検知信号を発生する第２の増幅回路がさ
らに設けられていることを特徴とする請求項２２に記載
の半導体集積回路。 - 【請求項２４】 前記第１の電圧検知回路は、 一端が電源電圧の供給ノードに接続された第１の抵抗素
子と、 アノード、カソード間の電流通路の一端が上記第１の抵
抗素子の他端に接続され、電流通路の他端が基準電位の
ノードに接続された第１のＰＮ接合素子と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第１の抵抗素子の他端
に接続された第１のＭＯＳトランジスタと、 上記第１のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第２の抵抗素子とを含んで構成され、 前記第２の電圧検知回路は、 一端が電源電圧の供給ノードに接続された第３の抵抗素
子と、 一端が上記第３の抵抗素子の他端に接続された第４の抵
抗素子と、 アノード、カソード間の電流通路の一端が上記第４の抵
抗素子の他端に接続され、電流通路の他端が基準電位の
ノードに接続された第２のＰＮ接合素子と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記第３の抵抗素子の他端
に接続され、前記第１のＭＯＳトランジスタと同一チャ
ネル型の第２のＭＯＳトランジスタと、 上記第２のＭＯＳトランジスタのソース、ドレイン間の
電流通路の他端と基準電位のノードとの間に接続された
第５の抵抗素子とを含んで構成されていることを特徴と
する請求項２０または２１に記載の半導体集積回路。 - 【請求項２５】 前記第１の電圧検知回路には、前記第
２のＭＯＳトランジスタのソース、ドレイン間の電流通
路の一端と前記第２の抵抗素子との接続ノードにおける
信号を増幅して前記第１の電圧の検知信号を発生する第
１の増幅回路がさらに設けられ、 前記第２の電圧検知回路には、前記第４のＭＯＳトラン
ジスタのソース、ドレイン間の電流通路の一端と前記第
５の抵抗素子との接続ノードにおける信号を増幅して前
記第２の電圧の検知信号を発生する第２の増幅回路がさ
らに設けられていることを特徴とする請求項２４に記載
の半導体集積回路。 - 【請求項２６】 外部から与えられる電源電圧の値が第
１の電圧以下のときには全ての機能を停止させ、電源電
圧の値が第１の電圧を越えかつ第１の電圧よりも高い第
２の電圧以下のときには機能の一部を停止させるように
した半導体集積回路において、 上記第１の電圧と第２の電圧を検知する電圧検知回路を
具備し、 上記電圧検知回路は、 電源電圧の供給ノードと第１のノードとの間に直列接続
された少なくとも３個の第１の抵抗素子と、 ソース、ドレイン間の電流通路が上記第１のノードと基
準電位のノードとの間に接続され、ゲートが上記第１の
ノードに接続された第１チャネル型の第１のＭＯＳトラ
ンジスタと、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記少なくとも３個の第１
の抵抗素子の直列接続ノードのうち上記第１のノードに
近い側の第１の直列接続ノードに接続された第２チャネ
ル型の第２のＭＯＳトランジスタと、 一端が上記第２のＭＯＳトランジスタのソース、ドレイ
ン間の電流通路の他端に接続され、他端が基準電位のノ
ードに接続された第２の抵抗素子と、 上記第２の抵抗素子の一端の信号を増幅して上記第１の
電圧の検知信号を発生する第１の増幅回路と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記少なくとも３個の第１
の抵抗素子の直列接続ノードのうち上記電源電圧の供給
ノードに近い側の直列接続ノードであって上記第１の直
列接続ノードとは異なる第２の直列接続ノードに接続さ
れた第２チャネル型の第３のＭＯＳトランジスタと、 一端が上記第３のＭＯＳトランジスタのソース、ドレイ
ン間の電流通路の他端に接続され、他端が基準電位のノ
ードに接続された第３の抵抗素子と、 上記第３の抵抗素子の一端の信号を増幅して上記第２の
電圧の検知信号を発生する第２の増幅回路とを有するこ
とを特徴とする半導体集積回路。 - 【請求項２７】 外部から与えられる電源電圧の値が第
１の電圧以下のときには全ての機能を停止させ、電源電
圧の値が第１の電圧を越えかつ第１の電圧よりも高い第
２の電圧以下のときには機能の一部を停止させるように
した半導体集積回路において、 上記第１の電圧と第２の電圧を検知する電圧検知回路を
具備し、 上記電圧検知回路は、 電源電圧の供給ノードと第１のノードとの間に直列接続
された少なくとも３個の第１の抵抗素子と、 アノード、カソード間の電流通路の一端が上記第１のノ
ードに接続され、電流通路の他端が基準電位のノードに
接続されたＰＮ接合素子と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記少なくとも３個の第１
の抵抗素子の直列接続ノードのうち上記第１のノードに
近い側の第１の直列接続ノードに接続された第１のＭＯ
Ｓトランジスタと、 一端が上記第１のＭＯＳトランジスタのソース、ドレイ
ン間の電流通路の他端に接続され、他端が基準電位のノ
ードに接続された第２の抵抗素子と、 上記第２の抵抗素子の一端の信号を増幅して上記第１の
電圧の検知信号を発生する第１の増幅回路と、 ソース、ドレイン間の電流通路の一端が電源電圧の供給
ノードに接続され、ゲートが上記少なくとも３個の第１
の抵抗素子の直列接続ノードのうち上記電源電圧の供給
ノードに近い側の直列接続ノードであって上記第１の直
列接続ノードとは異なる第２の直列接続ノードに接続さ
れ、上記第１のＭＯＳトランジスタと同一チャネル型の
第２のＭＯＳトランジスタと、 一端が上記第２のＭＯＳトランジスタのソース、ドレイ
ン間の電流通路の他端に接続され、他端が基準電位のノ
ードに接続された第３の抵抗素子と、 上記第３の抵抗素子の一端の信号を増幅して上記第２の
電圧の検知信号を発生する第２の増幅回路とを有するこ
とを特徴とする半導体集積回路。 - 【請求項２８】 前記半導体集積回路がフラッシュＥＥ
ＰＲＯＭであり、前記第２の電圧以下で停止する機能が
メモリセルに対するデータの書き込み機能及びメモリセ
ルのデータ消去機能であることを特徴とする請求項２６
または２７に記載の半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04424697A JP3621542B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
| TW087102264A TW368660B (en) | 1997-02-27 | 1998-02-18 | Semiconductor integrated circuit |
| US09/030,861 US6215332B1 (en) | 1997-02-27 | 1998-02-26 | Semiconductor integrated circuit having power supply voltage detecting function |
| KR1019980006070A KR100276189B1 (ko) | 1997-02-27 | 1998-02-26 | 반도체 집적 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04424697A JP3621542B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10241383A true JPH10241383A (ja) | 1998-09-11 |
| JP3621542B2 JP3621542B2 (ja) | 2005-02-16 |
Family
ID=12686188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04424697A Expired - Fee Related JP3621542B2 (ja) | 1997-02-27 | 1997-02-27 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6215332B1 (ja) |
| JP (1) | JP3621542B2 (ja) |
| KR (1) | KR100276189B1 (ja) |
| TW (1) | TW368660B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
| JP2012142058A (ja) * | 2011-01-05 | 2012-07-26 | Toshiba Corp | 半導体記憶装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6625757B1 (en) * | 2000-06-30 | 2003-09-23 | Intel Corporation | Method and an apparatus for checking the voltage of a device |
| JP6652457B2 (ja) * | 2016-06-29 | 2020-02-26 | キオクシア株式会社 | 昇圧回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US5086238A (en) * | 1985-07-22 | 1992-02-04 | Hitachi, Ltd. | Semiconductor supply incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| US4945267A (en) * | 1989-01-10 | 1990-07-31 | Actel Corporation | Integrated circuit bus switching circuit |
| IT1252334B (it) * | 1991-11-26 | 1995-06-08 | Sgs Thomson Microelectronics | Circuito di inizializazzione particolarmente per registri di memoria |
| JPH06103748A (ja) * | 1992-09-16 | 1994-04-15 | Mitsubishi Electric Corp | Ｉｃメモリカードの電源制御回路 |
| JPH08203281A (ja) * | 1995-01-30 | 1996-08-09 | Nec Corp | 半導体装置 |
| JP2785732B2 (ja) * | 1995-02-08 | 1998-08-13 | 日本電気株式会社 | 電源降圧回路 |
-
1997
- 1997-02-27 JP JP04424697A patent/JP3621542B2/ja not_active Expired - Fee Related
-
1998
- 1998-02-18 TW TW087102264A patent/TW368660B/zh not_active IP Right Cessation
- 1998-02-26 US US09/030,861 patent/US6215332B1/en not_active Expired - Fee Related
- 1998-02-26 KR KR1019980006070A patent/KR100276189B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010033626A (ja) * | 2008-07-25 | 2010-02-12 | Renesas Technology Corp | 半導体装置 |
| JP2012142058A (ja) * | 2011-01-05 | 2012-07-26 | Toshiba Corp | 半導体記憶装置 |
| US8559234B2 (en) | 2011-01-05 | 2013-10-15 | Kabushiki Kaisha Toshiba | Semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19980071727A (ko) | 1998-10-26 |
| US6215332B1 (en) | 2001-04-10 |
| TW368660B (en) | 1999-09-01 |
| JP3621542B2 (ja) | 2005-02-16 |
| KR100276189B1 (ko) | 2001-01-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6108246A (en) | Semiconductor memory device | |
| US4802138A (en) | Sense amplifier circuit for semiconductor memory | |
| US7236409B2 (en) | Semiconductor memory device provided with constant-current circuit having current trimming function | |
| JP2001035177A (ja) | 電圧発生回路 | |
| JP3114620B2 (ja) | 半導体記憶装置 | |
| US7579904B2 (en) | Semiconductor memory device | |
| US5396115A (en) | Current-sensing power-on reset circuit for integrated circuits | |
| JP3450629B2 (ja) | 負電圧検知回路及び不揮発性半導体記憶装置 | |
| US20090115500A1 (en) | Voltage generating circuit | |
| US6359494B2 (en) | Semiconductor integrated circuit device having an oscillation circuit using reference current source independent from influence of variation of power supply voltage and threshold voltage of transistor | |
| US8259507B2 (en) | Word line booster for flash memory device | |
| US6563737B2 (en) | Reading circuit for semiconductor non-volatile memories | |
| US7483306B2 (en) | Fast and accurate sensing amplifier for low voltage semiconductor memory | |
| JP3532721B2 (ja) | 定電圧発生回路 | |
| US5572465A (en) | Power supply configured sensing scheme for flash EEPROM | |
| JPH02172099A (ja) | 半導体メモリ集積回路 | |
| JP2002260393A (ja) | 昇圧電圧発生回路 | |
| US10990119B2 (en) | Reference voltage generation circuit, power-on detection circuit, and semiconductor device for preventing internal circuit from operating incorrectly at low voltage | |
| US6856547B2 (en) | Circuit for biasing an input node of a sense amplifier with a pre-charge stage | |
| JP3621542B2 (ja) | 半導体集積回路 | |
| JP2007129677A (ja) | リセット信号発生回路及び半導体集積回路装置 | |
| JPH10326495A (ja) | 不揮発性半導体記憶装置 | |
| JP2001160295A (ja) | 半導体集積回路 | |
| JPH0196897A (ja) | 不揮発性半導体記憶装置 | |
| JP2004047016A (ja) | 不揮発性半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040615 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040816 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20041116 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20041118 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071126 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081126 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091126 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101126 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131126 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |