CN101515476B - 非易失性半导体存储装置 - Google Patents

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Abstract

本发明提供存储单元的读出速度快的非易失半导体存储装置。其构成为：微小电流源105被连接在将存储单元101的漏极电压箝位的箝位用NMOS晶体管102上，在箝位用NMOS晶体管102中流入微小电流。存储单元101中无电流流入时，箝位用NMOS晶体管102中流入微小电流，从而防止存储单元101的漏极电压上升。箝位用NMOS晶体管102的偏置电压BIAS能够设得较高，存储单元1 01的漏极电压也变高，因此，存储单元101的电流值变大，读出放大器电路104的电流感测速度提高。

Description

非易失性半导体存储装置
技术领域
本发明涉及非易失性半导体存储装置，具体涉及设有在存储单元读出时将存储单元的漏极电压限定在所要求电压以下的箝位电路的非易失性半导体存储装置。
背景技术
非易失性半导体存储装置中，若读出时存储单元的漏极电压高，则存储单元的阈值就会变动，成为数据误读出的因素。因此，需要将读出时的存储单元的漏极电压箝位到不使存储单元的阈值电压变动的电压以下。
图3是表示传统的非易失性半导体存储装置的读出电路的电路图。图3所示的读出电路中设有：存储单元101；选择用NMOS晶体管102；箝位用NMOS晶体管103；构成反相放大器的NMOS晶体管301与恒流源302；以及读出放大器电路104。
存储单元101中，源极与接地端子连接，漏极与选择用NMOS晶体管102的源极连接，栅极与输入读出用栅极电位的CGBIAS端子连接。选择用NMOS晶体管102中，漏极与箝位用NMOS晶体管103的源极和NMOS晶体管301的栅极连接，栅极被输入用以选择读出存储单元的选择信号SG。箝位用NMOS晶体管103，设在读出放大器电路104和选择用NMOS晶体管102之间，栅极与NMOS晶体管301的漏极连接。反相放大器中，恒流源302和NMOS晶体管301串联连接在电源端子和接地端子之间。读出放大器电路104的输入端子与箝位用NMOS晶体管103的漏极连接(例如，参见专利文献1)。
如上所述的读出电路中，由于选择用NMOS晶体管102的漏极被箝位为NMOS晶体管301的阈值电压，所以选择用NMOS晶体管102导通时，存储单元101的漏极电压也被箝位为NMOS晶体管301的阈值电压。而且，通过反相放大器对箝位用NMOS晶体管103的栅极电压进行控制，箝位用NMOS晶体管103的源极被控制成为上述电压，因此，箝位电压不因流入存储单元101的电流量而变动。
图4是传统的非易失性半导体存储装置的读出电路的电路图。图4所示的读出电路中，作为图3所示的反相放大器的替换，在箝位用NMOS晶体管103的栅极上输入偏置电压BIAS，以成为所要求的箝位电压(例如，参见专利文献2)。
如上所述的读出电路，存储单元的漏极电压被箝位在从偏置电压BIAS减去箝位用NMOS晶体管103的阈值后的电压附近。
[专利文献1]特开2001-250391号公报
[专利文献2]特开平5-36288号公报
但是，图3所示的传统的非易失性半导体存储装置中，如上所述用反相放大器控制箝位电压，因此，从选择用NMOS晶体管102导通到控制到真实箝位电压需要耗费时间。也就是，从读出开始到存储单元101的漏极电压成为真实值需要时间，因此，达到读出存储单元101的电流成为真实值需要耗费时间，其结果是，从读出开始到从读出放大器电路输出真实判定结果需要耗费时间。
另外，图4所示的传统的非易失性半导体存储装置中，会发生箝位电压因读出存储单元的电流量而变化的问题。例如，在存储单元中有电流时，若偏置电压BIAS为1.2V，箝位用NMOS晶体管103的阈值为0.5V，则箝位电压成为0.7V；但存储单元中无电流时，在上述条件下，箝位电压会上升至1.2V左右，读出存储单元的阈值发生变动。因此，为了在存储单元中无电流时也将箝位电压设定在0.7V，需要使偏置电压BIAS降低到0.7V左右，因此，在存储单元中有电流时的箝位电压成为非常低的电压即0.2V。其结果是，有电流流入的存储单元的漏极电压成为非常低的0.2V，存储单元的电流值变小，因此，读出存储单元电流的读出放大器电路的判断速度降低。
如上所述，图3至图4所示的传统的非易失性半导体存储装置存在问题，即从读出开始到读出放大器电路判定存储单元的电流值需要耗费时间。
发明内容
本发明为解决上述问题构思而成，其目的在于提供不损失读出精度且读出速度快的非易失性半导体存储装置。
为解决传统技术中的问题，本发明的非易失性半导体存储装置具有如下结构。
本发明提供的非易失性半导体存储装置，在从存储单元到读出放大器电路的电流通路中设有NMOS晶体管，其栅极被输入预定的偏置电压，上述存储单元的电流从其漏极流向源极，该NMOS晶体管的源极电压被箝位为所要求的电压，从而将上述存储单元的漏极电压箝位，还设有使微小电流从上述NMOS晶体管的源极流向接地端子的微小电流源，用该微小电流源防止在对无电流流入的上述存储单元进行读出时上述存储单元的漏极电压上升。
依据本发明的非易失性半导体存储装置，就读出时将读出的存储单元漏极电压箝位的箝位电路而言，能够实现即便不使用反相放大器，箝位电压也几乎不会因存储单元电流的变动而变动的箝位电路。因此，能够将有电流流入的存储单元的漏极电压设得较高，防止存储单元的电流值降低，因此与传统的非易失性半导体存储装置读出电路相比，能够缩短从读出开始到读出放大器电路判定存储单元的电流值的时间。也就是，能够实现不损失读出精度且读出速度快的非易失性半导体存储装置。
附图说明
图1是本发明实施例的非易失性半导体存储装置的读出电路的电路图。
图2是表示本发明实施例的非易失性半导体存储装置的读出电路的具体例的电路图。
图3是传统的非易失性半导体存储装置的读出电路的电路图。
图4是传统的非易失性半导体存储装置的读出电路的电路图。
标记说明
101......存储单元
102......选择用NMOS晶体管
103、201......箝位用NMOS晶体管
104......读出放大器电路
105......微小电流源
203、302......恒流源
202、204、205、301......NMOS晶体管
具体实施方式
图1是本发明实施例的非易失性半导体存储装置的读出电路的电路图。
图1的实施例的读出电路中设有存储单元101、选择用NMOS晶体管102、箝位用NMOS晶体管103、读出放大器电路104和微小电流源105。
存储单元101中，源极与接地端子连接，栅极上连接用以输入读出用栅极电位的CGBIAS端子。选择用NMOS晶体管102中，源极与存储单元101的漏极连接，栅极上连接用以输入选择读出存储单元的选择信号SG的SG端子。箝位用NMOS晶体管103中，源极与选择用NMOS晶体管102的漏极连接，栅极上连接用以输入偏置电压BIAS的BIAS端子。读出放大器电路104中，输入端子与箝位用NMOS晶体管103的漏极连接。微小电流源105的流入端子与箝位用NMOS103的源极连接，其流出端子与接地端子连接。
在如上构成的读出电路中，读出放大器电路104感测存储单元101的电流是否在预定值以上。选择用NMOS晶体管102的漏极被箝位为由偏置电压BIAS减去箝位用NMOS晶体管103的阈值而得到的电压。因此，选择用NMOS晶体管102导通时，存储单元101的漏极电压也被箝位为箝位用NMOS晶体管103的阈值电压。而且，在存储单元101中无电流时，微小电流源105使箝位用NMOS晶体管103中流过微小电流，从而防止箝位电压上升至偏置电压BIAS。
再有，微小电流源105的电流值设定为读出放大器电路104不会误判定程度的微小电流值。例如，假设需要读出放大器电路104区别10μA和0μA的存储单元电流。这时，读出放大器电路104的基准电流设定在5μA左右。从而，微小电流源105的电流值若设定在1μA以下，则读出放大器电路104就不会误判定。
另外，在传统的偏置电压BIAS仅输入到箝位用NMOS 103栅极的读出电路中，存储单元101中无电流流入时，箝位电压会上升至偏置电压BIAS。因此，在传统的读出电路中，设计成使偏置电压BIAS降低该箝位电压的上升量，在存储单元101中无电流流入时存储单元101的阈值成为不变动的最大限度的箝位电压。因此，存储单元101中有电流流入时，该存储单元101的漏极电压降低，存储单元101的电流值减少。
但是，上述的本实施例的读出电路中，微小电流源105取代存储单元来流过微小的电流，因此箝位电压几乎不上升。换言之，存储单元101中无电流流入时，能够设定成存储单元101的阈值不变动的最大限度的箝位电压。其结果是，不减少存储单元101中有电流流入时的电流值，因此不会发生因存储单元101的电流值减少而降低读出放大器电路104的判断速度。
因此，上述的本实施例的读出电路中，无需使用传统技术中使用的反相放大器，也无需降低存储单元的电流值，因此能够以高于传统的非易失性半导体存储装置的速度进行高速读出。
图2是表示本发明实施例的非易失性半导体存储装置的读出电路的具体例的电路图，是图1的电路图中的偏置电压BIAS的发生电路和微小电流源105的具体电路示例。
图2的实施例的读出电路设有存储单元101、选择用NMOS晶体管102、其阈值比选择用NMOS晶体管102低的箝位用NMOS晶体管201、恒流源203、其阈值电压与箝位用NMOS晶体管201相等的NMOS晶体管204、NMOS晶体管205、NMOS晶体管202以及读出放大器电路104。
串联的恒流源203、NMOS晶体管204和NMOS晶体管205，产生输入箝位用NMOS晶体管201的栅极的偏置电压BIAS。恒流源203的流出端子与NMOS晶体管204的漏极和栅极连接。NMOS晶体管204的源极与NMOS晶体管205的漏极和栅极连接。而且，NMOS晶体管204的漏极与箝位用NMOS晶体管201的栅极连接。
其栅极与NMOS晶体管205的漏极和栅极连接的NMOS晶体管202，具有图1所示的微小电流源105的功能。
上述结构以外的电路，具有与图1所示的本发明实施例的非易失性半导体存储装置的读出电路相同的结构。
通过将非易失性半导体存储装置的读出电路设置成上述结构，以如下方式动作，具有不损失读出精度且读出速度快的作用。
通过恒流源203的电流，在NMOS晶体管204的漏极上产生其值为NMOS晶体管204和NMOS晶体管205的阈值相加后的值的偏置电压BIAS。偏置电压BIAS被输入箝位用NMOS晶体管201的栅极，因此，选择用NMOS晶体管102的漏极被箝位为NMOS晶体管205的阈值电压。而且，选择用NMOS晶体管102导通时，存储单元101的漏极被箝位为NMOS晶体管205的阈值电压。
例如，若恒流源203的电流值设计为1μA左右、NMOS晶体管205和NMOS晶体管202的电流反射镜比设计为5∶1，则流入NMOS晶体管202的微小电流成为0.2μA，成为对读出放大器电路104的判定几乎无影响的电流值。另外，如上所述，通过采用由MOS晶体管构成的电流反射镜电路的反射镜比产生上述微小电流的方法，与用电阻元件等产生微小电流的方法相比，能够缩小电路面积这点就无需多言了。
而且，NMOS晶体管204和箝位用NMOS晶体管201具有相同的阈值，并设计成比其他NMOS晶体管的阈值低的值。采用这样的结构，即使电源电压降低，偏置电压BIAS也难以降低，存储单元101的漏极电压不会降到低电源电压。从而，由于存储单元101的电流值不会降低到低电源电压，即使是低电源电压，存储单元的读出速度也不会降低。
再有，本发明的实施例中给出了用NMOS晶体管构成微小电流源的示例，但可以用任何元件构成，只要是让不影响读出放大器电路判定的电流流过的元件即可。例如，理所当然地可用电阻元件或双极型晶体管或PN二极管等构成。

Claims (5)

1.一种非易失性半导体存储装置，
设有：多个存储单元；
根据选择信号选择所述多个存储单元的存储单元选择电路；
读出放大器电路，感测流入由所述存储单元选择电路选择的所述存储单元的电流；以及
箝位电路，设置在所述存储单元和所述读出放大器电路之间并箝位所述存储单元的漏极电压，其特征在于，
所述箝位电路设有：
其漏极连接在所述读出放大器电路侧、源极连接在所述存储单元侧的箝位用NMOS晶体管；
将偏置电压供给所述箝位用NMOS晶体管的栅极的偏置电压发生电路；以及
与所述箝位用NMOS晶体管的源极连接的电流源。
2.权利要求1所述的非易失性半导体存储装置，其特征在于，
在写入所述存储单元导通的数据时，所述电流源中流动的电流比所述存储单元中流过的电流小，
在写入所述存储单元截止的数据时，所述电流源中流动的电流比能够将所述存储单元的漏极电压箝位的最小电流大。
3.权利要求1所述的非易失性半导体存储装置，其特征在于，
所述电流源设有MOS晶体管，
所述MOS晶体管的栅极与用于反射恒流源中流动的电流且漏极与栅极连接的反射用MOS晶体管的栅极连接。
4.权利要求1所述的非易失性半导体存储装置，其特征在于，
所述偏置电压发生电路设有串联的恒流电路、其漏极与栅极连接的第一NMOS晶体管(2)和其漏极与栅极连接的第二NMOS晶体管，
所述偏置电压发生电路从所述第一NMOS晶体管(2)的漏极输出偏置电压。
5.权利要求4所述的非易失性半导体存储装置，其特征在于，
所述箝位用NMOS晶体管和所述第一NMOS晶体管(2)的阈值电压为相同的阈值电压且为比其他NMOS晶体管的阈值低的值。
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