CN101123115B - 半导体存储装置 - Google Patents

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Abstract

本发明提供了一种可以正确地读出数据的半导体存储装置。主位线MBL1和主位线RMBL1的寄生电容分别等于Cmbl。而且，副位线DBL01和副位线DBL1n的寄生电容分别等于Cdbl256，副位线RDBL1和副位线DBL21的寄生电容分别等于Cdbl32。当读出存储单元MC的数据时，选择线驱动电路(50)选择选择线SEL00、SEL01以及选择线RSEL0、RSEL1之外，还选择选择线RDSEL11以及选择线SEL21。据此，与读出放大器(20)相连的主位线MBL1和RMBL1的合成寄生电容分别等于Cmb1+Cdbl256+Cdbl32。

Description

半导体存储装置
技术领域
本发明涉及半导体存储装置，特别是涉及调整读出操作时的位线电容的技术。
背景技术
对日本特开2005-228446号公报的图3、图4示出的现有半导体存储装置中的读出操作进行简要说明。
同上文献示出的半导体存储装置具有多个存储单元和参考单元。
在作为读出对象选择的存储单元中，显示数据为“1”和“0”的不同情况下，流过不同量的电流。因此，读出时与存储单元连接的主位线的读出时电位也根据存储单元的显示数据为“0”和“1”而不同。
另一方面，在参考单元流过的电流量为：流过显示数据“1”的存储单元的电流和流过显示数据“0”的存储单元的电流的中间量。而且，读出时与参考单元连接的互补主位线产生的电位为：与存储单元连接的主位线分别在存储单元的显示数据为“0”和“1”时所产生电位的中间电位。
而且，存储单元连接的主位线的电位和参考单元连接的互补主位线的电位通过读出放大器放大。
此时，希望存储单元连接的主位线的合成寄生电容与参考单元连接的互补主位线的合成寄生电容相等。若寄生电容不同，则从存储单元被选择后到与该存储单元相连的主位线上产生与数据相应的电位为止的延迟时间，与从参考单元被选择后到与参考单元相连的互补主位线上产生上述中间电位为止的延迟时间不一致。据此，无法正确地读出数据。
所以，同上文献的半导体存储装置为了使寄生电容均衡，读出时，将与参考单元相连的互补主位线连接到与读出对象存储单元所在的扇区不同扇区内的副位线。例如，当读出属于扇区0的存储单元MC00的数据时，与参考单元RC0n相连的互补主位线MBLc与副位线RDBL0c连接之外，还与扇区1内的副位线DBL1c连接。同上文献的图4中，寄生电容C1和寄生电容C4大致相等，寄生电容C3和寄生电容C2大致相等，寄生电容C9小。这样，主位线MBLa的合成寄生电容C1+C3和互补主位线MBLc的合成寄生电容C4+C9+C2大致相等。
另外，日本特开2004-110872号公报记载了在与参考单元连接的位线上连接与读出的存储单元地址相应的负载电容的技术。
另外，日本特开2001-307494号公报记载的技术为，由包含存储单元阵列的多个块所分别设置的参考负载电路，对参考信号提供与提供给存储单元阵列的读出数据的负载相同的负载。
但是，日本特开2005-228446号公报的图3、图4所示的半导体存储装置中，与参考单元相连的副位线的寄生电容大时，导致主位线和互补主位线的合成寄生电容的差变大。例如，上述读出属于扇区0的存储单元MC00的数据的例子中，若与参考单元相连的副位线RDBL0c的寄生电容C9大，则主位线MBLa的合成寄生电容C1+C3和互补主位线MBLc的合成寄生电容C4+C9+C2之间的差变大。若存储单元连接的主位线的合成寄生电容和参考单元连接的互补主位线的合成寄生电容的差变大，则无法正确地读出数据。
另外，如果使为保持合成寄生电容的均衡而与互补主位线相连的副位线的寄生电容比与读出对象存储单元相连的副位线的寄生电容小与参考单元相连的副位线的寄生电容相当的量，则不会产生上述问题。但是，为了保持合成寄生电容的均衡而与互补主位线相连的上述副位线的扇区字线条数就变成半途而废，会对使用半导体存储装置的用户带来不方便、不实用等问题。
发明内容
有鉴于此，本发明的目的在于提供一种能够正确读出数据的半导体存储装置。
为了解决上述课题，本发明的第1实施方式的半导体存储装置，其特征在于，该装置包括：
存储单元阵列，多个存储单元沿行方向及列方向以矩阵状配置，被分割为多个扇区；
多条字线，设置于所述存储单元的各个行；
多条主位线，沿列方向延伸；
多条副位线，配置于所述各扇区内，沿列方向延伸；
多个选择晶体管，与所述各副位线对应设置，用于电连接/断开所述主位线和所述副位线；
多条选择线，用于控制所述选择晶体管的导通/非导通状态；
参考单元，用于生成读出操作时的参考电压；
读出放大器，连接于所述主位线，用于进行读出数据的判定；
字线选择电路，用于选择所述多个存储单元之中读出对象存储单元所接的字线和所述参考单元所接的字线；
选择线选择电路，用于在读出操作时，选择以下选择线：用于连接与所述读出放大器相连的第1主位线和所述读出对象存储单元所接的副位线的选择线；用于连接所述第1主位线和与所述读出对象存储单元所属扇区不同的至少一个以上扇区的副位线的选择线；用于连接与所述读出放大器相连的第2主位线和所述参考单元所接的副位线的选择线；用于连接所述第2主位线和与所述读出对象存储单元所属扇区不同的至少一个以上扇区的副位线的选择线。
根据本发明，能够获得可以正确读出数据的半导体存储装置。
附图说明
图1是本发明实施方式1的半导体存储装置的结构框图；
图2是本发明实施方式1的半导体存储装置的存储单元阵列10的结构框图；
图3是表示本发明实施方式1的半导体存储装置的扇区0的结构的电路图；
图4是表示本发明实施方式1的半导体存储装置的参考扇区8的结构的电路图；
图5是本发明实施方式1的半导体存储装置的部分结构框图；
图6是表示本发明实施方式1的半导体存储装置在读出操作时的位线寄生电容的说明图；
图7是本发明实施方式1的半导体存储装置在读出操作时的字线电压波形的时序图；
图8是本发明实施方式1的半导体存储装置在读出操作时的选择线电压波形的时序图；
图9是本发明实施方式1的半导体存储装置在读出操作时的主位线电压波形的时序图；
图10是本发明实施方式1的半导体存储装置在读出操作时，与主位线相连的副位线所属扇区的说明图；
图11是本发明实施方式2的半导体存储装置在读出操作时，与主位线相连的副位线所属扇区的说明图；
图12是表示本发明实施方式3以及实施方式4的半导体存储装置的扇区0的结构的电路图；
图13是表示本发明实施方式3以及实施方式4的半导体存储装置的参考扇区8的结构的电路图；
图14是本发明实施方式3的半导体存储装置在读出操作时的位线寄生电容的说明图；
图15是本发明实施方式4的半导体存储装置在读出操作时的位线寄生电容的说明图。
符号的说明
0～2    扇区
8       参考扇区
10      存储单元阵列
20      读出放大器
21      位线电压供给电路
22      邻接效应消除电路
30      列选择电路
40      预解码器
50      选择线驱动电路
60      字线驱动电路
70、71  存储单元区域
80～83  选择晶体管区域
具体实施方式
以下，参照附图说明本发明的实施方式。此外，以下的各实施方式中，对于和其他实施方式具有同样功能的结构要素，标注相同的符号，省略其说明。
《发明的实施方式1》
(半导体存储装置的整体结构)
图1是本发明实施方式1的半导体存储装置的结构框图。
半导体存储装置包括：存储单元阵列10、读出放大器20、列选择电路30、预解码器40、选择线驱动电路50、字线驱动电路60、以及位线电压供给电路21(图1未示出)。
存储单元阵列10由多个扇区构成(分割为多个扇区)。在存储单元阵列10中，多个存储单元沿行方向及列方向以矩阵状配置。
读出放大器20是判定读出数据的电路。
列选择电路30是从多条主位线MBL中选择读出主位线，并连接到读出放大器20的电路。
预解码器40是接收输入地址，输出列选择电路30、选择线驱动电路50、以及字线驱动电路60进行选择操作所需要的内部预解码信号的电路。
选择线驱动电路50(选择线选择电路)是从多条选择线SEL中选择读出操作所需选择线的电路。这些选择线控制后述的选择晶体管的导通/非导通状态。
字线驱动电路60(字线选择电路)是从多条字线WL中选择读出字线和参考字线的电路。
位线电压供给电路21，在读出操作时产生1.1V的漏极电压，并提供给与读出对象存储单元及参考单元的漏极相连的主位线。
(存储单元阵列10的结构)
图2是本发明实施方式1的半导体存储装置的存储单元阵列10的结构框图。
存储单元阵列10由扇区0到扇区7的8个扇区和参考扇区构成，该参考扇区具有用于生成读出操作时的参考电压的参考单元。各扇区具有多条字线。各字线设置于存储单元的各个行，与2048个存储单元的栅极(控制端子)连接。
如图2所示，扇区0和扇区1包括256条字线，扇区2和扇区3包括32条字线，扇区4和扇区5包括64条字线，扇区6和扇区7包括128条字线。即，扇区0和扇区1的容量为64KB，扇区2和扇区3的容量为8KB，扇区4和扇区5的容量为16KB，扇区6和扇区7的容量为32KB。参考扇区包括32条字线。虽然参考扇区包括32条字线，但在读出操作时32条字线之中只有1条被施加用于读出参考单元的电压。
图3是表示本发明实施方式1的半导体存储装置的扇区0的结构的电路图。
如图3所示，扇区0由存储单元区域70和选择晶体管区域80、81构成。
扇区0的存储单元区域70包括256条字线WL0_0～WL0_255和多条副位线DBL00～DBL0n。存储单元区域70两端的副位线是虚拟副位线DDBL。在存储单元区域70中，存储单元以虚地结构(VGA：Virtual Ground Array)配置。换句话说，各存储单元MC配置于副位线之间，源极端子和漏极端子分别与副位线连接。存储单元区域70的两端配置有虚拟存储单元DMC。
另外，本实施方式的半导体存储装置是分级位线结构，包括沿列方向延伸的多条主位线和配置于各扇区内且沿列方向延伸的副位线。扇区0的选择晶体管区域80、81包括用于连接/断开副位线和主位线的选择晶体管SL00～SL07等。
此外，图3仅示出了选择晶体管SL00～SL07、主位线MBL0～MBL3，以下也仅对这些进行说明。但是，扇区0包括与接在各字线上的2048个存储单元相应数目的与这些具有同样功能的选择晶体管及主位线。
参考主位线RMBL0、RMBL1是输出读出操作时的参考电压的主位线。参考主位线RMBL0与后述的参考单元的漏极连接，参考主位线RMBL1与参考单元的源极连接。为了使主位线的电容匹配，选择晶体管RDSL01可以使扇区0的副位线DBL0n与参考主位线RMBL1相连。参考主位线RMBL1和副位线DBL0n的连接/断开由接在选择晶体管RDSL01栅极的选择线RDSEL01控制。接在参考主位线RMBL0、RMBL1上的虚拟选择晶体管DRSL，其栅极与接地电压相连接，平时处于非激活状态。因此，主位线RMBL0不与DBL0m相连。虚拟选择晶体管DRSL是为了使接在参考主位线上的选择晶体管的扩散寄生电容和分别接在主位线MBL0～MBL4上的选择晶体管的扩散寄生电容相同而配置。即，在扇区0中，存储单元连接的主位线MBL0～MBL4分别与2个选择晶体管的源极/漏极扩散相连接。而且，参考主位线RMBL0、RMBL1也与虚拟选择晶体管DRSL连接。据此，参考主位线RMBL0、RMBL1所连接的选择晶体管的数目为2个，具有和主位线MBL0～MBL4同样的选择晶体管的源极/漏极扩散电容。如此，本实施方式的半导体存储装置使存储单元连接的主位线和参考主位线的选择晶体管的扩散电容匹配。
以上对扇区0的结构进行了说明，其他扇区也是同样的结构。但是，各扇区的存储单元区域70所包括的字线条数根据各扇区的容量而不同。扇区0包括256条字线，但其他扇区分别包括图2所示条数的字线。
图4是本发明实施方式1的半导体存储装置的参考扇区8的结构示意图。
如图4所示，参考扇区8由存储单元区域71和选择晶体管区域82、83构成。
参考扇区8的存储单元区域71包括32条字线WLREF0～WLREF31和多条副位线。存储单元区域71两端的副位线是虚拟副位线DDBL。在存储单元区域71中，存储单元以虚地结构配置。存储单元区域71的两端配置有虚拟存储单元DMC。
在此，用于生成读出操作时的参考电压的参考单元RC的源极和漏极与副位线RDBL0和RDBL1连接，栅极与字线WLREF(WLREF0)连接。该参考单元RC的阈值电压在半导体存储装置测试时设置，以使在读出操作时流过参考电压生成所需的最佳量的电流。此外，参考单元RC是与扇区0到扇区7所使用的存储单元同种类的存储单元。
参考单元RC连接的字线WLREF(WLREF0)以外的字线WLREF 1～WLREF31平时与接地电压相连接，接在WLREF1～WLREF31上的所有存储单元平时处于非激活状态。
选择晶体管区域82、83包括选择晶体管，用于电连接/断开副位线和主位线。选择晶体管RSL0连接/断开副位线RDBL0和主位线RMBL0，其栅极与选择线RSEL0相连。选择晶体管RSL1连接/断开副位线RDBL1和主位线RMBL1，其栅极与选择线RSEL1相连。接在参考主位线RMBL0、RMBL1上的虚拟选择晶体管DRSL，其栅极与接地电压相连接，平时处于非激活状态。而且，存储单元连接的主位线MBL0～MBL3上也分别连接有2个虚拟选择晶体管DRSL。虚拟选择晶体管DRSL，其栅极与接地电压相连接，平时处于非激活状态。虚拟选择晶体管DRSL是为了使接在参考主位线上的选择晶体管的扩散寄生电容和分别接在存储单元连接的主位线MBL0～MBL4上的选择晶体管的扩散寄生电容相同而配置。即，在参考扇区8中，存储单元连接的主位线MBL0～MBL4和参考主位线RMBL0、RMBL1分别与2个选择晶体管的源极/漏极扩散相连接。如此，本实施方式的半导体存储装置使存储单元连接的主位线和参考主位线的选择晶体管的扩散电容匹配。
(读出扇区0的存储单元的数据时的操作)
图5是本发明实施方式1的半导体存储装置的部分结构框图。
图6是表示本发明实施方式1的半导体存储装置在读出操作时的位线寄生电容的说明图。
图5及图6仅示出了前述的半导体存储装置的主位线之中，读出对象存储单元连接的主位线MBL0、MBL1和参考主位线RMBL0、RMBL1。而且，关于存储单元阵列10仅示出了扇区0、扇区1、扇区2、参考扇区8。图6仅示出了多个存储单元之中接在字线WL上的存储单元和接在字线WLREF上的存储单元。
图5中，将接在扇区0内的副位线DBL00和DBL01上的存储单元表示为存储单元MC00～MC01(256个)。同样地，将接在副位线DBL0m和DBL0n上的存储单元表示为存储单元MC02～MC03(256个)。
副位线DBL00、DBL01、DBL0m、DBL0n上连接有与256条字线对应的存储单元。即，由于存储单元阵列10为虚地结构，所以这些各副位线上连接有图5示出的256个存储单元，以及连接有与这些相邻的图5未示出的256个存储单元，合计512个存储单元。如图6所示，相当于这些512个存储单元的寄生电容设为Cdbl256。
如图5所示，扇区1、扇区2也具有与前述的扇区0同样的结构，所以这里省略详细说明。扇区1包括256条字线，副位线DBL10、DBL11、DBL1m、DBL1n的寄生电容分别与扇区0相同，为Cdbl256。与此相对，由于扇区2包括的字线为32条，所以副位线DBL20、DBL21、DBL2m、DBL2n上连接有与32条字线对应的存储单元。即，由于存储单元阵列10为虚地结构，所以这些各副位线上连接有图5示出的32个存储单元，以及连接有与这些相邻的图5未示出的32个相邻存储单元，合计64个存储单元。相当于这些64个存储单元的寄生电容设为Cdbl32。因此，扇区2的副位线的寄生电容为扇区0、扇区1的副位线的寄生电容的1/8。
接着，参照图5说明参考扇区8。主位线MBL0和主位线MBL1分别与多个虚拟选择晶体管DRSL的其中一个连接。各虚拟选择晶体管DRSL，其栅极与接地电压相连接，平时处于非激活状态。因此，主位线MBL0不与DRDBL相连，主位线MBL1也不与DRDBL相连。
各副位线DRDBL上连接有32个存储单元DRC，各存储单元DRC的栅极与字线相连接。同样地，副位线RDBL0和RDBL1上也连接有存储单元RC0～RC1(32个)，各存储单元的栅极与字线相连接。在此，存储单元RC0作为用于生成读出操作时的参考电压的参考单元而使用。图5的存储单元RC0表示图4的参考单元RC。在此，副位线DRDBL、RDBL0、RDBL1上分别连接有与32条字线对应的存储单元。即，由于存储单元阵列10为虚地结构，所以这些各副位线上连接有图5示出的32个存储单元，以及连接有与这些相邻的图5未示出的32个相邻存储单元，合计64个存储单元。参考扇区的副位线的寄生电容，与包括32条字线的扇区2的副位线的寄生电容相同，为相当于64个存储单元的寄生电容。因此，参考扇区的副位线的寄生电容也表示为Cdbl32。
图6中，Cmbl表示寄生于主位线的寄生电容，所有主位线MBL0、MBL1、RMBL0、RMBL1具有同等的寄生电容Cmbl。另外，如上所述，Cdbl256、Cdbl32是寄生于副位线的寄生电容。即，Cdbl256表示扇区0和扇区1的各副位线的寄生电容，Cdbl32表示扇区2和参考扇区8的各副位线的寄生电容。而且，寄生电容Cdbl256和寄生电容Cdbl32的关系是Cdbl256＝8×Cdbl32，Cdbl256大于Cdbl32。
关于具有如上结构的半导体存储装置的读出操作，以下，以读出接在扇区0内的副位线DBL00和DBL01上的存储单元MC00～MC01中的任意存储单元的数据时为例进行说明。这里，存储单元MC00～MC01中，设读出对象的存储单元为存储单元MC。
在此，当读出扇区0的存储单元MC的数据时，选择线驱动电路50选择选择线SEL00、SEL01以及选择线RSEL0、RSEL1之外，还选择选择线RDSEL11、SEL21。
另外，当读出存储单元MC的数据时，主位线MBL0作为存储单元的漏极端子而使用，主位线MBL1作为存储单元的源极端子而使用。同样地，当读出参考单元RC的数据时，参考主位线RMBL0作为参考单元RC的漏极端子而使用，参考主位线RMBL1作为参考单元RC的源极端子而使用。对作为漏极端子而使用的主位线MBL0、RMBL0，由位线电压供给电路21提供1.1V的读出漏极电压。作为源极端子而使用的主位线MBL1、RMBL1与读出放大器20相连接。这里，以使用源极读出方式的半导体存储装置为例进行说明，源极读出方式将源极端子连接到读出放大器后进行读出操作。
图7是本发明实施方式1的半导体存储装置在读出操作时的字线电压波形时序图。
图8是本发明实施方式1的半导体存储装置在读出操作时的选择线电压波形时序图。
图9是本发明实施方式1的半导体存储装置在读出操作时的主位线电压波形时序图。
在时刻t1，开始读出操作，则如图7所示，为了读出扇区0的存储单元MC，由字线驱动电路60将存储单元MC的栅极连接的字线WL和参考单元RC的栅极连接的参考字线WLREF设定为4.5V的读出字线电压。
与此同时，如图8(a)所示，由选择线驱动电路50将扇区0的选择线SEL00、SEL01、参考扇区8的选择线RSEL0、RSEL1、扇区2的选择线SEL21、扇区1的选择线RDSEL 11设定为3V的读出选择线电压。
在此，在读出操作中，如果选择线驱动电路50如图8(a)所示同时驱动很多条选择线，则恐怕会产生电源电压波动(IR-DROP)。也就是说，在读出操作时电源噪声增加，有可能引起读出操作的误操作。为了防止这问题，如图8(b)所示，在读出操作时，选择线驱动电路50可以错开时间分多次驱动多条选择线。具体地，例如，选择线驱动电路50可以在读出操作开始的时刻t1驱动将存储单元的漏极连接到主位线的选择线和将参考单元的漏极连接到主位线的选择线，即，将一部分选择线SEL00、RSEL0驱动(设为选择状态)，而在经过规定的时间后的时刻t1′驱动剩余的选择线SEL01、SEL21、RSEL1、RDSEL11。如此，在读出操作时，选择线驱动电路50错开时间分多次驱动多条选择线，从而，降低驱动选择线时的电源电压波动，降低读出操作时所产生的电源噪声。据此，半导体存储装置可以正确地判定并读出数据。而且，如果选择线驱动电路50先选择进行预充电的位线的选择线SEL00、RSEL0，然后选择剩余的选择线，则可以抑制由于位线的预充电开始的延迟而造成的读出速度的下降。即，在读出速度不下降的情况下，能够降低产生的电源噪声，正确地判定数据。
而且，如图9所示，从时刻1，由位线电压供给电路21将与存储单元的漏极端子相连的主位线MBL0、以及与参考单元的漏极端子相连的主位线RMBL0设定(预充电)为1.1V。据此，由于选择线SEL00、RSEL0被选择，所以存储单元连接的副位线DBL00，以及参考单元连接的副位线RDBL0成为读出漏极电压1.1V。此时，与存储单元的源极端子相连的主位线MBL1、以及与参考单元的源极端子相连的主位线RMBL1被固定为接地电压。
如上所述，为了读出扇区0的存储单元MC，选择线驱动电路50选择(设定为读出选择线电压)选择线SEL00和选择线SEL01。据此，与存储单元MC的漏极相连的副位线DBL00连接到主位线MBL0。而且，与存储单元MC的源极相连的副位线DBL01连接到主位线MBL1。
而且，选择线驱动电路50选择选择线SEL21。据此，扇区2的副位线DBL21连接到与读出放大器20相连的主位线MBL1，该扇区2是与读出存储单元所属的扇区即扇区0不同的扇区，且具有与参考扇区8相同数目的字线(相同尺寸)。
此时，主位线MBL0的合成寄生电容是主位线MBL0的寄生电容Cmbl和扇区0的副位线DBL00的寄生电容Cdbl256的合计Cmbl+Cdbl256。同样地，主位线MBL1的合成寄生电容是主位线的寄生电容Cmbl、扇区0的副位线DBL01的寄生电容Cdbl256和扇区2的副位线DBL21的寄生电容Cdbl32的合计Cmbl+Cdbl256+Cdbl32。
另一方面，为了从参考单元RC得到参考电压，选择线驱动电路50选择选择线RSEL0和选择线RSEL1。据此，与参考单元RC的漏极相连的副位线RDBL0连接到主位线RMBL0。而且，与参考单元RC的源极相连的副位线RDBL1连接到主位线RMBL1。
而且，选择线驱动电路50选择选择线RDSEL11。据此，扇区1的副位线DBL1n连接到与读出放大器20相连的主位线RMBL1，该扇区1是与读出存储单元所属的扇区即扇区0不同的扇区，且具有与存储单元所属的扇区相同数目的字线(相同尺寸)。
此时，主位线RMBL0的合成寄生电容是主位线RMBL0的寄生电容Cmbl和参考扇区8的副位线RDBL0的寄生电容Cdbl32的合计Cmbl+Cdbl32。同样地，主位线RMBL1的合成寄生电容是主位线RMBL1的寄生电容Cmbl、参考扇区8的副位线RDBL1的寄生电容Cdbl32和扇区1的副位线DBL1n的寄生电容Cdbl256的合计Cmbl+Cdbl32+Cdbl256。在此，比较与读出放大器20相连的主位线MBL1、RMBL1的合成寄生电容，都为Cmbl+Cdbl256+Cdbl32，是相等的值。
在字线电压以及选择线电压达到规定值以后的时刻t2，进行读取数据的读出操作。具体地，如图9所示，在时刻t2，源极端子的主位线MBL1、RMBL1被解除对接地电位的固定。通过流过存储单元以及参考单元的电流，源极端子的主位线MBL1、RMBL1得到充电，电压逐渐上升。在此，存储单元在阈值电压处于低状态时显示数据“1”，处于高状态时显示数据“0”。如图9所示，存储单元显示数据“1”时，由于大电流流过存储单元，所以主位线MBL1的电压急剧上升，另一方面，存储单元显示数据“0”时，由于电流几乎不流过存储单元，所以主位线MBL 1的电压不怎么上升。
另外，参考单元的阈值电压被设定为显示数据“1”的存储单元的阈值电压和显示数据“0”的存储单元的阈值电压的中间值。因此，如图9所示，参考主位线RMBL1的电压上升到，主位线MBL1分别在存储单元显示数据“1”时和显示数据“0”时的电压的中间值。
如图9所示，在从时刻t2经过了规定时间的时刻t3，存储单元连接的主位线MBL1和参考主位线RMBL1的电位差是ΔVsa。读出放大器20放大该电位差，当主位线MBL 1的电位高于参考主位线RMBL1的电位时，存储单元显示的数据被判定为数据“1”。另一方面，当主位线MBL1的电位低于参考主位线RMBL 1的电位时，存储单元显示的数据被判定为数据“0”。
在此，重要的是从时刻t2开始的读出操作中，与读出放大器相连的主位线MBL1和参考主位线RMBL1各自的合成寄生电容的值。参考单元的阈值电压被设定为显示数据“1”的存储单元和显示数据“0”的存储单元的各阈值电压的中间值。主位线MBL1和参考主位线RMBL1各自的合成寄生电容完全相同时，读出操作时的参考主位线RMBL1的电位恰好是存储单元显示数据“1”时和数据“0”时的主位线MBL1的电位的中间值。这样的参考主位线RMBL1的电位是最适合于数据“1”的读出操作以及数据“0”的读出操作的参考电压。另一方面，主位线MBL1和参考主位线RMBL 1各自的合成寄生电容不同时，参考主位线RMBL1的电位不能成为这种最适合的参考电压。因此，读出操作余量(margin)降低，难以正确进行读出操作。
在此，对主位线MBL 1和参考主位线RMBL1各自的合成寄生电容不同时的例子进行具体说明。本实施方式中，在读出时，为了匹配寄生电容，在参考主位线RMBL1上连接扇区1的副位线DBL1n。在参考主位线RMBL1上没有连接有扇区1的副位线DBL1n时，主位线MBL1的合成寄生电容是如前所述的Cmbl+Cdbl256+Cdbl32，而参考主位线RMBL1的合成寄生电容是Cmbl+Cdbl32。也就是说，读出时的参考主位线RMBL1的合成寄生电容(Cmbl+Cdbl32)小于本实施方式的参考主位线RMBL 1的合成寄生电容(Cmbl+Cdbl256+Cdbl32)。这样，读出操作时的参考主位线RMBL1的电位高于图9示出的电位。因此，读出显示数据“1”的存储单元时，主位线MBL1和参考主位线RMBL1的电位差ΔVsa变小，读出余量下降。本实施方式的半导体存储装置使主位线MBL1和参考主位线RMBL1的合成寄生电容匹配，所以不会由于这些合成寄生电容不同而造成读出余量下降。
如上所述，选择线驱动电路50选择使与参考扇区8相同尺寸的扇区2的副位线连接于主位线MBL1的选择线，选择使与读出对象的存储单元所属的扇区0相同尺寸的扇区1的副位线连接于主位线RMBL1的选择线。从而，与读出放大器20相连的存储单元和参考单元的主位线MBL1、RMBL1各自的合成寄生电容相等。将读出操作时与存储单元连接的位线和与参考单元连接的位线的寄生电容按照如上方式匹配的半导体存储装置，能够正确地判定数据。
在虚地结构的存储单元阵列10中，当读出存储单元的数据时，选择与读出对象的存储单元的漏极和源极相连的主位线对，以及与参考单元的漏极和源极相连的主位线对。前述现有技术的半导体存储装置(特开2005-228446号公报的图3、图4)，在读出操作时，使与参考单元的漏极相连的主位线和与存储单元的漏极相连的主位线的合成寄生电容匹配，而且，使与参考单元的源极相连的主位线和与存储单元的源极相连的主位线的合成寄生电容匹配。在现有技术的半导体存储装置中，选择线选择电路在读出操作时驱动(选择)用于将参考单元的漏极侧和源极侧的主位线分别连接到用于调整这些主位线电容的副位线的选择线。而本实施方式的半导体存储装置仅使与读出放大器20相连的存储单元源极侧主位线MBL1和参考单元源极侧主位线RMBL1的合成寄生电容匹配。因此，选择线驱动电路50驱动(选择)用于将分别与读出放大器相连的存储单元源极侧和参考单元源极侧相连的主位线连接到用于调整这些主位线的合成寄生电容的副位线的选择线。这样，本实施方式的半导体存储装置相对于进行与参考单元的漏极及源极相连的主位线和与存储单元的漏极及源极相连的主位线的合成寄生电容匹配时，可以减少驱动的选择线条数。在此，驱动的选择线少，读出操作时的消耗电流也减少相应的量。
而且，在本实施方式的半导体存储装置中，为了调整主位线的电容，与读出对象存储单元相连的副位线之外，还有与读出对象扇区不同扇区的副位线连接于主位线。因此，不需要在半导体存储装置中另行设置用于调整主位线电容的电容元件等，相比另行设置电容元件时，半导体存储装置的面积减小，装置的成本降低。
(选择线驱动电路50的详细结构)
选择线驱动电路50选择使各主位线和各副位线按以下说明的方式连接的选择线。
以下，当读出各扇区的存储单元的数据时，参照图10说明哪个主位线和哪个副位线连接。
图10是本发明实施方式1的半导体存储装置在读出操作时，与主位线相连的副位线所属扇区的说明图。更详细地，图10示出了分别与读出对象存储单元的漏极所接的主位线、读出对象存储单元的源极所接的主位线(读出节点)、参考单元的漏极所接的主位线、以及参考单元的源极所接的主位线(读出节点)相连接的副位线所属扇区。
以下说明中，将读出对象存储单元的漏极所接的主位线称为存储单元的漏极主位线。而且，将读出对象存储单元的源极所接的主位线称为存储单元的源极主位线。同样地，将参考单元的漏极所接的主位线称为参考单元的漏极主位线，将参考单元的源极所接的主位线称为参考单元的源极主位线。
如图10所示，当读出扇区0的存储单元的数据时，存储单元的漏极主位线连接到与读出对象存储单元相连的副位线，即扇区0的副位线。而且，存储单元的源极主位线与读出对象存储单元所属扇区0的副位线连接之外，为了调整位线电容，还与扇区2的副位线连接。同样地，参考单元的漏极主位线与设有参考单元的参考扇区的副位线连接。参考单元的源极主位线与参考扇区的副位线连接之外，为了调整位线电容，还与扇区1的副位线连接。主位线和副位线这样连接时，分别与存储单元的源极主位线和参考单元的源极主位线连接的各副位线所属的各扇区的总容量成为相同值(64KB+8KB)。即，接在与存储单元的源极主位线相连的各副位线上的存储单元的总数目，和接在与参考单元的源极主位线相连的各副位线上的存储单元的总数目也相等。因此，存储单元和参考单元的源极主位线的合成寄生电容完全相同。
本发明的半导体存储装置，在进行扇区0的读出操作时，存储单元的源极主位线上连接读出对象存储单元所属扇区0的副位线之外，还连接与参考扇区具有相同容量的扇区即扇区2的副位线。而且，参考单元的源极主位线上连接参考扇区的副位线之外，还连接与读出对象存储单元所属扇区0具有相同容量的扇区即扇区1的副位线。据此，存储单元的源极主位线的合成寄生电容和参考单元的源极主位线的合成寄生电容相等。
同样地，当读出扇区1的存储单元的数据时，存储单元的漏极主位线与读出对象存储单元所属扇区1的副位线连接。存储单元的源极主位线与读出对象存储单元所属扇区1的副位线连接之外，为了调整位线电容，还与扇区2的副位线连接。同样地，参考单元的漏极主位线与设有参考单元的参考扇区的副位线连接。参考单元的源极主位线与参考扇区的副位线连接之外，为了调整位线电容，还与扇区0的副位线连接。主位线和副位线这样连接时，分别与存储单元的源极主位线和参考单元的源极主位线相连的各副位线所属的各扇区的总容量成为相同值(64KB+8KB)。即，接在与存储单元的源极主位线相连的各副位线上的存储单元的总数目，和接在与参考单元的源极主位线相连的各副位线上的存储单元的总数目也相等。因此，存储单元和参考单元的源极主位线的合成寄生电容完全相等。
同样地，当读出扇区2的存储单元的数据时，存储单元的漏极主位线与读出对象存储单元所属扇区2的副位线连接。存储单元的源极主位线与读出对象存储单元所属扇区2的副位线连接之外，为了调整位线电容，还与扇区3的副位线连接。同样地，参考单元的漏极主位线，与设有参考单元的参考扇区的副位线连接。参考单元的源极主位线与参考扇区的副位线连接之外，为了调整位线电容，还与扇区3的副位线连接。主位线和副位线这样连接时，分别与各个存储单元的源极主位线和参考单元的源极主位线相连的各副位线所属的各扇区的容量成为相同值(8KB+8KB)。即，接在与存储单元的源极主位线相连的各副位线上的存储单元的总数目，和接在与参考单元的源极主位线相连的各副位线上的存储单元的总数目也相等。因此，存储单元和参考单元的源极主位线的合成寄生电容完全相等。
对于扇区3到扇区7，也与扇区0到扇区2相同，所以省略其详细说明。
本实施方式的选择线驱动电路50在读出存储单元的数据时，选择以下选择线：用于连接第1主位线对和读出对象存储单元所接的副位线对的选择线对；用于连接第1主位线对之中与读出放大器20相连的主位线和与读出对象存储单元所属的第1扇区不同的第2扇区的副位线的选择线；用于连接第2主位线对和参考单元所接的副位线对的选择线对；用于连接第2主位线对之中与读出放大器20相连的主位线和既非第1扇区又非第2扇区的第3扇区的副位线的选择线。因此，选择线驱动电路50选择与参考扇区相同尺寸的扇区作为第2扇区，而且，选择与第1扇区相同尺寸的扇区作为第3扇区，从而可以使与读出放大器相连的2条主位线的电容完全匹配。据此，能够正确地判定数据。
本实施方式中，为了使分别与存储单元和参考单元连接的主位线的电容完全匹配，与参考扇区尺寸相等的扇区的副位线连接到与读出对象存储单元相连的主位线，与读出对象存储单元所属扇区尺寸相等的扇区的副位线连接到与参考单元相连的主位线。半导体存储装置为了进行这种操作，需要在存储单元阵列中至少设置两个容量(尺寸)相等的扇区。
而且，本实施方式的半导体存储装置，在读出时，只有与读出放大器相连的主位线上连接用于调整寄生电容的副位线。因此，相比与读出对象存储单元或者参考单元相连的所有主位线上连接用于调整寄生电容的副位线的情况，驱动的选择线数目少，读出时的消耗功率小。
《发明的实施方式2》
本发明实施方式2的半导体存储装置中，选择线驱动电路50的结构与实施方式1的半导体存储装置不同。半导体存储装置的其他结构及其所得到的效果与实施方式1的半导体存储装置相同。
本实施方式的选择线驱动电路50选择使各主位线和各副位线按照如下说明的方式连接的选择线。
图11是本发明实施方式2的半导体存储装置在读出操作时，与主位线连接的副位线所属扇区的说明图。
首先，参照图11说明读出扇区4的存储单元的数据时的例子。存储单元的漏极主位线连接到读出对象存储单元所接的副位线，即扇区4的副位线。存储单元的源极主位线与读出对象存储单元所属扇区即扇区4的副位线连接之外，为了调整位线电容，还与扇区5、扇区6以及扇区2的多条副位线连接。同样地，参考单元的漏极主位线与参考单元所属的参考扇区的副位线连接。参考单元的源极主位线与参考扇区的副位线连接之外，为了调整位线电容，还与扇区1的副位线连接。主位线和副位线这样连接时，分别与存储单元的源极主位线和参考单元的源极主位线相连的各副位线所属的各扇区的容量成为相同值(合计72KB)。而且，接在与存储单元的源极主位线相连的各副位线上的存储单元的总数目，和接在与参考单元的源极主位线相连的各副位线上的存储单元的总数目也相等。因此，存储单元和参考单元的源极主位线各自的合成寄生电容完全相同。
同样地，当读出扇区5的存储单元的数据时，存储单元的源极主位线与4个扇区的副位线连接。当读出扇区6或者扇区7的存储单元的数据时，存储单元的源极主位线与3个扇区的副位线连接。当读出扇区0～扇区3的存储单元的数据时，和实施方式1相同，存储单元的源极主位线与2个扇区的副位线连接。但是，当读出扇区2或者扇区3的存储单元的数据时，分别与存储单元的源极主位线和参考单元的源极主位线相连的副位线的种类与实施方式1不同。具体说明读出扇区2的存储单元的数据时的例子。在实施方式1的半导体存储装置中，存储单元的源极主位线与读出对象存储单元所属的扇区2的副位线连接之外，还与扇区3的副位线连接。而在实施方式2的半导体存储装置中，存储单元的源极主位线与读出对象存储单元所属的扇区2的副位线连接之外，还与扇区0的副位线连接。同样地，当读出扇区2或者扇区3的存储单元的数据时，在实施方式1和实施方式2中，与参考单元的源极主位线连接的副位线也不同。
在此，如图10所示，在实施方式1的半导体存储装置中，当读出各扇区的存储单元的数据时，存储单元的源极主位线和参考单元的源极主位线各自的合成寄生电容相同。但是，根据读出对象存储单元所属的扇区，读出时主位线的合成寄生电容不同。下面具体说明当读出各扇区的存储单元的数据时主位线的合成寄生电容。当读出扇区0或者扇区1的存储单元的数据时，与各源极主位线相连的各副位线所属的各扇区的容量合计为72KB(64KB+8KB)。与此相对，当读出扇区2或者扇区3的存储单元的数据时，与各源极主位线相连的副位线所属的扇区的容量合计为16KB(8KB+8KB)。另外，当读出扇区4或者扇区5的存储单元的数据时，与各源极主位线相连的副位线所属的扇区的容量合计为24KB(16KB+8KB)。另外，当读出扇区6或者扇区7的存储单元的数据时，与各源极主位线相连的副位线所属的扇区的容量合计为40KB(32KB+8KB)。如此，根据读出对象存储单元所属的扇区而源极主位线的合成寄生电容不同。因此，如果读出对象存储单元所属的扇区不同，则即使读出时流过存储单元的电流相同，在图9的时刻t3，即在读出放大器判定读出数据时的源极主位线的电压也不同。若源极主位线的电压不同，则读出放大器的操作点也不同，那么恐怕会造成读出特性偏差。
如图11所示，在实施方式2的半导体存储装置中，无论读出哪个扇区的存储单元的数据，都能使存储单元和参考单元的源极主位线的合成寄生电容完全匹配。这点与实施方式1的半导体存储装置相同。在实施方式2的半导体存储装置中，无论读出哪个扇区的存储单元的数据，与各源极主位线相连的副位线的容量都合计为72KB。也就是说，无论读出哪个扇区的存储单元的数据，各源极主位线的合成寄生电容(主位线和与其连接的副位线的寄生电容的合计)都与读出其他扇区的存储单元的数据时相同。因此，即使读出对象存储单元所属的扇区不同，如果读出时流过存储单元的电流相同，则在图9的时刻t3，即在读出放大器判定读出数据时的各源极主位线的电压也相同。据此，无论在读出哪个扇区的存储单元的数据时，读出放大器的操作点与读出其他扇区的存储单元的数据时相同，降低了读出特性的偏差，能够正确地判定数据。
在本实施方式中，选择线驱动电路50可以选择使源极主位线与3条以上的副位线连接的选择线。因此，选择线驱动电路50可以选择使无论读出哪个扇区的存储单元的数据时，存储单元和参考单元的各源极主位线的合成寄生电容都与读出其他扇区的数据时相同的选择线。
此外，在本实施方式中，只有存储单元的源极主位线与读出对象存储单元所属的扇区以外的扇区的多条副位线相连接。但是，根据存储单元阵列的扇区结构，参考单元的源极主位线也可以与读出对象存储单元所属的扇区以外的扇区的多条副位线相连接。
本实施方式的选择线驱动电路50在读出存储单元的数据时，选择以下选择线：用于连接第1主位线对和读出对象存储单元所接的副位线对的选择线对；用于连接第1主位线对之中与读出放大器20相连的主位线和与存储单元所属的第1扇区不同的至少一个以上扇区的副位线的选择线；用于连接第2主位线对和参考单元所接的副位线对的选择线对；用于连接第2主位线对之中与读出放大器20相连的主位线和与第1扇区不同的至少一个以上扇区的副位线的选择线。因此，选择线驱动电路50可以使与读出放大器相连的2条主位线的电容完全匹配。据此，能够正确地判定数据。
《发明的实施方式3》
首先，说明由虚地结构的存储单元阵列所产生的“邻接效应”。
在虚地结构的存储单元阵列中，读出对象存储单元所接的副位线与相邻存储单元连接，该相邻存储单元与读出对象存储单元共享字线。因此，为了对读出对象存储单元进行读出而选择与读出对象存储单元相连的字线，则该相邻存储单元也会变成激活状态。于是，根据相邻存储单元显示的数据是“1”(存储单元的阈值电压低)还是“0”(存储单元的阈值电压高)，相邻存储单元中流过或者不流过电流。即，相邻存储单元显示的数据为“1”时，电流流过相邻存储单元，而相邻存储单元显示的数据为“0”时，相邻存储单元中几乎不流过电流。相邻存储单元显示的数据为“1”时，流过读出对象存储单元的电流流入相邻存储单元，产生“邻接效应”，即流过读出对象存储单元的有效电流看起来小。当虚地结构的存储单元阵列的存储单元作为参考单元使用时，参考单元也会产生“邻接效应”。
即使存储单元和参考单元的各源极主位线的电容完全匹配，根据相邻存储单元的显示数据，相邻存储单元中流过或者不流过电流，则与读出放大器相连的主位线在读出操作时的电压根据相邻存储单元的显示数据而不同。从而，无法正确地判定数据。
本实施方式的半导体存储装置包括用于降低该“邻接效应”的邻接效应消除电路22，这点与实施方式1的半导体存储装置不同。另外，选择线驱动电路50的结构也与实施方式1的半导体存储装置不同。
另外，存储单元阵列10的结构也与实施方式1的半导体存储装置不同。字线的条数以及各扇区的容量与实施方式1相同，但参考单元的位置不同。本实施方式的扇区0的结构如图12所示。本实施方式的参考扇区的结构如图13所示。
图12示出了扇区0的结构，其他扇区也是相同结构。但是，各扇区的存储单元区域70所包括的字线条数根据各扇区的容量而不同。扇区0包括256条字线，而其他扇区分别包括图2所示条数的字线。
选择线驱动电路50在读出操作时，选择由实施方式1的选择线驱动电路50选择的选择线，同时还选择使与读出对象存储单元的相邻存储单元相连而未与读出对象存储单元相连的副位线连接到对应主位线的选择线。而且，在读出任何存储单元时都选择这种选择线。
邻接效应消除电路22在读出操作时，让电流流过与相邻存储单元相连的主位线，以使上述对应主位线的电位即与读出对象存储单元的相邻存储单元相连的主位线的电位接近与相邻存储单元和读出对象存储单元相连的主位线的电位。而且，在读出操作时，让电流流过与相邻存储单元相连的主位线，以使与参考单元的相邻存储单元相连的主位线的电位接近与相邻存储单元和参考单元相连的主位线的电位。邻接效应消除电路22例如由恒流源构成。
图14是本发明实施方式3的半导体存储装置的读出操作时的位线寄生电容的说明图。
关于具有如上结构的半导体存储装置的读出操作，以下参照图14，以读出接在扇区0内的副位线DBL00和DBL01上的存储单元之中任意存储单元的数据为例子进行说明。这里，将读出对象存储单元设为存储单元MC。
在此，选择线驱动电路50在读出扇区0的存储单元MC时，选择选择线SEL00、SEL01、选择线RSEL0、RSEL1、以及选择线RDSEL11、SEL21之外，还选择选择线SEL02、RSEL2。
当读出存储单元MC时，与实施方式1相同，主位线MBL0与副位线DBL00相连接，主位线MBL1与副位线DBL01和副位线DBL21相连接。在本实施方式的半导体存储装置中，此时，由选择线驱动电路50选择与选择晶体管SL02相连的选择线SEL02，与读出放大器20相连的副位线DBL01邻接的相邻副位线DBL02和主位线MBL2相连接。
另一方面，与实施方式1相同，主位线RMBL0与参考单元RC所接的副位线RDBL0相连接，主位线RMBL1与副位线RDBL1和副位线DBL1m相连接。在本实施方式的半导体存储装置中，此时，由选择线驱动电路50选择与选择晶体管RSL2相连的选择线RSEL2，与读出放大器20相连的副位线RDBL1邻接的相邻副位线RDBL2和主位线RMBL2相连接。
而且，此时，主位线MBL2和参考主位线RMBL2与邻接效应消除电路22相连。
如图9所示，在时刻t2，开始读出操作后，存储单元和参考单元的各源极主位线的电压，分别按照流过存储单元或者参考单元的电流量，从接地电压逐渐上升。与此同时，即从时刻t2开始，邻接效应消除电路22对主位线MBL2和主位线RMBL2注入电流，以使相邻副位线DBL02、RDBL2的电位大致与存储单元和参考单元的源极副位线DBL01、RDBL1的电位相同。据此，读出对象存储单元所接的副位线DBL01的电位和其相邻副位线DBL02的电位变得大致相等。而且，参考单元的源极所接的副位线RDBL1的电位和其相邻副位线RDBL2的电位变得大致相等。通过邻接效应消除电路22的这种操作，读出对象存储单元MC的相邻存储单元、以及参考单元RC的相邻存储单元的漏极/源极间电压都几乎为零。因此，流过任何相邻存储单元的电流也几乎为零。这样，邻接效应消除电路22降低流过相邻存储单元的电流，从而不易产生“邻接效应”。而且，与实施方式1相同，本实施方式的半导体存储装置使与读出放大器相连的主位线的合成寄生电容完全匹配，所以可以正确地判定数据。
按照如上说明，本实施方式的选择线驱动电路50在读出存储单元的数据时，选择以下选择线：
用于连接第1主位线对(第1主位线、第2主位线)和读出对象存储单元所接的第1副位线对的选择线对；
用于连接与邻接效应消除电路22相连的第3主位线和第1副位线对之中与读出放大器20相连的副位线邻接的副位线的选择线；
用于连接第1主位线对之中与读出放大器20相连的主位线和与读出对象存储单元所属的第1扇区不同的第2扇区的副位线的选择线；
用于连接第2主位线对(第4主位线、第5主位线)和参考单元所接的第2副位线对的选择线对；
用于连接与邻接效应消除电路22相连的第6主位线和第2副位线对之中与读出放大器20相连的副位线邻接的副位线的选择线；
用于连接第2主位线对之中与读出放大器20相连的主位线和与第1扇区、第2扇区不同的第3扇区的副位线的选择线。
这样，选择线驱动电路50选择与参考扇区相同尺寸的扇区作为第2扇区，选择与第1扇区相同尺寸的扇区作为第3扇区，从而可以使与读出放大器相连的2条主位线的合成寄生电容完全匹配。而且，还可以降低邻接效应。据此，能够正确判定数据。
而且，在本实施方式的半导体存储装置中，读出时，只有与读出放大器相连的主位线上连接用于调整寄生电容的副位线。因此，相比与读出对象存储单元或者参考单元所接的所有主位线上连接用于调整寄生电容的副位线的情况，驱动的选择线的数目少，读出时的消耗功率小。
《发明的实施方式4》
如图14所示，在实施方式3的半导体存储装置中，读出存储单元MC时，邻接效应消除电路22对副位线DBL02和副位线RDBL2注入规定的电流。从而，读出操作时，存储单元MC的源极所接的副位线DBL01和其相邻副位线DBL02的电位大致相等，参考单元RC的源极所接的副位线RDBL1和其相邻副位线RDBL2的电位大致相等。因此，流过存储单元MC的相邻存储单元和参考单元RC的相邻存储单元的电流减少。
在此，邻接效应消除电路22所连接的主位线MBL2的合成寄生电容是，主位线MBL2的寄生电容Cmbl和扇区0的副位线DBL02的寄生电容Cdbl256的合计Cmbl+Cdbl256。而邻接效应消除电路22所连接的主位线RMBL2的合成寄生电容是，参考主位线RMBL2的寄生电容Cmbl和参考扇区的副位线RDBL2的寄生电容Cdbl32的合计Cmbl+Cdbl32。如此，与读出对象存储单元的相邻存储单元相连的主位线MBL2和与参考单元的相邻存储单元相连的主位线RMBL2的合成寄生电容不同。即，当邻接效应消除电路22对主位线MBL2和参考主位线RMBL2注入等量的电流时，相邻副位线DBL02和相邻副位线RDBL2成为不同电位。这样，在读出对象存储单元和参考单元中，邻接效应的降低程度不完全一致。据此，半导体存储装置可能无法正确地判定数据。
实施方式4的半导体存储装置中的选择线驱动电路的结构与实施方式3的半导体存储装置不同。半导体存储装置的其他结构与实施方式3的半导体存储装置相同。本实施方式的选择线驱动电路在读出操作时，选择由实施方式3的选择线驱动电路50选择的选择线，同时还选择使接在与邻接效应消除电路22注入电流的一个主位线相连的副位线上的存储单元的总数目和接在与另一个主位线相连的副位线上的存储单元的总数目相等的选择线。而且，在读出任何存储单元时都选择这种选择线。
图15是本发明实施方式4的半导体存储装置的读出操作时的位线寄生电容的说明图。
关于具有如上结构的半导体存储装置的读出操作，以下参照图15说明读出与扇区0内的副位线DBL00和DBL01相连接的存储单元之中任意存储单元的数据的例子。这里，将读出对象存储单元设为存储单元MC。
在此，当读出扇区0的存储单元MC时，选择线驱动电路50选择选择线SEL00、SEL01、选择线RSEL0、RSEL1、选择线SEL21、RDSEL11、选择线SEL02、SEL22以及选择线RSEL2、RDSEL12。
当读出存储单元MC时，主位线MBL1与副位线DBL01和扇区2的副位线DBL21相连接。而且，邻接效应消除电路22相连的主位线MBL2，与副位线DBL01邻接的相邻副位线DBL02连接之外，为了调整主位线MBL2的合成寄生电容，还与扇区2的副位线DBL22连接。
另一方面，主位线RMBL 1与副位线RDBL1和扇区1的副位线DBL1m连接。而且，邻接效应消除电路22所接的主位线RMBL2，与副位线RDBL1邻接的相邻副位线RDBL2连接之外，为了调整主位线RMBL2的合成寄生电容，还与扇区1的副位线DBL1n连接。
如此，本实施方式的半导体存储装置，不仅使与读出放大器20相连的2条主位线的合成寄生电容匹配，而且使邻接效应消除电路22注入电流的2条主位线的合成寄生电容也匹配。据此，在读出对象存储单元和参考单元中，邻接效应的降低程度完全一致，半导体存储装置能够正确地读出数据。
按照如上说明，本实施方式的选择线驱动电路50在读出存储单元的数据时，选择以下选择线：
用于连接第1主位线对(第1主位线、第2主位线)和读出对象存储单元所接的第1副位线对的选择线对；
用于连接与邻接效应消除电路22相连的第3主位线和第1副位线对之中与读出放大器20相连的副位线邻接的副位线的选择线；
用于连接第1主位线对之中与读出放大器20相连的主位线和与读出对象存储单元所属的第1扇区不同的第2扇区的副位线的选择线；
用于连接第3主位线和第2扇区的副位线的选择线；
用于连接第2主位线对(第4主位线、第5主位线)和参考单元所接的第2副位线对的选择线对；
用于连接与邻接效应消除电路22相连的第6主位线和第2副位线对之中与读出手段相连的副位线邻接的副位线的选择线；
用于连接第2主位线对之中与读出放大器20相连的主位线和与第1扇区、第2扇区不同的第3扇区的副位线的选择线；
用于连接第6主位线和第3扇区的副位线的选择线。
因此，选择线驱动电路50选择与参考扇区相同尺寸的扇区作为第2扇区，而且，选择与第1扇区相同尺寸的扇区作为第3扇区，从而可以使与读出手段相连的2条主位线的合成寄生电容完全匹配。而且，选择线驱动电路50选择使读出对象存储单元的邻接效应降低程度和参考单元的邻接效应降低程度完全相同的选择线，所以半导体存储装置能够正确地判定数据。
《其他实施方式》
在实施方式3、4的半导体存储装置中，为了调整主位线的合成寄生电容，读出扇区以外的1个扇区的副位线连接到存储单元或者参考单元所接的各主位线。但是，如实施方式2，为了调整主位线的合成寄生电容，也可以采用读出扇区以外的多个扇区的副位线连接到存储单元或者参考单元所接的各主位线的结构。
另外，在本实施方式2～4的半导体存储装置中，也可以按照实施方式1中说明，选择线驱动电路50在读出操作时，错开时间分多次驱动多条选择线。
以上说明了本发明的实施方式，但本发明的半导体存储装置并不局限于上述的示例，对于在不脱离本发明主旨的范围内进行各种变更等的情况也同样有效。
上述实施方式的半导体存储装置例如举了闪速存储器(flash memory)的例子，但本发明还可以适用于掩膜只读存储器(mask ROM)等闪速存储器以外的半导体存储装置。另外，上述实施方式的半导体存储装置举了存储单元和参考单元的源极端子被读出的源极读出的例子，但本发明还可以适用于存储单元和参考单元的各漏极端子被读出的漏极读出的半导体存储装置。
另外，上述实施方式的半导体存储装置中，与读出对象存储单元相连的副位线和主位线相连接时，为了调整该主位线的合成寄生电容，与读出对象的扇区不同扇区的副位线连接到该主位线。但是，为了调整该主位线的合成寄生电容，还可以连接到与虚拟单元、或者电容元件等相连的电容调整专用副位线。
另外，上述实施方式的半导体存储装置举了具有虚地结构的存储单元阵列的例子，但本发明还可以适用于具有NOR型、DINOR型、NAND型、AND型结构的存储单元阵列的半导体存储装置。在虚地结构的存储单元阵列中，通过选择晶体管将存储单元以及参考单元的漏极和源极所接的副位线连接到主位线，进行读出操作。但是，本发明也可以适用于在存储单元阵列中，存储单元的源极预先固定于规定的电压(接地电压等)，然后通过选择晶体管将存储单元以及参考单元的漏极所接的副位线连接到主位线来进行读出操作的半导体存储装置。
本发明的半导体存储装置具有可以正确读出数据的效果，作为例如闪速存储器、掩膜ROM等而有用。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种半导体存储装置，其特征在于，该装置包括：
存储单元阵列，多个存储单元沿行方向及列方向以矩阵状配置，被分割为多个扇区；
多条字线，设置于所述存储单元的各行；
多条主位线，沿列方向延伸；
多条副位线，配置于所述各扇区内，沿列方向延伸；
多个选择晶体管，与所述各副位线对应设置，用于电连接/断开所述主位线和所述副位线；
多条选择线，用于控制所述选择晶体管的导通/非导通状态；
参考单元，用于生成读出操作时的参考电压；
读出放大器，连接于所述主位线，用于进行读出数据的判定；
字线选择电路，用于选择所述多个存储单元之中的读出对象存储单元所接的字线和所述参考单元所接的字线；
选择线选择电路，用于在读出操作时，选择以下选择线：用于连接与所述读出放大器相连的第1主位线和所述读出对象存储单元所接的副位线的选择线；用于连接所述第1主位线和与所述读出对象存储单元所属扇区不同的至少一个以上扇区的副位线的选择线；用于连接与所述读出放大器相连的第2主位线和所述参考单元所接的副位线的选择线；用于连接所述第2主位线和与所述读出对象存储单元所属扇区不同的至少一个以上扇区的副位线的选择线。
2.根据权利要求1所述的半导体存储装置，其特征在于，所述选择线选择电路选择所述选择线，使所述第1主位线的寄生电容和所述第2主位线的寄生电容相同。
3.根据权利要求1所述的半导体存储装置，其特征在于，所述选择线选择电路将选择的多条选择线之中的部分选择线先设为选择状态，经过规定的时间后将剩余的选择线设为选择状态。
4.根据权利要求3所述的半导体存储装置，其特征在于，所述部分选择线为用于连接进行预充电的主位线和副位线的选择线。
5.一种半导体存储装置，其特征在于，该装置包括：
虚地结构的存储单元阵列，多个存储单元沿行方向及列方向以矩阵状配置，被分割为多个扇区；
多条字线，设置于所述存储单元的各行；
多条主位线，沿列方向延伸；
多条副位线，配置于所述各扇区内，沿列方向延伸；
多个选择晶体管，与所述各副位线对应设置，用于电连接/断开所述主位线和所述副位线；
多条选择线，用于控制所述选择晶体管的导通/非导通状态；
参考单元，用于生成读出操作时的参考电压；
读出放大器，连接于所述主位线，用于进行读出数据的判定；
字线选择电路，用于选择所述多个存储单元之中的读出对象存储单元所接的字线和所述参考单元所接的字线；
选择线选择电路，用于在读出操作时，选择以下选择线：用于连接第1主位线对和所述读出对象存储单元所接的副位线对的选择线；用于连接所述第1主位线对之中与所述读出放大器相连的主位线和所述多个扇区之中与所述读出对象存储单元所属的第1扇区不同的第2扇区的副位线的选择线；用于连接第2主位线对和所述参考单元所接的副位线对的选择线；用于连接所述第2主位线对之中与所述读出放大器相连的主位线和所述多个扇区之中与所述第1及第2扇区不同的第3扇区的副位线的选择线。
6.根据权利要求5所述的半导体存储装置，其特征在于，
所述参考单元配置于参考扇区内；
所述第1扇区的副位线和所述第3扇区的副位线具有相同寄生电容；
所述第2扇区的副位线和所述参考扇区的副位线具有相同寄生电容。
7.根据权利要求5所述的半导体存储装置，其特征在于，所述多个扇区包括：副位线的寄生电容互相相等的扇区组。
8.根据权利要求5所述的半导体存储装置，其特征在于，
所述参考单元配置于参考扇区内；
所述第1扇区和所述第3扇区具有相同数目的字线；
所述第2扇区和所述参考扇区具有相同数目的字线。
9.根据权利要求5所述的半导体存储装置，其特征在于，所述多个扇区包括：字线数目互相相等的扇区组。
10.根据权利要求5所述的半导体存储装置，其特征在于，所述选择线选择电路将选择的多条选择线之中将部分选择线先设为选择状态，经过规定的时间后将剩余的选择线设为选择状态。
11.根据权利要求10所述的半导体存储装置，其特征在于，所述部分选择线为用于连接进行预充电的主位线和副位线的选择线。
12.根据权利要求5所述的半导体存储装置，其特征在于，所述第2扇区以及所述第3扇区之中至少一方有多个。
13.根据权利要求12所述的半导体存储装置，其特征在于，所述选择线选择电路选择所述选择线，使所述第1主位线对之中与所述读出放大器相连的主位线的寄生电容和所述第2主位线对之中与所述读出放大器相连的主位线的寄生电容相同。
14.一种半导体存储装置，其特征在于，该装置包括：
虚地结构的存储单元阵列，多个存储单元沿行方向及列方向以矩阵状配置，被分割为多个扇区；
多条字线，设置于所述存储单元的各行；
多条主位线，沿列方向延伸；
多条副位线，配置于所述各扇区内，沿列方向延伸；
多个选择晶体管，与所述各副位线对应设置，用于电连接/断开所述主位线和所述副位线；
多条选择线，用于控制所述选择晶体管的导通/非导通状态；
参考单元，用于生成读出操作时的参考电压；
读出放大器，连接于所述主位线，用于进行读出数据的判定；
邻接效应消除电路，连接于所述主位线，用于减少流过所述多个存储单元之中的读出对象存储单元的相邻存储单元的电流；
字线选择电路，用于选择所述读出对象存储单元所接的字线和所述参考单元所接的字线；
选择线选择电路，用于在读出操作时，选择以下选择线：用于连接由第1及第2主位线组成的第1主位线对和所述读出对象存储单元所接的第1副位线对的选择线；用于连接与所述邻接效应消除电路相连的第3主位线和所述第1副位线对之中与所述读出放大器相连的副位线邻接的与所述第1副位线对不同的副位线的选择线；用于连接所述第1主位线对之中与所述读出放大器相连的主位线和所述多个扇区之中与所述读出对象存储单元所属的第1扇区不同的第2扇区的副位线的选择线；用于连接由第4及第5主位线组成的第2主位线对和所述参考单元所接的第2副位线对的选择线；用于连接与所述邻接效应消除电路相连的第6主位线和所述第2副位线对之中与所述读出放大器相连的副位线邻接的与所述第2副位线对不同的副位线的选择线；用于连接所述第2主位线对之中与所述读出放大器相连的主位线和所述多个扇区之中与所述第1及第2扇区不同的第3扇区的副位线的选择线。
15.根据权利要求14所述的半导体存储装置，其特征在于，所述第2扇区以及所述第3扇区之中至少一方为多个。
16.根据权利要求14所述的半导体存储装置，其特征在于，当读出操作时，所述选择线选择电路进一步选择以下选择线：用于连接所述第3主位线和所述第2扇区的副位线的选择线；用于连接所述第6主位线和所述第3扇区的副位线的选择线。
17.根据权利要求16所述的半导体存储装置，其特征在于，所述第2扇区以及所述第3扇区之中至少一方为多个。
18.根据权利要求17所述的半导体存储装置，其特征在于，所述选择线选择电路选择所述选择线，使所述第1主位线对之中与所述读出放大器相连的主位线的寄生电容、所述第3主位线的寄生电容、所述第2主位线对之中与所述读出放大器相连的主位线的寄生电容、和所述第6主位线的寄生电容相同。
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