JP3573341B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、少なくとも情報読出しが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、動作速度が１００ＭＨｚを越える高速なマイクロコンピュータが要望されるようになってきている。また、マイクロコンピュータの動作が高速化するにつれて、そのマイクロコンピュータと同一のチップ上に搭載されるＲＯＭやフラッシュメモリの動作を高速化することも求められている。これらのＲＯＭやフラッシュメモリは、通常、そのチップをカスタマイズする目的でそのチップ上に搭載される。
【０００３】
また、最近のマイクロコンピュータの高機能化に伴って、必要とされるメモリ容量も増加してきている。
【０００４】
このような背景の下、大容量でかつ高速なデータ読み出し動作が可能な半導体記憶装置の研究開発が進められている。例えば特願平１１−３４９３０１号公報に、階層化ビット線方式の半導体記憶装置が提案されている。また同様に、Ｍｉｔｓｕｒｕ Ｈｉｒａｋｉ氏等による文献「ＩＳＳＣＣ９９／ＳＥＳＳＩＯＮ６／ＰＡＰＥＲ ＭＰ６．８（Ａ３．３Ｖ ９０ＭＨｚ・Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ Ｅｍｂｅｄｅｄ ｉｎ ａ ３２ｂ ＲＩＳＣ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ；３２ｂ ＲＩＳＣマイクロコントローラ混載３．３Ｖ ９０ＭＨｚフラッシュメモリモジュール）」にも、高速読出しのセンス方式に関して、半導体記憶装置が提案されている。
【０００５】
この文献の半導体記憶装置では、予めグローバルビット線（メインビット線に相当）、ローカルビット線（サブビット線に相当）とも、グランドレベルにディスチャージしておき、読み出しアドレスに応じたグローバルビット線、ローカルビット線を選択し、プリチャージを開始する。このプリチャージが完了する前のプリチャージ途中でセンス動作を行う。これは、以前の方式と比較し、グローバルビット線、ローカルビット線ともグランドレベルにディスチャージしておくことにより、前回読出し時のグローバルビット線、ローカルビット線電位の影響を無くすことにより、プリチャージ途中でのセンス動作を可能にしている。
【０００６】
しかしながら、このプリチャージ途中のセンスといっても、プリチャージするスピードは、セル電流の略半分で行うため、メモリセルの電流駆動能力がフルに発揮されるまで、即ち、ローカルサブビット線（ローカルビット線）の電位がある程度充電されるまでは、読出し側、リファレンス側の電位差は現れない。このため、プリチャージ途中でセンス動作を開始するとはいうものの、ある程度の充電（チャージアップ）を完了した後にセンス動作させるというものである。
【０００７】
また、例えば特願平１１−３４９３０１号公報の半導体記憶装置は、情報読出し部と、レファレンス部と、情報読出し部およびレファレンス部からの各情報出力を各入力とする差動センスアンプと、各部を制御する制御部とを備えている。
【０００８】
情報読出し部は、選択ゲートを介してメインビット線に接続されたサブビット線と、サブビット線に接続され、ワード線の電圧に応じて選択的に活性化される複数のメモリセルと、メインビット線およびその差動センスアンプ入力端側をプリチャージするプリチャージ部と、サブビット線側を接地電位にリセットするリセット部とを有している。
【０００９】
また、制御部は、高速な情報読み出しのために、プリチャージ部を制御してメインビット線およびその差動センスアンプ入力端側をプリチャージさせ、リセット部を制御してサブビット線側を接地電位にした後に、メインビット線およびその差動センスアンプ入力端側にプリチャージされた電荷の一部がサブビット線側に再配分されるように選択ゲートを制御するようにしている。
【００１０】
【発明が解決しようとする課題】
しかし、上述したタイプの半導体記憶装置では、ワード線、レファレンスワード線、選択ゲート制御線の各負荷容量の違いにより、不揮発性メモリでは、その電圧系の違いからくるデバイスの違いによって、各々のゲートへの電圧印加のタイミングにずれが生じる。不揮発性メモリの場合、ワード線は高電圧系のドライバによって与えられるのが一般的であるため、アドレスが確定してから、実際にワード線電圧が立ち上がるのは、レファレンスワード線や選択ゲートの電圧の立ち上がりよりも遅れる。ワード線、レファレンスワード線および選択ゲート制御線の電圧の立ち上がりにずれが生じることによって、メモリセルからの正確な情報読出しが困難になっている。
【００１１】
例えば、レファレンス部側が先に接続され、レファレンス電流が流れ出している一方、本来、情報読出し部側の電流が流れるセルの電流が後から流れ出すと、メインビット線電圧は、当初、レファレンス部側の電圧が低いが、後に読出しビット側の電圧が下がり出して逆転する。このことは、センス動作の起動タイミングにおいて、これらワード線、レファレンスワード線のタイミングのずれにより、情報読出しに誤動作が生じる虞がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、誤情報読出しのない正確なセンス動作を保証することができる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルおよびレファレンスセルの少なくとも一方が接続されたサブビット線が選択ゲートを介してメインビット線に接続されると共に、その少なくとも他方が接続された相補サブビット線が選択ゲートを介して相補メインビット線に接続されて、メインビット線および相補メインビット線から情報読み出しを可能とする半導体記憶装置において、複数のメモリセルに対する複数のワード線のうち対応するワード線を選択的に活性化するワード線駆動手段と、レファレンスセルに対するレファレンスワード線を選択的に活性化するレファレンスワード線駆動手段と、メモリセルおよびレファレンスセルの一方が接続されたメインビット線とその他方が接続された相補メインビット線との間に電位の逆転がないように、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させて選択ゲート信号を選択ゲートに出力する制御手段を有したものであり、そのことにより上記目的が達成される。この場合、遅延時間は選択ゲートの活性化タイミングにより決定調整する。
【００１４】
この構成により、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるので、正確なセンス動作が保証可能となって、誤情報読出しのない正確なメモリセルからの情報読み出しが可能となる。
【００１５】
また、好ましくは、本発明の半導体記憶装置において、第１の入力端と第２の入力端とを有し、第１の入力端の電圧と第２の入力端の電圧との電圧差をセンスする差動センスアンプと、第１の入力端に接続されたメインビット線と、第２の入力端に接続された相補メインビット線と、メインビット線と相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうち一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第１の電圧より低い第２の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第１の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第２の電圧に予めリセットしておき、複数のサブビット線のうちの一つと複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部をリセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分した後にセンス動作を行うように、差動センスアンプ、プリチャージ部、リセット部および選択ゲート部を制御する。
【００１６】
この構成により、アレイ構成において本発明の選択ゲート制御が容易に可能となる。
【００１７】
さらに、好ましくは、本発明の半導体記憶装置において、第１の入力端と第２の入力端とを有し、第１の入力端の電圧と第２の入力端の電圧との電圧差をセンスする差動センスアンプと、第１の入力端とメインビット線とを接続または分離自在とする第１分離ゲートと、第２の入力端と相補メインビット線とを接続または分離自在とする第２分離ゲートと、第１の入力端に第１分離ゲートを介して接続されたメインビット線と、第２の入力端に第２分離ゲートを介して接続された相補メインビット線と、メインビット線と相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうちの一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第１の電圧より低い第２の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第１の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第２の電圧に予めリセットしておき、複数のサブビット線のうちの一つと、複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部を、リセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分するように、プリチャージ部、リセット部および選択ゲート部を制御した後に、差動センスアンプによるセンス動作を開始すると同時またはその直後に、第１の入力端とメインビット線を接続する第１分離ゲートおよび、第２の入力端と相補メインビット線を接続する第２分離ゲートをそれぞれ分離するように制御し、メインビット線とサブビット線を接続可能とする選択ゲートおよび、相補メインビット線と相補サブビット線を接続可能とする選択ゲートを非選択状態にするように制御し、メインビット線および相補メインビット線をプリチャージ状態に制御すると共に、サブビット線および相補サブビット線をディスチャージ状態に制御する。
【００１８】
この構成により、上記第１分離ゲートおよび第２分離ゲートで差動センスアンプとメインビット線を分離することで、センス動作と、プリチャージ・ディスチャージ動作を並行動作させることが可能となって、高速な情報読出しが可能となる。
【００１９】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、複数のレファレンスセルを有するレファレンスセルアレイと、リセット部および選択ゲート部とを有したサブアレイが、メインビット線および相補メインビット線が延びる方向に複数配列されている。
【００２０】
この構成により、複数のサブアレイが配設された半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【００２１】
さらに、好ましくは、本発明の半導体記憶装置において、複数のサブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続され、複数の相補サブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続されている。
【００２２】
この構成により、サブビット線および相補サブビット線共に、複数のメモリセルおよびレファレンスセルが接続されたサブアレイを持つ半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【００２３】
さらに、好ましくは、本発明の半導体記憶装置において、読出し側の選択ゲートおよび相補側の選択ゲートの接続制御は、読出し側の前記ワード線を選択制御する走査信号および、走査信号をデコードするアドレス信号の何れかにより行う。
【００２４】
この構成により、アレー構成での選択ゲート制御が容易に行える。信号が遅延してくる系からの信号（走査信号）で遅延時間が決定される場合には、選択ゲートの活性化タイミングは、ワード線の活性化タイミングよりも確実に遅延する。
【００２５】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、ワード線駆動手段からの走査信号および、走査信号をデコードするアドレス信号の何れかを受けて、差動センスアンプによるセンスタイミングを決定する。
【００２６】
この構成により、走査信号および、走査信号をデコードするアドレス信号の何れかを受けて出力制御される選択ゲート信号の末端の信号を用いれば、センスタイミングが容易かつ安定的に決定調整される。
【００２７】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記メインビット線側の選択ゲートの接続制御タイミングを意図的に遅延させる。
【００２８】
この構成により、階層的に２段の選択ゲートが配設される場合には、メインビット線側の選択ゲートにて遅延タイミングの調整を行う。それまでの間に、１段目と２段目の選択ゲート間のリセットを有効に働かせることが可能となる。
【００２９】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、制御手段は、サブビット線側の選択ゲートの接続制御をメインビット線側の選択ゲートの接続制御よりも所定時間だけ先に行い、所定時間後のメインビット線側の選択ゲートの遮断制御をサブビット線側の選択ゲートの遮断制御よりも先に行う。
【００３０】
この構成により、階層的に２段の選択ゲートが配設される場合、メインビット線側の選択ゲートを先に閉じ、サブビット線側の選択ゲートをディスチャージ後に切り離す。
【００３１】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、情報読出しをキャンセルするキャンセル手段を有し、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御する。
【００３２】
この構成により、アボート処理が用意されていて、選択ゲートを高速にキャンセルできる仕組みを持つものである。情報読出しを行っている途中でそれがキャンセルされた場合、メモリ動作としては、プリチャージ動作から行わなくてはならず、この場合にアクセスペナルティが発生する。この情報読出し動作のキャンセル時のアクセスペナルティが軽減される。
【００３３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施形態として、不揮発性の半導体記憶装置について図面を参照しながら説明する。
（実施形態１）
図１および図２は、本発明の半導体記憶装置における実施形態１の要部構成を示す回路図である。図１および図２において、半導体記憶装置１００は、差動センスアンプ部９Ｇと、プリチャージ部６’Ｇ，６Ｇと、分離ゲート部１１Ｇと、複数のサブアレイ１１０〜１４０と、これらを制御してデータ読出しなどのメモリ制御を行う制御部１５０と、メモリセルを駆動するためのワード線デコーダ回路（図示せず）とを備えている。
【００３４】
差動センスアンプ部９Ｇは、接地側のトランジスタ７と電源側のトランジスタ８の間に差動センスアンプ９が配設されており、差動センスアンプ９は、センス起動信号ＳＡＥ，／ＳＡＥによってトランジスタ７，８が起動して、第１の入力端９ａ（Ｐ０）と第２の入力端９ｂ（Ｎ０）の各電圧の差電圧をセンスするものである。
【００３５】
分離ゲート部１１Ｇは、プリチャージ部６’Ｇ，６Ｇ間に配設されたメインビット線分離ゲート１１ａ，１１ｂを有し、入力端９ａとメインビット線ＭＢＬとがメインビット線分離ゲート１１ａによって接続または分離自在に為され、また、入力端９ｂと相補メインビット線／ＭＢＬとがメインビット線分離ゲート１１ｂによって接続または分離自在に為されている。
【００３６】
プリチャージ部６’Ｇは、プリチャージ信号／ＰＲＣ０に応じてオン／オフされるＰｃｈトランジスタ６’ａ，６’ｂを有しており、トランジスタ６’ａ，６’ｂをそれぞれ介して入力端９ａ、９ｂをそれぞれ第１の電圧の電源電圧Ｖｄｄにプリチャージするものである。
【００３７】
プリチャージ部６Ｇは、プリチャージ信号／ＰＲＣ１に応じてオン／オフされるＰｃｈトランジスタ６ａ、６ｂと、イコライズトランジスタ１２とを有しており、トランジスタ６ａ、６ｂをそれぞれ介してメインビット線ＭＢＬ、相補メインビット線／ＭＢＬをそれぞれ第１の電圧の電源電圧Ｖｄｄにプリチャージするものである。
【００３８】
複数のサブアレイ１１０〜１４０はそれぞれ、複数のメモリセル１を含むメモリセルアレイ１Ｇと、複数のサブビット線ＳＢＬ１，ＳＢＬ２、複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２をリセットトランジスタ２をそれぞれ介して第１の電圧より低い第２の電圧のグランド電圧Ｖｓｓに予めリセットしておき、サブビット線ＳＢＬ１，ＳＢＬ２のうちの一つと相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つとを選択的にリセット解除するためのリセット部２Ｇと、メインビット線ＭＢＬを複数（ここでは２本）のサブビット線ＳＢＬ１，ＳＢＬ２のうちの一つに選択的に接続し、相補メインビット線／ＭＢＬを複数（ここでは２本）の相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つに選択的に接続する選択ゲート部４Ｇと、複数のレファレンスセル１０を含むレファレンスセルアレイ１０Ｇとを有している。
【００３９】
以上のサブアレイ１１０〜１４０はそれぞれ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬがそれぞれ延びる方向にそれぞれ配列されており、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬからそれぞれ分岐したサブビット線ＳＢＬ１，ＳＢＬ２、サブビット線／ＳＢＬ１，／ＳＢＬ２のアレーからなり、サブビット線ＳＢＬ１，ＳＢＬ２は、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線ＷＬ、レファレンスワード線ＲＥＦＷＬ、リセット信号線ＲＳ００，ＲＳ０１が制御されるようになっている。また同様に、サブビット線／ＳＢＬ１，／ＳＢＬ２も、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線ＷＬ’、レファレンスワード線ＲＥＦＷＬ’、リセット信号線ＲＳ００，ＲＳ０１が制御されるようになっている。
【００４０】
例えばサブアレイ１２０は、サブアレイ１１０と同様の構成を有しているが、サブアレイ１１０に含まれる複数のメモリセル１のそれぞれはワード線ＷＬ１〜ＷＬｎのうち対応するワード線の電圧よって選択的に活性化されるのに対し、サブアレイ１２０に含まれる複数のメモリセル１のそれぞれはワード線ＷＬ’１〜ＷＬ’ｎのうち対応するワード線の電圧よって選択的に活性化される。また、サブアレイ１１０に含まれる複数のレファレンスセル１０のそれぞれはレファレンスワード線ＲＥＦＷＬ’の電圧によって選択的に活性化されるのに対し、サブアレイ１２０に含まれる複数のレファレンスセル１０のそれぞれはレファレンスワード線ＲＥＦＷＬの電圧によって選択的に活性化される。
【００４１】
複数のサブビット線ＳＢＬ１，ＳＢＬ２のそれぞれには、複数のメモリセル１と複数のレファレンスセル１０とのうちの少なくとも一方が接続され、複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２のそれぞれには、複数のメモリセル１と複数のレファレンスセル１０とのうちの少なくとも他方が接続されており、サブアレイ１１０の複数のメモリセル１のうちの一つが選択される場合には、サブアレイ１２０の複数のレファレンスセル１０のうちの一つが選択されるようになっている。逆に、サブアレイ１２０の複数のメモリセル１のうちの一つが選択される場合には、サブアレイ１１０の複数のレファレンスセル１０のうちの一つが選択されるようになっている。このように、サブアレイ１１０とサブアレイ１２０とは互いに相補的に動作するようになっている。
【００４２】
サブアレイ１３０，１４０も上記サブアレイ１１０，１２０と同様の構成であるため、その説明を簡略化するために、サブアレイ１３０，１４０の構成は簡略化して図示している。サブアレイ１３０、１４０もまた、サブアレイ１１０、１２０と同様に、互いに相補的に動作するものである。
【００４３】
制御部１５０は、センス起動信号ＳＡＥ，／ＳＡＥ、プリチャージ信号／ＰＲＣ０，／ＰＲＣ１、リセット信号ＲＳ００，ＲＳ０１、選択ゲート信号ＳＧＹ００〜ＳＧＹ０３、ＳＧＹ１０〜ＳＧＹ１３などの制御信号を出力することにより、差動センスアンプ９、プリチャージ部６’Ｇ，６Ｇおよび複数のサブアレイ１１０〜１４０などを制御するものである。
【００４４】
具体的に説明すると、制御部１５０は、メインビット線ＭＢＬと相補メインビット線／ＭＢＬとを電源電圧Ｖｄｄにプリチャージし、複数のサブビット線ＳＢＬ１，ＳＢＬ２と複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２とを電源電圧Ｖｓｓに予めリセットしておき、サブビット線ＳＢＬ１，ＳＢＬ２のうちの一つと相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つとを選択的にリセット解除した後に、メインビット線ＭＢＬにプリチャージされた電荷の一部を、選択的にリセット解除されたサブビット線に選択ゲート４を介して再配分し、かつ、相補メインビット線／ＭＢＬにプリチャージされた電荷の一部を、選択的にリセット解除された相補サブビット線に選択ゲート４を介して再配分するように、プリチャージ部６Ｇと複数のサブアレイ１１０〜１４０とを制御するようになっている。
【００４５】
また、制御部１５０は、本発明の特徴部分として、メインビット線ＭＢＬと相補メインビット線／ＭＢＬ間に電位逆転が起こらないように、メインビット線ＭＢＬとサブビット線ＳＢＬ、相補メインビット線／ＭＢＬと相補サブビット線／ＳＢＬを接続する選択ゲート４の接続制御タイミングを、ワード線ＷＬ１〜ＷＬｎおよびレファレンスワード線ＲＥＦＷＬの活性化タイミングよりも意図的に遅延させた選択ゲート信号ＳＧＹ００〜ＳＧＹ０３を出力する選択ゲート制御手段を有するものである。この遅延時間は、レファレンスワード線ＲＥＦＷＬの活性化タイミングに対するワード線ＷＬの活性化タイミングの遅延時間以上であって、メインビット線ＭＢＬと相補メインビット線／ＭＢＬ間に電位の逆転が起こる遅延時間以上の遅延時間でなければならない。
【００４６】
さらに、制御部１５０は、読出し側の選択ゲート４および相補側の選択ゲート４の接続制御を行うが、この接続制御は、読出し側のワード線ＷＬを選択制御するワード線デコーダ回路（図示せず）からの走査信号により行ってもよく、また、ワード線デコーダ回路（図示せず）に入力される走査信号デコード用のアドレス信号により行ってもよい。即ち、制御部１５０は、ワード線デコーダ回路（図示せず）からの走査信号（ワード線駆動信号）を受けて、選択ゲート４による接続タイミング（選択ゲート信号の出力タイミング）を決定するようにしてもよいし、ワード線デコーダ回路（図示せず）に入力されるアドレス信号を受けて、選択ゲート４による接続タイミング（選択ゲート信号の出力タイミング）を決定するようにしてもよい。
【００４７】
ワード線デコーダ回路（図示せず）は、 複数のメモリセル１に対する複数のワード線ＷＬ１〜ＷＬｎ，ＷＬ’１〜ＷＬ’ｎのうち対応するワード線を選択的に活性化するワード線駆動手段（図示せず）と、レファレンスセル１０に対するレファレンスワード線ＲＥＦＷＬ，ＲＥＦＷＬ’を選択的に活性化するレファレンスワード線駆動手段（図示せず）とを有している。
【００４８】
なお、図１および図２に示される回路例では、サブアレイの数は４個であるが、サブアレイの数は４個に限定されない。半導体記憶装置１００は、任意の数のサブアレイを有し得る。また、図１および図２に示される回路例では、一つのサブアレイに含まれるサブビット線ＳＢＬ、相補サブビット線／ＳＢＬの数は２本であるが、この本数は３本以上であってもよく２本に限定されない。半導体記憶装置１００は、任意の本数のサブビット線ＳＢＬ、相補サブビット線／ＳＢＬを有し得る。
【００４９】
上述したようなサブアレイ構成を有する半導体記憶装置１００をメインビット線ＭＢＬと相補メインビット線／ＭＢＬとを対称的に、また、サブビット線ＳＢＬ１，ＳＢＬ２と相補サブビット線／ＳＢＬ１，ＳＢＬ２とを対照的にレイアウトすることにより、メインビット線ＭＢＬの容量値Ｃｍと相補メインビット線／ＭＢＬの容量値Ｃｍ’、サブビット線ＳＢＬ１，ＳＢＬ２の容量値Ｃｓと相補サブビット線／ＳＢＬ１，ＳＢＬ２の容量値Ｃｓ’とを略同じにすることができる。また、制御部１５０は、上記の説明では、メモリセル１をメインビット線ＭＢＬに接続し、レファレンスセル１０を相補メインビット線／ＭＢＬに接続する例で説明したが、メモリセル１を相補メインビット線／ＭＢＬに接続し、レファレンスセル１０をメインビット線ＭＢＬに接続するようにしてもよく、この場合、電位逆転が起こらない程度に、メインビット線ＭＢＬとサブビット線ＳＢＬ、相補メインビット線／ＭＢＬと相補サブビット線／ＳＢＬを接続する各選択ゲート４の活性化タイミングを、ワード線ＷＬ（またはＷＬ’）およびレファレンスワード線ＲＥＦＷＬ（またはＲＥＦＷＬ’）の活性化タイミングよりも遅延させて選択ゲート信号を各選択ゲート４にそれぞれ出力するものである。
【００５０】
上記構成により、以下、半導体記憶装置１００の動作を説明する。
【００５１】
図３は、図１および図２の半導体記憶装置１００の各要部の信号を示すタイミングチャート図である。
【００５２】
図３に示すように、初期状態では、差動センスアンプ９の入力端９ａ、９ｂ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬは、電源電圧Ｖｄｄにプリチャージされている。一方、サブビット線ＳＢＬ１，ＳＢＬ２、相補サブビット線／ＳＢＬ１，／ＳＢＬ２は、グランド電圧Ｖｓｓにリセットされている。
【００５３】
この状態において、チップイネーブル信号／ＣＥの立ち下がりエッジに応答して、制御部１５０は、プリチャージ信号／ＰＲＣを非活性にする。これにより、入力端９ａ，９ｂ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬのプリチャージが終了する。
【００５４】
次に、アドレス信号ＡＤＤに応じて、サブアレイ１１０〜１４０のうち互いに相補関係にある２つのサブアレイが選択される。ここでは、サブアレイ１１０，１２０が選択されるものと仮定する。さらに、アドレス信号ＡＤＤに応じて、選択ゲート信号線ＳＧＹ００と、ワード線ＷＬ１と、レファレンスワード線ＤＷＬとが選択され、サブビット線リセット信号ＲＳ００がハイレベルからローレベルに遷移すると仮定する。なお、サブビット線リセット信号ＲＳ０１は、ハイレベルのままである。この場合には、図１において破線で囲まれたサブアレイ１１０のメモリセル１とサブアレイ１２０のレファレンスセル１０とが選択されることになる。
【００５５】
このとき、本実施形態１では、従来例と異なり、選択ゲート信号線ＳＧＹ００への活性化信号のタイミングは、ワード線デコーダ回路（図示せず）からの走査信号によるワード線ＷＬ、レファレンスワード線ＲＥＦＷＬの活性化の時期と比べて、若干遅れて活性化されて選択される。
【００５６】
選択されたメモリセル１に対応するメインビット線ＭＢＬ、サブビット線ＳＢＬ１の電圧の遷移は、図３に示される通りである。センス起動信号ＳＡＥ，／ＳＡＥが活性化されるまでの、差動センスアンプ９の入力端９ａ、９ｂ（Ｐ０，Ｎ０）に着目する。
【００５７】
図３のＭＢＬ，／ＭＢＬにおいて、メインビット線ＭＢＬ「０」を示す最下ラインは、メモリセル１に記憶されている情報の値が「０」である場合におけるメインビット線ＭＢＬの電圧の遷移を示している。また、メインビット線ＭＢＬ「１」を示す最上ラインは、メモリセル１に記憶されている情報の値が「１」である場合におけるメインビット線ＭＢＬの電圧の遷移を示している。
【００５８】
また、図３のＳＢＬ，／ＳＢＬにおいて、サブビット線ＳＢＬ「０」を示す最下ラインは、メモリセル１に記憶されている情報の値が「０」である場合におけるサブビット線ＳＢＬ１の電圧の遷移を示している。また、サブビット線ＳＢＬ「１」を示す最上ラインは、メモリセル１に記憶されている情報の値が「１」である場合におけるサブビット線ＳＢＬ１の電圧の遷移を示している。
【００５９】
また、図３のＭＢＬ，／ＭＢＬ、ＳＢＬ，／ＳＢＬにおいて、選択されたレファレンスセル１０に対応する相補メインビット線／ＭＢＬ、相補サブビット線ＳＢＬ２の電圧の遷移は、図３の通りである。即ち、最上ラインと最下ラインの中間に位置する ／ＭＢＬを示す中間ラインは、相補メインビット線／ＭＢＬの電圧の遷移を示している。また、最上ラインと最下ラインの中間に位置する ／ＳＢＬを示す中間ラインは、相補サブビット線／ＳＢＬ１の電圧の遷移を示している。以上から判るように、図３のＭＢＬ，／ＭＢＬ、ＳＢＬ，／ＳＢＬにおいて、最上ラインおよび最下ラインと中間ラインとは従来のように電位が交差しておらず、レファレンス側の電圧と読出しビット側の電圧との途中で電位の逆転がないため、センス動作の起動タイミングにおいて、データ読出しにおける誤動作の虞がない。
【００６０】
本実施形態１では、選択ゲート信号ＳＧＹ００の活性化のタイミングが、ワード線ＷＬ１、レファレンスワード線ＲＥＦＷＬの活性化のタイミングに比べて、若干遅延させているため、メインビット線ＭＢＬ側、相補メインビット線／ＭＢＬ側共に同時に印加される信号によって、電荷再配分プリチャージ、セル情報読出し、レファレンス情報読出しが行われるため、選択ゲートを接続した後には２つのメインビット線ＭＢＬ，／ＭＢＬ間の電位が逆転することが無く、このことにより、従来例のような電荷が蓄積されたメインビット線と電荷が放電されたサブビット線とを短絡させ、電荷再配分により、プリチャージし、その後セルに電流を流し、メモリセル１から情報を読み出すことを高速かつ安定的に行うことが可能となる。
【００６１】
なお、センス起動タイミングまでの動作について説明したが、センス起動タイミング（センス起動信号ＳＡＥが立ち上がるタイミング）と同時に差動センスアンプ９とメインビット線ＭＢＬ，／ＭＢＬを切り離す信号／ＳＥＰがローレベルになり、差動センスアンプ９とメインビット線ＭＢＬ，／ＭＢＬが切り離され、選択ゲート信号ＳＧＹ００がローレベルとなり、メインビット線ＭＢＬ，／ＭＢＬとサブビット線ＳＢＬ，／ＳＢＬが遮断され、メインビット線プリチャージ信号／ＰＲＣ１がローレベルになり、メインビット線ＭＢＬ，／ＭＢＬのプリチャージが開始されると共に、サブビット線リセット信号ＲＳ００がハイレベルとなり、サブビット線ＳＢＬ，／ＳＢＬのディスチャージが開始される。
【００６２】
これら各信号線の制御により、差動センスアンプ９側では、センス動作を、一方、メインビット線ＭＢＬ，／ＭＢＬ、サブビット線ＳＢＬ，／ＳＢＬは、各々プリチャージ、ディスチャージを同時に行うことができる。このことにより、サイクル時間を高速にし、データ転送スピードを向上させることができる。
【００６３】
ところで、この図３のタイミングチャート図から明らかなように、データ読出しの一連の動作のうち、選択ゲートが開き、電荷再配分プリチャージ、セル情報読出し積分期間、その後の再プリチャージは、最初の選択ゲートが一度開いてしまえば、そのサイクルでのデータが不必要となっても、再プリチャージを完全に行わないと次回情報読出しが不可能となる。
【００６４】
制御部１５０は、情報読出しをキャンセルするキャンセル手段（図示せず）を有しており、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御するものである。この場合、アボート処理が用意されていて、選択ゲート４を高速にキャンセルできる仕組みを有するものである。
【００６５】
インストラクション用にメモリを使用する場合、メモリにアクセスするアドレスは、連続性は比較的あるものの、条件付きジャンプなどでアクセスされるアドレスは飛ぶ。このとき、不要なアドレスに対するアクセスは、途中でキャンセルされるが、このとき、次の新しいアドレスに対するアドレスのデータに対するアクセスは、先の再プリチャージの時間がオーバーヘッドとして効いてくる。このオーバーヘッドを極力避けるには、再プリチャージが必要となる前に、つまり選択ゲート４を開く前に、アクセスに対するキャンセルを速やかに有効にする必要がある。このためには、キャンセルの指示を直接的に選択ゲート４に伝達し、選択ゲート選択禁止を速やかに行うキャンセル手段（図示せず）を設けている。このことにより、データアクセスがキャンセルされた場合の次回アクセス時間のオーバーヘッドが軽減される。
（実施形態２）
本実施形態２を図４〜図６を参照しながら説明する。なお、図４および図５においては、図１のメモリ部を簡略化し（図１上側のセクタ部分を割愛。セクタ内の細かい構成を省略。）、主に上記実施形態１の制御部１５０を、全体の制御（制御部２００）と各セクタでの制御（セクタ制御回路２８０）とに分離して示すと共に、選択ゲート制御を中心に示している（リセット制御、レファレンス制御についても割愛）。
【００６６】
図４は、本発明の半導体記憶装置における実施形態２の要部構成を示すブロック図である。
【００６７】
図４において、セクタ毎にセクタ制御回路２８０（ＳＧＤＥＣ ＲＳｃｔｒｌＤＷＬｃｔｒｌ）が設けられており、そこから選択ゲート信号線ＳＧＹ０００〜００３／ＳＧＹ１００，１０１に選択的に選択ゲート信号が出力され、メモリアレーの他端には選択ゲート活性化検出回路３３０が設けられ、この出力が制御部２００に入力されて、センスアンプ部２９０を起動制御するセンス起動信号ＳＡＥ，／ＳＡＥを出力する構成となっている。
【００６８】
アドレス信号グループＧ０がセクタ選択用のブロックデコーダ２１０，２２０に入力され、アドレス信号グループＧ０からデコードされた出力信号に基づいて、各セクタのロウデコーダ２３０，２７０（ＲＯＷ ＤＥＣブロック）をそれぞれ活性化させるようになっている。
【００６９】
ロウデコーダ２３０の中には、プリデコーダ２４０（Ｐｒｅ ｄｅｃｏｄｅｒ１）とプリデコーダ２５０（Ｐｒｅ ｄｅｃｏｄｅｒ２）が設けられており、これらはアドレス信号グループＧ２の一部を用いて、各々デコードし、そのデコード結果に対してＡＮＤ回路２６０（論理積回路）で論理積を取って、ワード線ＷＬに走査信号（ワード線信号）を出力する。また、ロウデコーダ２７０もロウデコーダ２３０と同様に構成されている。
【００７０】
一般に、メモリでは、デコーダピッチを緩和するために、このようにプリデコード信号を用いてデコードされる。また、フラッシュメモリでは、ワード線電圧には高電圧が必要なため、これらデコーダは、高耐圧トランジスタで構成されると共に、この部分に入力側電圧と情報書込みなどの高電圧ドライブのためのレベルシフタを含んでいる。
【００７１】
このロウデコーダブロック２３０の中のプリデコーダ２５０からの信号は、ロウデコーダブロック２３０からセクタ毎に設けられたセクタ制御回路２８０に入力されている。このセクタ制御回路２８０に入力された先の信号によって、上側メモリプレーンの選択ゲート信号ＳＧＹ、下側プレーンの選択ゲート信号ＳＧＹの両方の起動が同時に掛かるようにセクタ制御回路２８０が構成されている。
【００７２】
図４のメインビット線とサブビット線とを接続する選択ゲート部３２０の詳細構成を図５に示している。
【００７３】
図５において、メインビット線ＭＢＬとサブビット線ＳＢＬの接続本数比を大きく取るため、選択ゲート部３２０は、選択ゲート４’からなる選択ゲート群４Ｇ’と、選択ゲート２０からなる選択ゲート群２０Ｇ’とを有しており、これらは階層的な２段構成になっている。メインビット線ＭＢＬ、相補メインビット線／ＭＢＬに対して、メモリアレー３１０を構成するセクタに対して、８本のサブビット線ＳＢＬ１１０＿０〜１１０＿７、また、別のメモリアレー３１０を構成する別のセクタに対して、８本のサブビット線ＳＢＬ１２０＿０〜１２０＿７が各々前半後半の半数毎のサブビット線が２段階に選択ゲート４’，２０（トランスファゲート）を介して接続されている。２段のトランスファーゲートは、メインビット線側の選択ゲート信号線ＳＧＹ０００〜００３、サブビット線側の選択ゲート信号線ＳＧＹ１００，１０１に対する電圧出力より制御され、各々プリデコードされた信号で、各々の１本のみが選択的にハイレベルになり、メインビット線ＭＢＬに接続された複数のサブビット線ＳＢＬのうちの１本が各セクタで選択される。
【００７４】
例えば、メインビット線側選択ゲート線ＳＧＹ０００，サブビット線側選択ゲート線ＳＧＹ１００が選択されれば、そのセクタのサブビット線ＳＢＬ１１０＿０、別のセクタのサブビット線ＳＢＬ１２０＿４が選択されて、各々メインビット線ＭＢＬ、相補サブビット線／ＭＢＬに接続される。
【００７５】
図６に上記構成での動作シーケンスを示しているが、本実施形態２の上記実施形態１と異なる点をまず上げると、各信号線において、プリデコーダ２５０からの出力信号、メインビット線側選択ゲート信号線ＳＧＹ０００（１段目の選択ゲート４’）への選択ゲート信号、サブビット線側選択ゲート信号線ＳＧＹ１００（２段目の選択ゲート２０）への選択ゲート信号、選択ゲート検知信号ＳＧＡＣＴが追加されている。
【００７６】
ここで、アドレス信号が入ってからの動作を順を追って説明する。
【００７７】
まず、チップ活性化信号／ＣＥが入力され、センスアンプ部２９０へのセンス起動信号ＳＡＥ，／ＳＡＥ、メインビット線ＭＢＬのプリチャージ信号／ＰＲＣ０，／ＰＲＣ１が非活性化されて、電源電圧Ｖｄｄにプリチャージされていたメインビット線ＭＢＬ，／ＭＢＬがフローティング状態になる。
【００７８】
次に、アドレス信号ＡＤＤに応じて、ブロックデコーダ２１０が活性化され、セクタのサブビット線リセット信号ＲＳ００が解除され、接地レベルにされていたサブビット線のうち解除された側のサブビット線がフローティング状態になる。
【００７９】
アドレス信号ＡＤＤに応じたロウデコーダ２３０、プリデコーダ２４０、プリデコーダ２５０が活性化され、ワード線ＷＬの電位が立ち上がる。アクセスされる相補のセクタのレファレンスワード線ＲＥＦＷＬも、書換えの必要がないのでワード線ＷＬより早くその電位が立ち上る。
【００８０】
一方、選択ゲート４’，２０は高電圧を用いないので、先に示したように、何も考慮しなければ、ワード線ＷＬの電位よりも選択ゲート信号が早く立ち上がる。ところが、セクタ制御回路２８０では、プリデコード２５０からの信号出力により制御されるセクタ制御回路２８０により、前述した電位逆転のない適切な遅延が与えられ、メインビット線側選択ゲート線ＳＧＹ０００を活性化する。サブビット線側選択ゲート線線ＳＧＹ１００は、アドレス信号に従って、特に遅延を掛けずにそのまま活性化させる。
【００８１】
各セクタでプリデコーダ２５０からの信号を用いることにより、ワード線ＷＬの電位が立ち上るタイミングに非常に近いタイミング信号から、選択ゲート信号を活性化させることにより、遅延マージンを抑えた選択ゲート信号を得ることができ、情報読出しの高速化を図ることができる。
【００８２】
また、メインビット線側選択ゲート４’で遅延のタイミング調整をすることにより、より負荷容量の少ない電位立ち上がりの早い信号により、電荷再配分プリチャージを開始でき、センス動作を高速化できる。なお、メインビット線ＭＢＬ側、サブビット線ＳＢＬ側各々の選択ゲートトランスファーゲートサイズは、同程度であり、各信号線に接続されるトランジスタ個数は、サブビット線ＳＢＬ側が多くなる。
【００８３】
次に、メインビット線側選択ゲート線ＳＧＹ０００が活性化されることにより、電荷再配分型プリチャージ、セル情報読出し蓄積期間が開始され、所定時間後にセンス起動を掛けるが、先のメインビット線側選択ゲート線ＳＧＹ０００の選択ゲート信号活性化検知回路３３０からの出力を制御部２００に返してやり、その信号を基にセンス起動信号ＳＡＥ，／ＳＡＥを出力してセンス起動を掛ける。このことにより、セル情報読出し蓄積期間を正確に知ることができ、正確で高速なセンス動作タイミングを確保することができる。
【００８４】
ここまでの動作で、センス動作が起動されるが、センス起動と同時に、センスアンプ９とメインビット線、メインビット線とサブビット線は、分離信号／ＳＥＰがローアクティブ、メインビット線側選択信号線ＳＧＹ０００の信号がローアクティブとなって、切離され、これと同時に、メインビット線プリチャージ信号／ＰＲＣ１がローアクティブ、サブビット線リセット信号がハイアクティブとなり、センスアンプ部２９０は、センス動作、メインビット線ＭＢＬ、サブビット線ＳＢＬは各々、プリチャージ、ディスチャージされる。このとき、サブビット線側の選択ゲート信号は暫くの間ハイレベルのままである。このことにより、シリーズに接続された選択ゲート４’と選択ゲート２０との間の浮遊容量の電荷は、サブビット線ＳＢＬ側のリセットトランジスタにより、その電荷が放電され、電荷再配分型プリチャージを行う際のサブビット線ＳＢＬの残留電荷がなくなり、より正確なセンス動作を行うことができる。
【００８５】
以上により、上記本発明の半導体記憶装置によれば、第１の入力端とメインビット線とを第１の電圧にプリチャージし、サブビット線を第２の電圧にリセットした後に、第１の入力端とメインビット線にプリチャージされた電荷の一部がサブビット線に再配分される読出し方式において、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【００８６】
【発明の効果】
本発明の半導体記憶装置によれば、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置における実施形態１の要部構成（その１）を示す回路図である。
【図２】本発明の半導体記憶装置における実施形態１の要部構成（その２）を示す回路図である。
【図３】図１および図２の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【図４】本発明の半導体記憶装置における実施形態２の要部構成を示すブロック図である。
【図５】図４のメインビット線とサブビット線を接続する選択ゲート部の詳細構成を示す回路図である。
【図６】図４の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【符号の説明】
１ メモリセル
１Ｇ メモリセル部
２Ｇ サブビット線リセット部
４ 選択ゲート
４Ｇ 選択ゲート部
６ａ，６ｂ，６’ａ，６’ｂ Ｐｃｈトランジスタ
６Ｇ，６Ｇ’ プリチャージ部
９ 差動センスアンプ
９Ｇ センスアンプ部
１０ レファレンスセル
１０Ｇ レファレンスセル部
１１Ｇ 分離ゲート部
１１ａ，１１ｂ 分離ゲート
１００、４００ 半導体記憶装置
１５０，２００ 制御部
２１０，２２０ ブロックデコーダ
２３０，２７０ ロウデコーダ部
２４０，２５０ プリデコーダ
２６０ ＡＮＤ回路
２８０ セクタ制御回路
２９０ センスアンプ部
３００ 分離ゲート部
３０５ プリチャージ部
３１０ メモリアレー
３２０ 選択ゲート部
３３０ 選択ゲート信号活性化検知回路
【発明の属する技術分野】
本発明は、少なくとも情報読出しが可能な半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、動作速度が１００ＭＨｚを越える高速なマイクロコンピュータが要望されるようになってきている。また、マイクロコンピュータの動作が高速化するにつれて、そのマイクロコンピュータと同一のチップ上に搭載されるＲＯＭやフラッシュメモリの動作を高速化することも求められている。これらのＲＯＭやフラッシュメモリは、通常、そのチップをカスタマイズする目的でそのチップ上に搭載される。
【０００３】
また、最近のマイクロコンピュータの高機能化に伴って、必要とされるメモリ容量も増加してきている。
【０００４】
このような背景の下、大容量でかつ高速なデータ読み出し動作が可能な半導体記憶装置の研究開発が進められている。例えば特願平１１−３４９３０１号公報に、階層化ビット線方式の半導体記憶装置が提案されている。また同様に、Ｍｉｔｓｕｒｕ Ｈｉｒａｋｉ氏等による文献「ＩＳＳＣＣ９９／ＳＥＳＳＩＯＮ６／ＰＡＰＥＲ ＭＰ６．８（Ａ３．３Ｖ ９０ＭＨｚ・Ｆｌａｓｈ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ Ｅｍｂｅｄｅｄ ｉｎ ａ ３２ｂ ＲＩＳＣ Ｍｉｃｒｏｃｏｎｔｒｏｌｌｅｒ；３２ｂ ＲＩＳＣマイクロコントローラ混載３．３Ｖ ９０ＭＨｚフラッシュメモリモジュール）」にも、高速読出しのセンス方式に関して、半導体記憶装置が提案されている。
【０００５】
この文献の半導体記憶装置では、予めグローバルビット線（メインビット線に相当）、ローカルビット線（サブビット線に相当）とも、グランドレベルにディスチャージしておき、読み出しアドレスに応じたグローバルビット線、ローカルビット線を選択し、プリチャージを開始する。このプリチャージが完了する前のプリチャージ途中でセンス動作を行う。これは、以前の方式と比較し、グローバルビット線、ローカルビット線ともグランドレベルにディスチャージしておくことにより、前回読出し時のグローバルビット線、ローカルビット線電位の影響を無くすことにより、プリチャージ途中でのセンス動作を可能にしている。
【０００６】
しかしながら、このプリチャージ途中のセンスといっても、プリチャージするスピードは、セル電流の略半分で行うため、メモリセルの電流駆動能力がフルに発揮されるまで、即ち、ローカルサブビット線（ローカルビット線）の電位がある程度充電されるまでは、読出し側、リファレンス側の電位差は現れない。このため、プリチャージ途中でセンス動作を開始するとはいうものの、ある程度の充電（チャージアップ）を完了した後にセンス動作させるというものである。
【０００７】
また、例えば特願平１１−３４９３０１号公報の半導体記憶装置は、情報読出し部と、レファレンス部と、情報読出し部およびレファレンス部からの各情報出力を各入力とする差動センスアンプと、各部を制御する制御部とを備えている。
【０００８】
情報読出し部は、選択ゲートを介してメインビット線に接続されたサブビット線と、サブビット線に接続され、ワード線の電圧に応じて選択的に活性化される複数のメモリセルと、メインビット線およびその差動センスアンプ入力端側をプリチャージするプリチャージ部と、サブビット線側を接地電位にリセットするリセット部とを有している。
【０００９】
また、制御部は、高速な情報読み出しのために、プリチャージ部を制御してメインビット線およびその差動センスアンプ入力端側をプリチャージさせ、リセット部を制御してサブビット線側を接地電位にした後に、メインビット線およびその差動センスアンプ入力端側にプリチャージされた電荷の一部がサブビット線側に再配分されるように選択ゲートを制御するようにしている。
【００１０】
【発明が解決しようとする課題】
しかし、上述したタイプの半導体記憶装置では、ワード線、レファレンスワード線、選択ゲート制御線の各負荷容量の違いにより、不揮発性メモリでは、その電圧系の違いからくるデバイスの違いによって、各々のゲートへの電圧印加のタイミングにずれが生じる。不揮発性メモリの場合、ワード線は高電圧系のドライバによって与えられるのが一般的であるため、アドレスが確定してから、実際にワード線電圧が立ち上がるのは、レファレンスワード線や選択ゲートの電圧の立ち上がりよりも遅れる。ワード線、レファレンスワード線および選択ゲート制御線の電圧の立ち上がりにずれが生じることによって、メモリセルからの正確な情報読出しが困難になっている。
【００１１】
例えば、レファレンス部側が先に接続され、レファレンス電流が流れ出している一方、本来、情報読出し部側の電流が流れるセルの電流が後から流れ出すと、メインビット線電圧は、当初、レファレンス部側の電圧が低いが、後に読出しビット側の電圧が下がり出して逆転する。このことは、センス動作の起動タイミングにおいて、これらワード線、レファレンスワード線のタイミングのずれにより、情報読出しに誤動作が生じる虞がある。
【００１２】
本発明は、上記問題点に鑑みてなされたものであり、誤情報読出しのない正確なセンス動作を保証することができる半導体記憶装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明の半導体記憶装置は、複数のメモリセルおよびレファレンスセルの少なくとも一方が接続されたサブビット線が選択ゲートを介してメインビット線に接続されると共に、その少なくとも他方が接続された相補サブビット線が選択ゲートを介して相補メインビット線に接続されて、メインビット線および相補メインビット線から情報読み出しを可能とする半導体記憶装置において、複数のメモリセルに対する複数のワード線のうち対応するワード線を選択的に活性化するワード線駆動手段と、レファレンスセルに対するレファレンスワード線を選択的に活性化するレファレンスワード線駆動手段と、メモリセルおよびレファレンスセルの一方が接続されたメインビット線とその他方が接続された相補メインビット線との間に電位の逆転がないように、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させて選択ゲート信号を選択ゲートに出力する制御手段を有したものであり、そのことにより上記目的が達成される。この場合、遅延時間は選択ゲートの活性化タイミングにより決定調整する。
【００１４】
この構成により、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるので、正確なセンス動作が保証可能となって、誤情報読出しのない正確なメモリセルからの情報読み出しが可能となる。
【００１５】
また、好ましくは、本発明の半導体記憶装置において、第１の入力端と第２の入力端とを有し、第１の入力端の電圧と第２の入力端の電圧との電圧差をセンスする差動センスアンプと、第１の入力端に接続されたメインビット線と、第２の入力端に接続された相補メインビット線と、メインビット線と相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうち一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第１の電圧より低い第２の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第１の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第２の電圧に予めリセットしておき、複数のサブビット線のうちの一つと複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部をリセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分した後にセンス動作を行うように、差動センスアンプ、プリチャージ部、リセット部および選択ゲート部を制御する。
【００１６】
この構成により、アレイ構成において本発明の選択ゲート制御が容易に可能となる。
【００１７】
さらに、好ましくは、本発明の半導体記憶装置において、第１の入力端と第２の入力端とを有し、第１の入力端の電圧と第２の入力端の電圧との電圧差をセンスする差動センスアンプと、第１の入力端とメインビット線とを接続または分離自在とする第１分離ゲートと、第２の入力端と相補メインビット線とを接続または分離自在とする第２分離ゲートと、第１の入力端に第１分離ゲートを介して接続されたメインビット線と、第２の入力端に第２分離ゲートを介して接続された相補メインビット線と、メインビット線と相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、相補メインビット線を複数の相補サブビット線のうちの一つに選択的に接続可能とする選択ゲート部と、複数のサブビット線および複数の相補サブビット線を第１の電圧より低い第２の電圧にリセット可能とし、複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
制御手段は、メインビット線と相補メインビット線とを第１の電圧にプリチャージし、複数のサブビット線と複数の相補サブビット線とを第２の電圧に予めリセットしておき、複数のサブビット線のうちの一つと、複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、メインビット線にプリチャージされた電荷の一部を、リセット解除されたサブビット線に選択ゲートを介して再配分し、かつ、相補メインビット線にプリチャージされた電荷の一部をリセット解除された相補サブビット線に選択ゲートを介して再配分するように、プリチャージ部、リセット部および選択ゲート部を制御した後に、差動センスアンプによるセンス動作を開始すると同時またはその直後に、第１の入力端とメインビット線を接続する第１分離ゲートおよび、第２の入力端と相補メインビット線を接続する第２分離ゲートをそれぞれ分離するように制御し、メインビット線とサブビット線を接続可能とする選択ゲートおよび、相補メインビット線と相補サブビット線を接続可能とする選択ゲートを非選択状態にするように制御し、メインビット線および相補メインビット線をプリチャージ状態に制御すると共に、サブビット線および相補サブビット線をディスチャージ状態に制御する。
【００１８】
この構成により、上記第１分離ゲートおよび第２分離ゲートで差動センスアンプとメインビット線を分離することで、センス動作と、プリチャージ・ディスチャージ動作を並行動作させることが可能となって、高速な情報読出しが可能となる。
【００１９】
さらに、好ましくは、本発明の半導体記憶装置において、複数のメモリセルを有するメモリセルアレイと、複数のレファレンスセルを有するレファレンスセルアレイと、リセット部および選択ゲート部とを有したサブアレイが、メインビット線および相補メインビット線が延びる方向に複数配列されている。
【００２０】
この構成により、複数のサブアレイが配設された半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【００２１】
さらに、好ましくは、本発明の半導体記憶装置において、複数のサブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続され、複数の相補サブビット線のそれぞれには、複数のメモリセルのうち少なくとも一つと、複数のレファレンスセルのうち少なくとも一つとが接続されている。
【００２２】
この構成により、サブビット線および相補サブビット線共に、複数のメモリセルおよびレファレンスセルが接続されたサブアレイを持つ半導体記憶装置にも本発明の選択ゲート接続制御構成が容易に適用される。
【００２３】
さらに、好ましくは、本発明の半導体記憶装置において、読出し側の選択ゲートおよび相補側の選択ゲートの接続制御は、読出し側の前記ワード線を選択制御する走査信号および、走査信号をデコードするアドレス信号の何れかにより行う。
【００２４】
この構成により、アレー構成での選択ゲート制御が容易に行える。信号が遅延してくる系からの信号（走査信号）で遅延時間が決定される場合には、選択ゲートの活性化タイミングは、ワード線の活性化タイミングよりも確実に遅延する。
【００２５】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、ワード線駆動手段からの走査信号および、走査信号をデコードするアドレス信号の何れかを受けて、差動センスアンプによるセンスタイミングを決定する。
【００２６】
この構成により、走査信号および、走査信号をデコードするアドレス信号の何れかを受けて出力制御される選択ゲート信号の末端の信号を用いれば、センスタイミングが容易かつ安定的に決定調整される。
【００２７】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記メインビット線側の選択ゲートの接続制御タイミングを意図的に遅延させる。
【００２８】
この構成により、階層的に２段の選択ゲートが配設される場合には、メインビット線側の選択ゲートにて遅延タイミングの調整を行う。それまでの間に、１段目と２段目の選択ゲート間のリセットを有効に働かせることが可能となる。
【００２９】
さらに、好ましくは、本発明の半導体記憶装置において、メインビット線とサブビット線との間および、相補メインビット線と相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、制御手段は、サブビット線側の選択ゲートの接続制御をメインビット線側の選択ゲートの接続制御よりも所定時間だけ先に行い、所定時間後のメインビット線側の選択ゲートの遮断制御をサブビット線側の選択ゲートの遮断制御よりも先に行う。
【００３０】
この構成により、階層的に２段の選択ゲートが配設される場合、メインビット線側の選択ゲートを先に閉じ、サブビット線側の選択ゲートをディスチャージ後に切り離す。
【００３１】
さらに、好ましくは、本発明の半導体記憶装置における制御手段は、情報読出しをキャンセルするキャンセル手段を有し、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御する。
【００３２】
この構成により、アボート処理が用意されていて、選択ゲートを高速にキャンセルできる仕組みを持つものである。情報読出しを行っている途中でそれがキャンセルされた場合、メモリ動作としては、プリチャージ動作から行わなくてはならず、この場合にアクセスペナルティが発生する。この情報読出し動作のキャンセル時のアクセスペナルティが軽減される。
【００３３】
【発明の実施の形態】
以下、本発明の半導体記憶装置の実施形態として、不揮発性の半導体記憶装置について図面を参照しながら説明する。
（実施形態１）
図１および図２は、本発明の半導体記憶装置における実施形態１の要部構成を示す回路図である。図１および図２において、半導体記憶装置１００は、差動センスアンプ部９Ｇと、プリチャージ部６’Ｇ，６Ｇと、分離ゲート部１１Ｇと、複数のサブアレイ１１０〜１４０と、これらを制御してデータ読出しなどのメモリ制御を行う制御部１５０と、メモリセルを駆動するためのワード線デコーダ回路（図示せず）とを備えている。
【００３４】
差動センスアンプ部９Ｇは、接地側のトランジスタ７と電源側のトランジスタ８の間に差動センスアンプ９が配設されており、差動センスアンプ９は、センス起動信号ＳＡＥ，／ＳＡＥによってトランジスタ７，８が起動して、第１の入力端９ａ（Ｐ０）と第２の入力端９ｂ（Ｎ０）の各電圧の差電圧をセンスするものである。
【００３５】
分離ゲート部１１Ｇは、プリチャージ部６’Ｇ，６Ｇ間に配設されたメインビット線分離ゲート１１ａ，１１ｂを有し、入力端９ａとメインビット線ＭＢＬとがメインビット線分離ゲート１１ａによって接続または分離自在に為され、また、入力端９ｂと相補メインビット線／ＭＢＬとがメインビット線分離ゲート１１ｂによって接続または分離自在に為されている。
【００３６】
プリチャージ部６’Ｇは、プリチャージ信号／ＰＲＣ０に応じてオン／オフされるＰｃｈトランジスタ６’ａ，６’ｂを有しており、トランジスタ６’ａ，６’ｂをそれぞれ介して入力端９ａ、９ｂをそれぞれ第１の電圧の電源電圧Ｖｄｄにプリチャージするものである。
【００３７】
プリチャージ部６Ｇは、プリチャージ信号／ＰＲＣ１に応じてオン／オフされるＰｃｈトランジスタ６ａ、６ｂと、イコライズトランジスタ１２とを有しており、トランジスタ６ａ、６ｂをそれぞれ介してメインビット線ＭＢＬ、相補メインビット線／ＭＢＬをそれぞれ第１の電圧の電源電圧Ｖｄｄにプリチャージするものである。
【００３８】
複数のサブアレイ１１０〜１４０はそれぞれ、複数のメモリセル１を含むメモリセルアレイ１Ｇと、複数のサブビット線ＳＢＬ１，ＳＢＬ２、複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２をリセットトランジスタ２をそれぞれ介して第１の電圧より低い第２の電圧のグランド電圧Ｖｓｓに予めリセットしておき、サブビット線ＳＢＬ１，ＳＢＬ２のうちの一つと相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つとを選択的にリセット解除するためのリセット部２Ｇと、メインビット線ＭＢＬを複数（ここでは２本）のサブビット線ＳＢＬ１，ＳＢＬ２のうちの一つに選択的に接続し、相補メインビット線／ＭＢＬを複数（ここでは２本）の相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つに選択的に接続する選択ゲート部４Ｇと、複数のレファレンスセル１０を含むレファレンスセルアレイ１０Ｇとを有している。
【００３９】
以上のサブアレイ１１０〜１４０はそれぞれ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬがそれぞれ延びる方向にそれぞれ配列されており、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬからそれぞれ分岐したサブビット線ＳＢＬ１，ＳＢＬ２、サブビット線／ＳＢＬ１，／ＳＢＬ２のアレーからなり、サブビット線ＳＢＬ１，ＳＢＬ２は、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線ＷＬ、レファレンスワード線ＲＥＦＷＬ、リセット信号線ＲＳ００，ＲＳ０１が制御されるようになっている。また同様に、サブビット線／ＳＢＬ１，／ＳＢＬ２も、読出しビットセル側では、情報読み出し部として機能し、かつレファレンスセル側においては、レファレンス部として機能するように、ワード線ＷＬ’、レファレンスワード線ＲＥＦＷＬ’、リセット信号線ＲＳ００，ＲＳ０１が制御されるようになっている。
【００４０】
例えばサブアレイ１２０は、サブアレイ１１０と同様の構成を有しているが、サブアレイ１１０に含まれる複数のメモリセル１のそれぞれはワード線ＷＬ１〜ＷＬｎのうち対応するワード線の電圧よって選択的に活性化されるのに対し、サブアレイ１２０に含まれる複数のメモリセル１のそれぞれはワード線ＷＬ’１〜ＷＬ’ｎのうち対応するワード線の電圧よって選択的に活性化される。また、サブアレイ１１０に含まれる複数のレファレンスセル１０のそれぞれはレファレンスワード線ＲＥＦＷＬ’の電圧によって選択的に活性化されるのに対し、サブアレイ１２０に含まれる複数のレファレンスセル１０のそれぞれはレファレンスワード線ＲＥＦＷＬの電圧によって選択的に活性化される。
【００４１】
複数のサブビット線ＳＢＬ１，ＳＢＬ２のそれぞれには、複数のメモリセル１と複数のレファレンスセル１０とのうちの少なくとも一方が接続され、複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２のそれぞれには、複数のメモリセル１と複数のレファレンスセル１０とのうちの少なくとも他方が接続されており、サブアレイ１１０の複数のメモリセル１のうちの一つが選択される場合には、サブアレイ１２０の複数のレファレンスセル１０のうちの一つが選択されるようになっている。逆に、サブアレイ１２０の複数のメモリセル１のうちの一つが選択される場合には、サブアレイ１１０の複数のレファレンスセル１０のうちの一つが選択されるようになっている。このように、サブアレイ１１０とサブアレイ１２０とは互いに相補的に動作するようになっている。
【００４２】
サブアレイ１３０，１４０も上記サブアレイ１１０，１２０と同様の構成であるため、その説明を簡略化するために、サブアレイ１３０，１４０の構成は簡略化して図示している。サブアレイ１３０、１４０もまた、サブアレイ１１０、１２０と同様に、互いに相補的に動作するものである。
【００４３】
制御部１５０は、センス起動信号ＳＡＥ，／ＳＡＥ、プリチャージ信号／ＰＲＣ０，／ＰＲＣ１、リセット信号ＲＳ００，ＲＳ０１、選択ゲート信号ＳＧＹ００〜ＳＧＹ０３、ＳＧＹ１０〜ＳＧＹ１３などの制御信号を出力することにより、差動センスアンプ９、プリチャージ部６’Ｇ，６Ｇおよび複数のサブアレイ１１０〜１４０などを制御するものである。
【００４４】
具体的に説明すると、制御部１５０は、メインビット線ＭＢＬと相補メインビット線／ＭＢＬとを電源電圧Ｖｄｄにプリチャージし、複数のサブビット線ＳＢＬ１，ＳＢＬ２と複数の相補サブビット線／ＳＢＬ１，／ＳＢＬ２とを電源電圧Ｖｓｓに予めリセットしておき、サブビット線ＳＢＬ１，ＳＢＬ２のうちの一つと相補サブビット線／ＳＢＬ１，／ＳＢＬ２のうちの一つとを選択的にリセット解除した後に、メインビット線ＭＢＬにプリチャージされた電荷の一部を、選択的にリセット解除されたサブビット線に選択ゲート４を介して再配分し、かつ、相補メインビット線／ＭＢＬにプリチャージされた電荷の一部を、選択的にリセット解除された相補サブビット線に選択ゲート４を介して再配分するように、プリチャージ部６Ｇと複数のサブアレイ１１０〜１４０とを制御するようになっている。
【００４５】
また、制御部１５０は、本発明の特徴部分として、メインビット線ＭＢＬと相補メインビット線／ＭＢＬ間に電位逆転が起こらないように、メインビット線ＭＢＬとサブビット線ＳＢＬ、相補メインビット線／ＭＢＬと相補サブビット線／ＳＢＬを接続する選択ゲート４の接続制御タイミングを、ワード線ＷＬ１〜ＷＬｎおよびレファレンスワード線ＲＥＦＷＬの活性化タイミングよりも意図的に遅延させた選択ゲート信号ＳＧＹ００〜ＳＧＹ０３を出力する選択ゲート制御手段を有するものである。この遅延時間は、レファレンスワード線ＲＥＦＷＬの活性化タイミングに対するワード線ＷＬの活性化タイミングの遅延時間以上であって、メインビット線ＭＢＬと相補メインビット線／ＭＢＬ間に電位の逆転が起こる遅延時間以上の遅延時間でなければならない。
【００４６】
さらに、制御部１５０は、読出し側の選択ゲート４および相補側の選択ゲート４の接続制御を行うが、この接続制御は、読出し側のワード線ＷＬを選択制御するワード線デコーダ回路（図示せず）からの走査信号により行ってもよく、また、ワード線デコーダ回路（図示せず）に入力される走査信号デコード用のアドレス信号により行ってもよい。即ち、制御部１５０は、ワード線デコーダ回路（図示せず）からの走査信号（ワード線駆動信号）を受けて、選択ゲート４による接続タイミング（選択ゲート信号の出力タイミング）を決定するようにしてもよいし、ワード線デコーダ回路（図示せず）に入力されるアドレス信号を受けて、選択ゲート４による接続タイミング（選択ゲート信号の出力タイミング）を決定するようにしてもよい。
【００４７】
ワード線デコーダ回路（図示せず）は、 複数のメモリセル１に対する複数のワード線ＷＬ１〜ＷＬｎ，ＷＬ’１〜ＷＬ’ｎのうち対応するワード線を選択的に活性化するワード線駆動手段（図示せず）と、レファレンスセル１０に対するレファレンスワード線ＲＥＦＷＬ，ＲＥＦＷＬ’を選択的に活性化するレファレンスワード線駆動手段（図示せず）とを有している。
【００４８】
なお、図１および図２に示される回路例では、サブアレイの数は４個であるが、サブアレイの数は４個に限定されない。半導体記憶装置１００は、任意の数のサブアレイを有し得る。また、図１および図２に示される回路例では、一つのサブアレイに含まれるサブビット線ＳＢＬ、相補サブビット線／ＳＢＬの数は２本であるが、この本数は３本以上であってもよく２本に限定されない。半導体記憶装置１００は、任意の本数のサブビット線ＳＢＬ、相補サブビット線／ＳＢＬを有し得る。
【００４９】
上述したようなサブアレイ構成を有する半導体記憶装置１００をメインビット線ＭＢＬと相補メインビット線／ＭＢＬとを対称的に、また、サブビット線ＳＢＬ１，ＳＢＬ２と相補サブビット線／ＳＢＬ１，ＳＢＬ２とを対照的にレイアウトすることにより、メインビット線ＭＢＬの容量値Ｃｍと相補メインビット線／ＭＢＬの容量値Ｃｍ’、サブビット線ＳＢＬ１，ＳＢＬ２の容量値Ｃｓと相補サブビット線／ＳＢＬ１，ＳＢＬ２の容量値Ｃｓ’とを略同じにすることができる。また、制御部１５０は、上記の説明では、メモリセル１をメインビット線ＭＢＬに接続し、レファレンスセル１０を相補メインビット線／ＭＢＬに接続する例で説明したが、メモリセル１を相補メインビット線／ＭＢＬに接続し、レファレンスセル１０をメインビット線ＭＢＬに接続するようにしてもよく、この場合、電位逆転が起こらない程度に、メインビット線ＭＢＬとサブビット線ＳＢＬ、相補メインビット線／ＭＢＬと相補サブビット線／ＳＢＬを接続する各選択ゲート４の活性化タイミングを、ワード線ＷＬ（またはＷＬ’）およびレファレンスワード線ＲＥＦＷＬ（またはＲＥＦＷＬ’）の活性化タイミングよりも遅延させて選択ゲート信号を各選択ゲート４にそれぞれ出力するものである。
【００５０】
上記構成により、以下、半導体記憶装置１００の動作を説明する。
【００５１】
図３は、図１および図２の半導体記憶装置１００の各要部の信号を示すタイミングチャート図である。
【００５２】
図３に示すように、初期状態では、差動センスアンプ９の入力端９ａ、９ｂ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬは、電源電圧Ｖｄｄにプリチャージされている。一方、サブビット線ＳＢＬ１，ＳＢＬ２、相補サブビット線／ＳＢＬ１，／ＳＢＬ２は、グランド電圧Ｖｓｓにリセットされている。
【００５３】
この状態において、チップイネーブル信号／ＣＥの立ち下がりエッジに応答して、制御部１５０は、プリチャージ信号／ＰＲＣを非活性にする。これにより、入力端９ａ，９ｂ、メインビット線ＭＢＬ、相補メインビット線／ＭＢＬのプリチャージが終了する。
【００５４】
次に、アドレス信号ＡＤＤに応じて、サブアレイ１１０〜１４０のうち互いに相補関係にある２つのサブアレイが選択される。ここでは、サブアレイ１１０，１２０が選択されるものと仮定する。さらに、アドレス信号ＡＤＤに応じて、選択ゲート信号線ＳＧＹ００と、ワード線ＷＬ１と、レファレンスワード線ＤＷＬとが選択され、サブビット線リセット信号ＲＳ００がハイレベルからローレベルに遷移すると仮定する。なお、サブビット線リセット信号ＲＳ０１は、ハイレベルのままである。この場合には、図１において破線で囲まれたサブアレイ１１０のメモリセル１とサブアレイ１２０のレファレンスセル１０とが選択されることになる。
【００５５】
このとき、本実施形態１では、従来例と異なり、選択ゲート信号線ＳＧＹ００への活性化信号のタイミングは、ワード線デコーダ回路（図示せず）からの走査信号によるワード線ＷＬ、レファレンスワード線ＲＥＦＷＬの活性化の時期と比べて、若干遅れて活性化されて選択される。
【００５６】
選択されたメモリセル１に対応するメインビット線ＭＢＬ、サブビット線ＳＢＬ１の電圧の遷移は、図３に示される通りである。センス起動信号ＳＡＥ，／ＳＡＥが活性化されるまでの、差動センスアンプ９の入力端９ａ、９ｂ（Ｐ０，Ｎ０）に着目する。
【００５７】
図３のＭＢＬ，／ＭＢＬにおいて、メインビット線ＭＢＬ「０」を示す最下ラインは、メモリセル１に記憶されている情報の値が「０」である場合におけるメインビット線ＭＢＬの電圧の遷移を示している。また、メインビット線ＭＢＬ「１」を示す最上ラインは、メモリセル１に記憶されている情報の値が「１」である場合におけるメインビット線ＭＢＬの電圧の遷移を示している。
【００５８】
また、図３のＳＢＬ，／ＳＢＬにおいて、サブビット線ＳＢＬ「０」を示す最下ラインは、メモリセル１に記憶されている情報の値が「０」である場合におけるサブビット線ＳＢＬ１の電圧の遷移を示している。また、サブビット線ＳＢＬ「１」を示す最上ラインは、メモリセル１に記憶されている情報の値が「１」である場合におけるサブビット線ＳＢＬ１の電圧の遷移を示している。
【００５９】
また、図３のＭＢＬ，／ＭＢＬ、ＳＢＬ，／ＳＢＬにおいて、選択されたレファレンスセル１０に対応する相補メインビット線／ＭＢＬ、相補サブビット線ＳＢＬ２の電圧の遷移は、図３の通りである。即ち、最上ラインと最下ラインの中間に位置する ／ＭＢＬを示す中間ラインは、相補メインビット線／ＭＢＬの電圧の遷移を示している。また、最上ラインと最下ラインの中間に位置する ／ＳＢＬを示す中間ラインは、相補サブビット線／ＳＢＬ１の電圧の遷移を示している。以上から判るように、図３のＭＢＬ，／ＭＢＬ、ＳＢＬ，／ＳＢＬにおいて、最上ラインおよび最下ラインと中間ラインとは従来のように電位が交差しておらず、レファレンス側の電圧と読出しビット側の電圧との途中で電位の逆転がないため、センス動作の起動タイミングにおいて、データ読出しにおける誤動作の虞がない。
【００６０】
本実施形態１では、選択ゲート信号ＳＧＹ００の活性化のタイミングが、ワード線ＷＬ１、レファレンスワード線ＲＥＦＷＬの活性化のタイミングに比べて、若干遅延させているため、メインビット線ＭＢＬ側、相補メインビット線／ＭＢＬ側共に同時に印加される信号によって、電荷再配分プリチャージ、セル情報読出し、レファレンス情報読出しが行われるため、選択ゲートを接続した後には２つのメインビット線ＭＢＬ，／ＭＢＬ間の電位が逆転することが無く、このことにより、従来例のような電荷が蓄積されたメインビット線と電荷が放電されたサブビット線とを短絡させ、電荷再配分により、プリチャージし、その後セルに電流を流し、メモリセル１から情報を読み出すことを高速かつ安定的に行うことが可能となる。
【００６１】
なお、センス起動タイミングまでの動作について説明したが、センス起動タイミング（センス起動信号ＳＡＥが立ち上がるタイミング）と同時に差動センスアンプ９とメインビット線ＭＢＬ，／ＭＢＬを切り離す信号／ＳＥＰがローレベルになり、差動センスアンプ９とメインビット線ＭＢＬ，／ＭＢＬが切り離され、選択ゲート信号ＳＧＹ００がローレベルとなり、メインビット線ＭＢＬ，／ＭＢＬとサブビット線ＳＢＬ，／ＳＢＬが遮断され、メインビット線プリチャージ信号／ＰＲＣ１がローレベルになり、メインビット線ＭＢＬ，／ＭＢＬのプリチャージが開始されると共に、サブビット線リセット信号ＲＳ００がハイレベルとなり、サブビット線ＳＢＬ，／ＳＢＬのディスチャージが開始される。
【００６２】
これら各信号線の制御により、差動センスアンプ９側では、センス動作を、一方、メインビット線ＭＢＬ，／ＭＢＬ、サブビット線ＳＢＬ，／ＳＢＬは、各々プリチャージ、ディスチャージを同時に行うことができる。このことにより、サイクル時間を高速にし、データ転送スピードを向上させることができる。
【００６３】
ところで、この図３のタイミングチャート図から明らかなように、データ読出しの一連の動作のうち、選択ゲートが開き、電荷再配分プリチャージ、セル情報読出し積分期間、その後の再プリチャージは、最初の選択ゲートが一度開いてしまえば、そのサイクルでのデータが不必要となっても、再プリチャージを完全に行わないと次回情報読出しが不可能となる。
【００６４】
制御部１５０は、情報読出しをキャンセルするキャンセル手段（図示せず）を有しており、このキャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御するものである。この場合、アボート処理が用意されていて、選択ゲート４を高速にキャンセルできる仕組みを有するものである。
【００６５】
インストラクション用にメモリを使用する場合、メモリにアクセスするアドレスは、連続性は比較的あるものの、条件付きジャンプなどでアクセスされるアドレスは飛ぶ。このとき、不要なアドレスに対するアクセスは、途中でキャンセルされるが、このとき、次の新しいアドレスに対するアドレスのデータに対するアクセスは、先の再プリチャージの時間がオーバーヘッドとして効いてくる。このオーバーヘッドを極力避けるには、再プリチャージが必要となる前に、つまり選択ゲート４を開く前に、アクセスに対するキャンセルを速やかに有効にする必要がある。このためには、キャンセルの指示を直接的に選択ゲート４に伝達し、選択ゲート選択禁止を速やかに行うキャンセル手段（図示せず）を設けている。このことにより、データアクセスがキャンセルされた場合の次回アクセス時間のオーバーヘッドが軽減される。
（実施形態２）
本実施形態２を図４〜図６を参照しながら説明する。なお、図４および図５においては、図１のメモリ部を簡略化し（図１上側のセクタ部分を割愛。セクタ内の細かい構成を省略。）、主に上記実施形態１の制御部１５０を、全体の制御（制御部２００）と各セクタでの制御（セクタ制御回路２８０）とに分離して示すと共に、選択ゲート制御を中心に示している（リセット制御、レファレンス制御についても割愛）。
【００６６】
図４は、本発明の半導体記憶装置における実施形態２の要部構成を示すブロック図である。
【００６７】
図４において、セクタ毎にセクタ制御回路２８０（ＳＧＤＥＣ ＲＳｃｔｒｌＤＷＬｃｔｒｌ）が設けられており、そこから選択ゲート信号線ＳＧＹ０００〜００３／ＳＧＹ１００，１０１に選択的に選択ゲート信号が出力され、メモリアレーの他端には選択ゲート活性化検出回路３３０が設けられ、この出力が制御部２００に入力されて、センスアンプ部２９０を起動制御するセンス起動信号ＳＡＥ，／ＳＡＥを出力する構成となっている。
【００６８】
アドレス信号グループＧ０がセクタ選択用のブロックデコーダ２１０，２２０に入力され、アドレス信号グループＧ０からデコードされた出力信号に基づいて、各セクタのロウデコーダ２３０，２７０（ＲＯＷ ＤＥＣブロック）をそれぞれ活性化させるようになっている。
【００６９】
ロウデコーダ２３０の中には、プリデコーダ２４０（Ｐｒｅ ｄｅｃｏｄｅｒ１）とプリデコーダ２５０（Ｐｒｅ ｄｅｃｏｄｅｒ２）が設けられており、これらはアドレス信号グループＧ２の一部を用いて、各々デコードし、そのデコード結果に対してＡＮＤ回路２６０（論理積回路）で論理積を取って、ワード線ＷＬに走査信号（ワード線信号）を出力する。また、ロウデコーダ２７０もロウデコーダ２３０と同様に構成されている。
【００７０】
一般に、メモリでは、デコーダピッチを緩和するために、このようにプリデコード信号を用いてデコードされる。また、フラッシュメモリでは、ワード線電圧には高電圧が必要なため、これらデコーダは、高耐圧トランジスタで構成されると共に、この部分に入力側電圧と情報書込みなどの高電圧ドライブのためのレベルシフタを含んでいる。
【００７１】
このロウデコーダブロック２３０の中のプリデコーダ２５０からの信号は、ロウデコーダブロック２３０からセクタ毎に設けられたセクタ制御回路２８０に入力されている。このセクタ制御回路２８０に入力された先の信号によって、上側メモリプレーンの選択ゲート信号ＳＧＹ、下側プレーンの選択ゲート信号ＳＧＹの両方の起動が同時に掛かるようにセクタ制御回路２８０が構成されている。
【００７２】
図４のメインビット線とサブビット線とを接続する選択ゲート部３２０の詳細構成を図５に示している。
【００７３】
図５において、メインビット線ＭＢＬとサブビット線ＳＢＬの接続本数比を大きく取るため、選択ゲート部３２０は、選択ゲート４’からなる選択ゲート群４Ｇ’と、選択ゲート２０からなる選択ゲート群２０Ｇ’とを有しており、これらは階層的な２段構成になっている。メインビット線ＭＢＬ、相補メインビット線／ＭＢＬに対して、メモリアレー３１０を構成するセクタに対して、８本のサブビット線ＳＢＬ１１０＿０〜１１０＿７、また、別のメモリアレー３１０を構成する別のセクタに対して、８本のサブビット線ＳＢＬ１２０＿０〜１２０＿７が各々前半後半の半数毎のサブビット線が２段階に選択ゲート４’，２０（トランスファゲート）を介して接続されている。２段のトランスファーゲートは、メインビット線側の選択ゲート信号線ＳＧＹ０００〜００３、サブビット線側の選択ゲート信号線ＳＧＹ１００，１０１に対する電圧出力より制御され、各々プリデコードされた信号で、各々の１本のみが選択的にハイレベルになり、メインビット線ＭＢＬに接続された複数のサブビット線ＳＢＬのうちの１本が各セクタで選択される。
【００７４】
例えば、メインビット線側選択ゲート線ＳＧＹ０００，サブビット線側選択ゲート線ＳＧＹ１００が選択されれば、そのセクタのサブビット線ＳＢＬ１１０＿０、別のセクタのサブビット線ＳＢＬ１２０＿４が選択されて、各々メインビット線ＭＢＬ、相補サブビット線／ＭＢＬに接続される。
【００７５】
図６に上記構成での動作シーケンスを示しているが、本実施形態２の上記実施形態１と異なる点をまず上げると、各信号線において、プリデコーダ２５０からの出力信号、メインビット線側選択ゲート信号線ＳＧＹ０００（１段目の選択ゲート４’）への選択ゲート信号、サブビット線側選択ゲート信号線ＳＧＹ１００（２段目の選択ゲート２０）への選択ゲート信号、選択ゲート検知信号ＳＧＡＣＴが追加されている。
【００７６】
ここで、アドレス信号が入ってからの動作を順を追って説明する。
【００７７】
まず、チップ活性化信号／ＣＥが入力され、センスアンプ部２９０へのセンス起動信号ＳＡＥ，／ＳＡＥ、メインビット線ＭＢＬのプリチャージ信号／ＰＲＣ０，／ＰＲＣ１が非活性化されて、電源電圧Ｖｄｄにプリチャージされていたメインビット線ＭＢＬ，／ＭＢＬがフローティング状態になる。
【００７８】
次に、アドレス信号ＡＤＤに応じて、ブロックデコーダ２１０が活性化され、セクタのサブビット線リセット信号ＲＳ００が解除され、接地レベルにされていたサブビット線のうち解除された側のサブビット線がフローティング状態になる。
【００７９】
アドレス信号ＡＤＤに応じたロウデコーダ２３０、プリデコーダ２４０、プリデコーダ２５０が活性化され、ワード線ＷＬの電位が立ち上がる。アクセスされる相補のセクタのレファレンスワード線ＲＥＦＷＬも、書換えの必要がないのでワード線ＷＬより早くその電位が立ち上る。
【００８０】
一方、選択ゲート４’，２０は高電圧を用いないので、先に示したように、何も考慮しなければ、ワード線ＷＬの電位よりも選択ゲート信号が早く立ち上がる。ところが、セクタ制御回路２８０では、プリデコード２５０からの信号出力により制御されるセクタ制御回路２８０により、前述した電位逆転のない適切な遅延が与えられ、メインビット線側選択ゲート線ＳＧＹ０００を活性化する。サブビット線側選択ゲート線線ＳＧＹ１００は、アドレス信号に従って、特に遅延を掛けずにそのまま活性化させる。
【００８１】
各セクタでプリデコーダ２５０からの信号を用いることにより、ワード線ＷＬの電位が立ち上るタイミングに非常に近いタイミング信号から、選択ゲート信号を活性化させることにより、遅延マージンを抑えた選択ゲート信号を得ることができ、情報読出しの高速化を図ることができる。
【００８２】
また、メインビット線側選択ゲート４’で遅延のタイミング調整をすることにより、より負荷容量の少ない電位立ち上がりの早い信号により、電荷再配分プリチャージを開始でき、センス動作を高速化できる。なお、メインビット線ＭＢＬ側、サブビット線ＳＢＬ側各々の選択ゲートトランスファーゲートサイズは、同程度であり、各信号線に接続されるトランジスタ個数は、サブビット線ＳＢＬ側が多くなる。
【００８３】
次に、メインビット線側選択ゲート線ＳＧＹ０００が活性化されることにより、電荷再配分型プリチャージ、セル情報読出し蓄積期間が開始され、所定時間後にセンス起動を掛けるが、先のメインビット線側選択ゲート線ＳＧＹ０００の選択ゲート信号活性化検知回路３３０からの出力を制御部２００に返してやり、その信号を基にセンス起動信号ＳＡＥ，／ＳＡＥを出力してセンス起動を掛ける。このことにより、セル情報読出し蓄積期間を正確に知ることができ、正確で高速なセンス動作タイミングを確保することができる。
【００８４】
ここまでの動作で、センス動作が起動されるが、センス起動と同時に、センスアンプ９とメインビット線、メインビット線とサブビット線は、分離信号／ＳＥＰがローアクティブ、メインビット線側選択信号線ＳＧＹ０００の信号がローアクティブとなって、切離され、これと同時に、メインビット線プリチャージ信号／ＰＲＣ１がローアクティブ、サブビット線リセット信号がハイアクティブとなり、センスアンプ部２９０は、センス動作、メインビット線ＭＢＬ、サブビット線ＳＢＬは各々、プリチャージ、ディスチャージされる。このとき、サブビット線側の選択ゲート信号は暫くの間ハイレベルのままである。このことにより、シリーズに接続された選択ゲート４’と選択ゲート２０との間の浮遊容量の電荷は、サブビット線ＳＢＬ側のリセットトランジスタにより、その電荷が放電され、電荷再配分型プリチャージを行う際のサブビット線ＳＢＬの残留電荷がなくなり、より正確なセンス動作を行うことができる。
【００８５】
以上により、上記本発明の半導体記憶装置によれば、第１の入力端とメインビット線とを第１の電圧にプリチャージし、サブビット線を第２の電圧にリセットした後に、第１の入力端とメインビット線にプリチャージされた電荷の一部がサブビット線に再配分される読出し方式において、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【００８６】
【発明の効果】
本発明の半導体記憶装置によれば、ワード線、レファレンスワード線のタイミングにずれが生じることで、メインビット線と相補メインビット線間に電位逆転が生じる後まで、選択ゲートの活性化タイミングを、ワード線およびレファレンスワード線の活性化タイミングよりも遅延させるため、正確なセンス動作を保証できて、誤情報読出しのない正確なメモリセルからの情報読み出しを行うことができる。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置における実施形態１の要部構成（その１）を示す回路図である。
【図２】本発明の半導体記憶装置における実施形態１の要部構成（その２）を示す回路図である。
【図３】図１および図２の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【図４】本発明の半導体記憶装置における実施形態２の要部構成を示すブロック図である。
【図５】図４のメインビット線とサブビット線を接続する選択ゲート部の詳細構成を示す回路図である。
【図６】図４の半導体記憶装置の各要部の信号を示すタイミングチャート図である。
【符号の説明】
１ メモリセル
１Ｇ メモリセル部
２Ｇ サブビット線リセット部
４ 選択ゲート
４Ｇ 選択ゲート部
６ａ，６ｂ，６’ａ，６’ｂ Ｐｃｈトランジスタ
６Ｇ，６Ｇ’ プリチャージ部
９ 差動センスアンプ
９Ｇ センスアンプ部
１０ レファレンスセル
１０Ｇ レファレンスセル部
１１Ｇ 分離ゲート部
１１ａ，１１ｂ 分離ゲート
１００、４００ 半導体記憶装置
１５０，２００ 制御部
２１０，２２０ ブロックデコーダ
２３０，２７０ ロウデコーダ部
２４０，２５０ プリデコーダ
２６０ ＡＮＤ回路
２８０ セクタ制御回路
２９０ センスアンプ部
３００ 分離ゲート部
３０５ プリチャージ部
３１０ メモリアレー
３２０ 選択ゲート部
３３０ 選択ゲート信号活性化検知回路
Claims (10)
- 複数のメモリセルおよびレファレンスセルの少なくとも一方が接続されたサブビット線が選択ゲートを介してメインビット線に接続されると共に、その少なくとも他方が接続された相補サブビット線が選択ゲートを介して相補メインビット線に接続されて、前記メインビット線および相補メインビット線から情報読み出しを可能とする半導体記憶装置において、
前記複数のメモリセルに対する複数のワード線のうち対応するワード線を選択的に活性化するワード線駆動手段と、
前記レファレンスセルに対するレファレンスワード線を選択的に活性化するレファレンスワード線駆動手段と、
前記メインビット線と相補メインビット線間に電位逆転がないように、該選択ゲートの活性化タイミングを、前記ワード線およびレファレンスワード線の活性化タイミングよりも遅延させて選択ゲート信号を前記選択ゲートに出力する制御手段を有した半導体記憶装置。 - 第１の入力端と第２の入力端とを有し、前記第１の入力端の電圧と前記第２の入力端の電圧との電圧差をセンスする差動センスアンプと、前記第１の入力端に接続されたメインビット線と、前記第２の入力端に接続された相補メインビット線と、前記メインビット線と相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、前記メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、前記相補メインビット線を複数の相補サブビット線のうち一つに選択的に接続可能とする選択ゲート部と、前記複数のサブビット線および複数の相補サブビット線を前記第１の電圧より低い第２の電圧にリセット可能とし、前記複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、前記複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
前記制御手段は、前記メインビット線と相補メインビット線とを前記第１の電圧にプリチャージし、前記複数のサブビット線と複数の相補サブビット線とを前記第２の電圧に予めリセットしておき、前記複数のサブビット線のうちの一つと前記複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、前記メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記サブビット線に前記選択ゲートを介して再配分し、かつ、前記相補メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記相補サブビット線に前記選択ゲートを介して再配分した後にセンス動作を行うように、前記差動センスアンプ、前記プリチャージ部、前記リセット部および選択ゲート部を制御する請求項１記載の半導体記憶装置。 - 第１の入力端と第２の入力端とを有し、前記第１の入力端の電圧と前記第２の入力端の電圧との電圧差をセンスする差動センスアンプと、前記第１の入力端とメインビット線とを接続または分離自在とする第１分離ゲートと、前記第２の入力端と相補メインビット線とを接続または分離自在とする第２分離ゲートと、前記第１の入力端に前記第１分離ゲートを介して接続されたメインビット線と、前記第２の入力端に前記第２分離ゲートを介して接続された相補メインビット線と、前記メインビット線と前記相補メインビット線とを第１の電圧にプリチャージするプリチャージ部と、前記メインビット線を複数のサブビット線のうちの一つに選択的に接続可能とし、前記相補メインビット線を複数の相補サブビット線のうちの一つに選択的に接続可能とする選択ゲート部と、前記複数のサブビット線および複数の相補サブビット線を前記第１の電圧より低い第２の電圧にリセット可能とし、前記複数のサブビット線のうち一つを選択的にリセット解除可能とすると共に、前記複数の相補サブビット線のうち一つを選択的にリセット解除可能とするリセット部とを備え、
前記制御手段は、前記メインビット線と相補メインビット線とを前記第１の電圧にプリチャージし、前記複数のサブビット線と複数の相補サブビット線とを前記第２の電圧に予めリセットしておき、前記複数のサブビット線のうちの一つと、前記複数の相補サブビット線のうちの一つとを選択的にリセット解除した後に、前記メインビット線にプリチャージされた電荷の一部を、前記リセット解除された前記サブビット線に前記選択ゲートを介して再配分し、かつ、前記相補メインビット線にプリチャージされた電荷の一部を前記リセット解除された前記相補サブビット線に前記選択ゲートを介して再配分するように、前記プリチャージ部、前記リセット部および選択ゲート部を制御した後に、前記差動センスアンプによるセンス動作を開始すると同時またはその直後に、前記第１の入力端と前記メインビット線を接続する第１分離ゲートおよび、前記第２の入力端と相補メインビット線を接続する第２分離ゲートをそれぞれ分離するように制御し、前記メインビット線と前記サブビット線を接続可能とする選択ゲートおよび、前記相補メインビット線と前記相補サブビット線を接続可能とする選択ゲートを非選択状態にするように制御し、前記メインビット線および相補メインビット線をプリチャージ状態に制御すると共に、前記サブビット線および相補サブビット線をディスチャージ状態に制御する請求項１記載の半導体記憶装置。 - 前記複数のメモリセルを有するメモリセルアレイと、前記複数のレファレンスセルを有するレファレンスセルアレイと、前記リセット部および選択ゲート部とを有したサブアレイが、前記メインビット線および相補メインビット線が延びる方向に複数配列された請求項２または３記載の半導体記憶装置。
- 前記複数のサブビット線のそれぞれには、前記複数のメモリセルのうち少なくとも一つと、前記複数のレファレンスセルのうち少なくとも一つとが接続され、前記複数の相補サブビット線のそれぞれには、前記複数のメモリセルのうち少なくとも一つと、前記複数のレファレンスセルのうち少なくとも一つとが接続された請求項１〜４の何れかに記載の半導体記憶装置。
- 前記読出し側の選択ゲートおよび相補側の選択ゲートの接続制御は、読出し側の前記ワード線を選択制御する走査信号および、該走査信号をデコードするアドレス信号の何れかにより行う請求項１〜５の何れかに記載の半導体記憶装置。
- 前記制御手段は、前記ワード線駆動手段からの走査信号および、該走査信号をデコードするアドレス信号の何れかを受けて、前記差動センスアンプによるセンスタイミングを決定する請求項１〜６の何れかに記載の半導体記憶装置。
- 前記メインビット線と前記サブビット線との間および、前記相補メインビット線と前記相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記メインビット線側の選択ゲートの接続制御タイミングを意図的に遅延させるようにした請求項１〜７の何れかに記載の半導体記憶装置。
- 前記メインビット線と前記サブビット線との間および、前記相補メインビット線と前記相補サブビット線との間に、１段目の選択ゲートが２段目の複数の選択ゲートに分岐するように、２段の選択ゲートを階層的に配設する場合に、前記制御手段は、前記サブビット線側の選択ゲートの接続制御を前記メインビット線側の選択ゲートの接続制御よりも所定時間だけ先に行い、所定時間後の前記メインビット線側の選択ゲートの遮断制御を前記サブビット線側の選択ゲートの遮断制御よりも先に行う請求項１〜７の何れかに記載の半導体記憶装置。
- 前記制御手段は、情報読出しをキャンセルするキャンセル手段を有し、前記キャンセル手段は、キャンセルを受付た後に速やかに選択ゲート接続制御を禁止制御する請求項１〜９の何れかに記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139386A JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
| US10/140,803 US6621744B2 (en) | 2001-05-09 | 2002-05-07 | Readable semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001139386A JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002334593A JP2002334593A (ja) | 2002-11-22 |
| JP3573341B2 true JP3573341B2 (ja) | 2004-10-06 |
Family
ID=18986168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001139386A Expired - Fee Related JP3573341B2 (ja) | 2001-05-09 | 2001-05-09 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6621744B2 (ja) |
| JP (1) | JP3573341B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002082460A1 (fr) * | 2001-04-02 | 2002-10-17 | Hitachi, Ltd. | Dispositif de stockage non volatile a semi-conducteurs |
| JP2003157689A (ja) * | 2001-11-20 | 2003-05-30 | Hitachi Ltd | 半導体装置及びデータプロセッサ |
| KR100487918B1 (ko) * | 2002-08-30 | 2005-05-09 | 주식회사 하이닉스반도체 | 불휘발성 강유전체 메모리 장치 |
| JP4494820B2 (ja) * | 2004-02-16 | 2010-06-30 | パナソニック株式会社 | 不揮発性半導体記憶装置 |
| JP2005317110A (ja) | 2004-04-28 | 2005-11-10 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2008047189A (ja) * | 2006-08-11 | 2008-02-28 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JP5376025B2 (ja) * | 2006-09-29 | 2013-12-25 | 富士通セミコンダクター株式会社 | 不揮発性半導体記憶装置 |
| US7688648B2 (en) * | 2008-09-02 | 2010-03-30 | Juhan Kim | High speed flash memory |
| CN101131862B (zh) * | 2007-09-29 | 2011-03-30 | 航天东方红卫星有限公司 | 一种空间非易失存储器 |
| JP2009151892A (ja) * | 2007-12-21 | 2009-07-09 | Samsung Electronics Co Ltd | 半導体記憶装置 |
| JP2009158574A (ja) * | 2007-12-25 | 2009-07-16 | Samsung Electronics Co Ltd | 半導体記憶装置 |
| JP2011090750A (ja) * | 2009-10-23 | 2011-05-06 | Elpida Memory Inc | 半導体装置及びその制御方法 |
| JP5640848B2 (ja) * | 2011-03-22 | 2014-12-17 | 富士通セミコンダクター株式会社 | 不揮発性半導体メモリ |
| JP5605298B2 (ja) * | 2011-04-27 | 2014-10-15 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001167591A (ja) * | 1999-12-08 | 2001-06-22 | Matsushita Electric Ind Co Ltd | 半導体記憶装置 |
| JPH07153286A (ja) * | 1993-11-30 | 1995-06-16 | Sony Corp | 半導体不揮発性記憶装置 |
-
2001
- 2001-05-09 JP JP2001139386A patent/JP3573341B2/ja not_active Expired - Fee Related
-
2002
- 2002-05-07 US US10/140,803 patent/US6621744B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US6621744B2 (en) | 2003-09-16 |
| JP2002334593A (ja) | 2002-11-22 |
| US20020167853A1 (en) | 2002-11-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040227 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040401 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040624 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040624 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070709 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080709 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |