JP2009158574A

JP2009158574A - 半導体記憶装置

Info

Publication number: JP2009158574A
Application number: JP2007332371A
Authority: JP
Inventors: Masao Kuriyama; 正男栗山
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2007-12-25
Filing date: 2007-12-25
Publication date: 2009-07-16

Abstract

【課題】不揮発性メモリの、対となるメモリアレイのメインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供する。
【解決手段】第１カラムゲート回路２０−１のゲートトランジスタＴＲ１〜４のゲートは、第１及び第２メインビット線ＧＢＬ０、１に対して直交交差して配置され、第１メインビット線ＧＢＬ０と２つのビット線ＢＬ０−１、ＢＬ１−１とを接続する２つのゲートトランジスタＴＲ１、２のドレインは、共通のエリアＲＤ１に形成され、第２メインビット線ＧＢＬ１と他の２つのビット線とを接続する他の２つのゲートトランジスタのドレインは、他の共通のエリアＤＲ２に形成され、第１及び第２メインビット線線ＧＢＬ０、１のレイアウトピッチがカラムゲート回路の繰り返しピッチとなる。
【選択図】図１

Description

本発明は、不揮発性半導体メモリの、対となるメモリアレイの第１、第２メインビット線の接続に係り、詳しくは、対となるメモリアレイのアドレスデコーダのアドレス割付を同一にし、且つ、第１、第２メインビット線の接続においては、クロス接続を発生しない配線接続構成を有する半導体記憶装置に関する。

特許文献１には、センス回路を構成する差動増幅器において、読み出し速度やノイズに対する耐性の観点から、参照センス線の容量をセンス線の容量に正確に合わせ、容量バランスをとるため、第１、第２メモリセルが配置されたメモリアレイと、第１、第２メモリセルのデータが伝達される配線群を含む第１、第２カラムツリーとを設け、第１メモリセルが選択されると第１カラムツリー側を差動増幅器のセンス信号入力端に結合させ、第２カラムツリー側を参照信号入力端に結合させて容量バランスを得る構成が記載されている。次にこの構成について説明する。
特開２００２−８３８６号公報

図３は、差動増幅器のセンス線と参照センス線との容量バランスを得るメモリアレイ構成を示すメモリブロック図である。図３において、第１カラムツリーは、第１のメモリセルのデータが伝達される配線群として、第１中間データ線ＩＤＬ０１、メインビット線ＭＢＬ０−０１、及びビット線Ｂｉ：ＢＬ０、１、Ｂｊ：ＢＬ０、１を含んでいる。第２カラムツリーは、他のメモリセルのデータが伝達される配線群として、第２中間データ線ＩＤＬ２３、メインビット線ＭＢＬ０−２３、及びビット線Ｂｉ：ＢＬ２、３、Ｂｊ：ＢＬ２、３を含んでいる。これらビット線ＢＬには、メモリセル（図示せず）が接続されてメモリアレイを構成している。

メモリアレイの拡張は、破線で示される同様の構成の第１カラムゲート０１０３−Ｂｉ：１、０１０３−Ｂｊ：１により拡張され、ブロックＢｉ及びＢｊを構成している。このためメインビット線ＭＢＬ１−０１、ＭＢＬ１−２３は、第２カラム選択デコーダ０１０４の第２カラム選択Ｄ１により第２カラムゲート０１０５が選択され、第１中間データ線ＩＤｌ０１、ＩＤＬ２３にそれぞれ接続されている。

第１カラム選択デコーダ０１０２は、カラム選択用内部アドレス信号をデコードし、複数の第１カラム選択信号線Ｂｉ：Ｈ０〜Ｂｉ：Ｈ３、Ｂｊ：Ｈ０〜Ｂｊ：Ｈ３の１つを選択して活性化する。これにより、第１カラムゲート０１０３−Ｂｉ：０、０１０３−Ｂｊ：０中の１つのゲートがオンし、ビット線Ｂｉ：ＢＬ０〜Ｂｉ：ＢＬ３、Ｂｊ：ＢＬ０〜Ｂｊ：ＢＬ３の１つがメインビット線ＭＢＬ０−０１、またはＭＢＬ０−２３に接続される。この場合、第２カラム選択デコーダ０１０４は、第２カラム選択信号Ｄ０により活性化され、メインビット線ＭＢＬ０−０１が第１中間データ線ＩＤＬ０１に接続され、メインビット線ＭＢＬ０−２３が第２中間データ線ＩＤＬ２３に接続される。

カラム切り替え選択デコーダ０１０６は、第１カラムツリー内のメモリセルが選択されたとき、切り替え信号ＳＷ０１がハイ、切り替え信号ＳＷ２３がローとなる。これにより、第１中間データ線ＩＤＬ０１がデータ線ＤＬに接続されると共に、第２中間データ線ＩＤＬ２３が参照データ線ＲＤＬに接続される。第２カラムツリー内のメモリセルが選択されたときは、切り替え信号ＳＷ０１がロー、切り替え信号ＳＷ２３がハイとなり、第２中間データ線ＩＤＬ２３がデータ線ＤＬに接続されると共に、第１中間データ線ＩＤＬ０１が参照データ線ＲＤＬに接続される。

また、データ線ＤＬは、センス回路内の差動増幅器のセンス信号入力端側に結合され、参照データ線ＲＤＬは、参照信号入力端側に結合されている（図示せず）ため、第１、第２カラムツリーのうち、読み出し選択されたメモリセルを含むカラムツリーがデータ線ＤＬに結合され、他方の非選択カラムツリーが参照データ線ＲＤＬに結合されることになる。これにより、第１、第２カラムツリーの構成は同様であるからツリーの容量は同様となり、データ線ＤＬと参照データ線ＲＤＬとに付加される容量を等しくでき、容量を正確に合わせることができる。

ところがこの構成によると、選択されたメモリセルに応じて、第１カラム選択デコーダ０１０２が、アドレスＡｄｄ＜００＞、アドレスＡｄｄ＜０１＞、アドレスＡｄｄ＜１０＞、アドレスＡｄｄ＜１１＞を順次受信して、第１カラムゲート０１０３−Ｂｉ：０を上から順に選択すると、ビット線は、Ｂｉ：ＢＬ０、Ｂｉ：ＢＬ１、Ｂｉ：ＢＬ２、Ｂｉ：ＢＬ３の順にメインビット線ＭＢＬ０−０１に接続される。

この接続に対応した非選択ビット線をメインビット線ＭＢＬ０−０１に接続するためには、第１カラムゲート０１０３−Ｂｊ：０は、Ｂｊ：ＢＬ２、Ｂｊ：ＢＬ３、Ｂｊ：ＢＬ０、Ｂｊ：ＢＬ１の順に接続する必要がある。このため第１カラムゲート０１０３−Ｂｊ：０を選択する第１カラム選択デコーダ０１０２は、上から順にアドレスＡｄｄ＜１０＞、アドレスＡｄｄ＜１１＞、アドレスＡｄｄ＜００＞、アドレスＡｄｄ＜０１＞に対応して選択信号を出力する必要があり、２つの第１カラム選択デコーダ０１０２のアドレス割付が、同一では無くなる。

図４は、第１カラム選択デコーダのアドレス割付が同一の場合のメインビット線の構成を示すメインビット線構成図である。図４において、選択されたメモリセルに応じて、第１カラム選択デコーダ０１０２が、アドレスＡｄｄ＜００＞、アドレスＡｄｄ＜０１＞、アドレスＡｄｄ＜１０＞、アドレスＡｄｄ＜１１＞を順次受信して、第１カラムゲート０１０３−Ｂｉ：０を上から順に選択すると、ビット線は、Ｂｉ：ＢＬ０、Ｂｉ：ＢＬ１、Ｂｉ：ＢＬ２、Ｂｉ：ＢＬ３の順にメインビット線ＭＢＬ０−０１に接続される。

これに対して、第１カラムゲート０１０３−Ｂｊ：０を選択する第１カラム選択デコーダ０１０２も同一のアドレス割付が行われているため、第１カラムゲート０１０３−Ｂｊ：０は上から順に選択され、ビット線は、Ｂｊ：ＢＬ０、Ｂｊ：ＢＬ１、Ｂｊ：ＢＬ２、Ｂｊ：ＢＬ３の順にメインビット線ＭＢＬ０−２３に接続される。ところがメモリアレイのブロックＢｉ、Ｂｊ間で、メインビット線が互いにクロスして接続されているため、ブロックＢｉ側の選択ビット線がメインビット線ＭＢＬ０−０１に接続されている場合は、ブロックＢｊ側の非選択ビット線もメインビット線ＭＢＬ０−０１に接続されるが、ブロックＢｉ側のメインビット線ＭＢＬ０−２３にクロスして接続されているため、センス回路に対し選択、非選択ビット線の接続対応関係が保たれる。

同様に、ブロクＢｉ側の選択ビット線がメインビット線ＭＢＬ０−２３に接続されている場合は、ブロックＢｊ側の非選択ビット線もメインビット線ＭＢＬ０−２３に接続される。ところが、ブロックＢｉ側のメインビット線ＭＢＬ０−０１にクロスして接続されているため、カラム切り替えゲート０１０１において再度クロスされることで、センス回路に対し選択、非選択ビット線の接続対応関係が保たれる。

図５は、図３、４の第１カラムゲート０１０３−Ｂｉ：０のレイアウトを示すレイアウト図である。図５において、第１カラム選択信号線Ｂｉ：Ｈ０〜Ｂｉ：Ｈ３が、メインビット線ＭＢＬ０−０１、ＭＢＬ０−２３に対して直交して配列されている。第１カラム選択信号線Ｂｉ：Ｈ０の選択信号により選択されて、ビット線Ｂｉ：ＢＬ０とメインビット線ＭＢＬ０−０１とを接続するゲートトランジスタのゲートＨ０−１は、その交点下に配置されている。

また、第１カラム選択信号線Ｂｉ：Ｈ１の選択信号により選択されて、ビット線Ｂｉ：ＢＬ１とメインビット線ＭＢＬ０−０１とを接続するゲートトランジスタのゲートＨ１−１、第１カラム選択信号線Ｂｉ：Ｈ２の選択信号により選択されて、ビット線Ｂｉ：ＢＬ２とメインビット線ＭＢＬ０−２３とを接続するゲートトランジスタのゲートＨ２−１、第１カラム選択信号線Ｂｉ：Ｈ３の選択信号により選択されて、ビット線Ｂｉ：ＢＬ３とメインビット線ＭＢＬ０−２３とを接続するゲートトランジスタのゲートＨ３−１も同様に、それぞれの交点下に配置されている。

このレイアウトは、レイアウトの繰り返しパターンを、メインビット線のピッチを単位に繰り返すことができるため、レイアウト設計が簡単となる特徴がある。ところが図４のように、２つの第１カラム選択デコーダ０１０２のアドレス割付が同一の場合、メインビット線は、メモリアレイのブロックＢｉ、Ｂｊ間で互いにクロスして接続される必要がある。これのクロス接続についての詳細を次に説明する。ところで、レイアウトにおいて第１カラム選択信号線Ｂｉ：Ｈ１、Ｂｉ：Ｈ２の順序が図２、３の順序と入れ替わっているが、これは第１カラム選択デコーダ０１０２のアドレス割付を入れ替えることで、２つの第１カラム選択デコーダ０１０２のアドレス割付の規則性を保つことができる。

図６は、図５の第１カラムゲートを、破線Ａで切断した右手方向からの断面図である。図６において、ゲートトランジスタのゲートＨ１−１及びＨ３−１はゲート層Ｇａｔｅに、メインビット線ＭＢＬ０−２３は第２メタル層Ｍｅｔａｌ２に、第１カラム選択信号線Ｂｉ：Ｈ０〜Ｂｉ：Ｈ３は第３メタル層Ｍｅｔａｌ３にそれぞれ形成されている。図５の第１カラムデコーダ０１０３−Ｂｉ：０のレイアウト上では、メインビット線ＭＢＬ０−０１、ＭＢＬ０−２３をクロス接続できないため、第１メタル層Ｍｅｔａｌ１又は第３メタル層Ｍｅｔａｌ３を介してクロス接続する必要がある。このためクロス接続のための新たなレイアウト領域が必要となる。

このように、第１カラム選択デコーダのアドレス割付を同一にすると、設計は容易となるが、メインビット線のクロス接続に要するレイアウト面積が増大し、チップ面積を増加させる要因となる。また、クロス接続を避け、レイアウト面積の増大を抑制した接続構成では、２つの第１カラム選択デコーダのアドレス割付が同一では無くなり、設計及び不良ビットの発生状況の分析が煩雑となる。

本発明は、このような問題を解決するためになされたものであり、その目的は、不揮発性半導体メモリの、対となるメモリアレイの第１、第２メインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供することにある。

本発明の半導体記憶装置は、複数の第１、第２ブロックの一方の側に、第１メモリセルが配置され、もう一方の側に第２メモリセルが配置されて成るメモリアレイと、第１、第２ブロックの一方の側に配置された第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、第１、第２ブロックのもう一方の側に配置された第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、第１メモリセルのビット線を第１カラムツリーの第１メインビット線に結合させ、且つ、第２メモリセルのビット線を第２カラムツリーの第２メインビット線に結合させるカラムデコード回路と、を有する半導体記憶装置であって、カラムデコード回路は、第１ブロックに属する第１カラムゲート回路と、第２ブロックに属する第２カラムゲート回路と、第１、第２カラムゲート回路を制御する第１、第２カラムプリデコード回路とを有し、第１、第２カラムゲート回路のゲートトランジスタのゲートは、第１及び第２メインビット線に対して直交交差して配置され、第１メインビット線と２つのビット線とを接続する２つのゲートトランジスタのソースは、共通のエリアに形成され、第２メインビット線と他の２つのビット線とを接続する他の２つのゲートトランジスタのソースは、他の共通のエリアに形成され、第１及び第２メインビット線のレイアウトピッチがカラムゲート回路の繰り返しピッチとなることを特徴とする。

本発明の半導体記憶装置は、２つのゲートトランジスタが、２つのビット線を第１又は第２メインビット線のいずれかに接続する場合、２つのゲートトランジスタのソースと第１又は第２メインビット線とを接続するコンタクトホールが、第１メインビット線側に形成されることにより第１メインビット線と接続され、第２メインビット線側に形成されることにより第２メインビット線と接続されることを特徴とする。

本発明によれば、不揮発性半導体メモリの、対となるメモリアレイの第１、第２メインビット線の接続において、配線のクロス接続が発生しないため、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保つことが可能となる。これにより、レイアウト面積の増大を抑制した接続構成を有し、アドレスデコーダのアドレス割付が同一に保たれた半導体記憶装置を提供することができる。

本発明による半導体記憶装置の実施の形態について、図を用いて説明する。図２は、本発明による第１カラムデコード回路を示すブロック図である。ツリー構成及びその接続動作については、図３、４と基本的に同じであるため、説明を省略し、デコード部分についてのみ説明する。図２において、カラムデコード回路１００の第１カラムゲート回路２０−１は、カラムプリデコード回路３０−１により各ゲートトランジスタが選択され、ビット線ＢＬ０−１、ＢＬ１−１と第１メインビット線ＧＢＬ０とを、及びビット線ＢＬ２−１、ＢＬ３−１と第２メインビット線ＧＢＬ１とを互いに接続している。

第２カラムゲート回路２０−２は、第２カラムプリデコード回路３０−２により各ゲートトランジスタが選択され、ビット線ＢＬ０−２、ＢＬ１−２と第２メインビット線ＧＢＬ１とを、及びビット線ＢＬ２−２、ＢＬ３−２と第１メインビット線ＧＢＬ０とを互いに接続している。このように、第２カラムゲート回路２０−２内でビット線とメインビット線の接続が入れ替わっているため、クロス接続が無くなっているところが図４の場合と異なっている。この接続により、図４の場合と同様に、センス回路に対し選択、非選択ビット線の接続対応関係を保つことができる。

つぎに、カラムゲート回路内でのビット線とメインビット線とのレイアウト接続について説明する。第１、第２カラムゲート回路２０−１、２０−２の構成は同じであるため、第１カラムゲート回路について説明する。図１は、本発明によるカラムゲート回路のレイアウトを示すレイアウト図である。図１において、第１カラムゲート回路２０−１のゲートトランジスタＴＲ１〜ＴＲ４のゲート１１−１、１３−１、１５−１、１７−１は、第１、第２メインビット線ＧＢＬ０、ＧＢＬ１に対して直交交差して配置されている。

第１メインビット線ＧＢＬ０と２つのビット線ＢＬ０−１、ＢＬ１−１とを接続する２つのゲートトランジスタＴＲ１、ＴＲ２のドレインは、共通のエリアＤＲ１に形成され、ゲート１１−１、１３−１に接続されたカラム選択信号線１０−１、１２−１により選択される。第２メインビット線ＧＢＬ１と２つのビット線ＢＬ２−１、ＢＬ３−１とを接続する２つのゲートトランジスタＴＲ３、ＴＲ４のドレインは、共通のエリアＤＲ２に形成され、ゲート１５−１、１７−１に接続されたカラム選択信号線１４−１、１６−１により選択される。これにより、第１及び第２メインビット線のレイアウトピッチがカラムゲート回路の繰り返しピッチとなっている。

また、第１メインビット線ＧＢＬ０と２つのビット線ＢＬ０−１、ＢＬ１−１とを接続するために、第１メインビット線ＧＢＬ０と２つのゲートトランジスタＴＲ１、ＴＲ２のドレインの共通のエリアＤＲ１との交差部分に、接続のためのコンタクトホール１８−１が形成されている。さらに、第２メインビット線ＧＢＬ１と２つのビット線ＢＬ２−１、ＢＬ３−１とを接続するために、第２メインビット線ＧＢＬ１と２つのゲートトランジスタＴＲ３、ＴＲ４のドレインの共通のエリアＤＲ２との交差部分に、接続のためのコンタクトホール１８−２が形成されている。

第１メインビット線ＧＢＬ０と２つのビット線ＢＬ２−１、ＢＬ３−１とを接続し、且つ、第２メインビット線ＧＢＬ１と２つのビット線ＢＬ０−１、ＢＬ２−１とを接続する切り替え接続を行うには、第１メインビット線ＧＢＬ０と２つのゲートトランジスタＴＲ３、ＴＲ４のドレインの共通のエリアＤＲ２との交差部分、及び第２メインビット線ＧＢＬ１と２つのゲートトランジスタＴＲ１、ＴＲ２のドレインの共通のエリアＤＲ１との交差部分に、接続のためのコンタクトホールを形成することにより、切り替え接続が可能となる。

この切り替え接続を第２カラムゲート回路２０−２に適用することにより、図２に示される第２カラムゲート回路２０−２内でビット線とメインビット線の接続を入れ替えることができ、図４のクロス接続を無くすることができる。これにより、図４の場合と同様の配線接続が第２カラムゲート回路２０−２内で行なわれるため、センス回路に対し選択、非選択ビット線の接続対応関係を保つことができる。

以上説明したように、本発明によると、不揮発性半導体メモリの、対となるメモリアレイの第１、第２メインビット線の接続において、対となるメモリアレイのアドレスデコーダのアドレス割付を同一に保ち、且つ、配線のクロス接続を発生しない第１、第２メインビット線の接続構成を有する半導体記憶装置を提供することができる。

本発明によるカラムゲート回路のレイアウトを示すレイアウト図。本発明によるカラムデコード回路を示すブロック図。差動増幅器のセンス線と参照センス線との容量バランスを得るメモリアレイ構成を示すメモリブロック図。第１カラム選択デコーダのアドレス割付が同一の場合のメインビット線の構成を示すメインビット線構成図。第１カラムゲートのレイアウトを示すレイアウト図。第１カラムゲートの断面図。

符号の説明

１０−１、１２−１、１４−１、１６−１カラム選択信号線
１０−２、１２−２、１４−２、１６−２カラム選択信号線
１１−１、１３−１、１５−１、１７−１ゲート
１８−１、１８−２コンタクトホール
２０−１第１カラムゲート回路
２０−２第２カラムゲート回路
３０−１第１カラムプリデコード回路
３０−２第２カラムプリデコード回路
４０選択アドレス信号線
１００カラムデコード回路
ＢＬ０−１〜ＢＬ３−１、ＢＬ０−２〜ＢＬ３−２ビット線
ＧＢＬ０第１メインビット線
ＧＢＬ１第２メインビット線
ＴＲ１〜ＴＲ４ゲートトランジスタ
ＤＲ１、ＤＲ２ドレイン
Ｍｅｔａｌ１第１層メタル
Ｍｅｔａｌ２第２層メタル
Ｍｅｔａｌ３第３層メタル

Claims

複数の第１、第２ブロックの一方の側に、第１メモリセルが配置され、もう一方の側に第２メモリセルが配置されて成るメモリアレイと、
前記第１、第２ブロックの前記一方の側に配置された前記第１メモリセルのデータが伝達される配線群を含む第１カラムツリーと、
前記第１、第２ブロックの前記もう一方の側に配置された前記第２メモリセルのデータが伝達される配線群を含む第２カラムツリーと、
前記第１メモリセルのビット線を前記第１カラムツリーの第１メインビット線に結合させ、且つ、前記第２メモリセルのビット線を前記第２カラムツリーの第２メインビット線に結合させるカラムデコード回路と、を有する半導体記憶装置であって、
前記カラムデコード回路は、前記第１ブロックに属する第１カラムゲート回路と、前記第２ブロックに属する第２カラムゲート回路と、前記第１、第２カラムゲート回路を制御する第１、第２カラムプリデコード回路とを有し、
前記第１、第２カラムゲート回路のゲートトランジスタのゲートは、前記第１及び第２メインビット線に対して直交交差して配置され、
前記第１メインビット線と２つの前記ビット線とを接続する２つの前記ゲートトランジスタのソースは、共通のエリアに形成され、
前記第２メインビット線と他の２つの前記ビット線とを接続する他の２つの前記ゲートトランジスタのソースは、他の共通のエリアに形成され、
前記第１及び第２メインビット線のレイアウトピッチがカラムゲート回路の繰り返しピッチとなることを特徴とする半導体記憶装置。
前記２つのゲートトランジスタが、前記２つのビット線を前記第１又は第２メインビット線のいずれかに接続する場合、
前記２つのゲートトランジスタのソースと前記第１又は第２メインビット線とを接続するコンタクトホールが、前記第１メインビット線側に形成されることにより前記第１メインビット線と接続され、前記第２メインビット線側に形成されることにより前記第２メインビット線と接続されることを特徴とする請求項１に記載の半導体記憶装置。