JP2004503042A - 高速低電力半導体メモリアーキテクチャ - Google Patents

高速低電力半導体メモリアーキテクチャ Download PDF

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アレクサニアン，　スレン　エイ．
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Abstract

アレイブロックは、少なくとも二つの下位アレイブロックおよび第一の相互接続ルーティングチャネルを有する。この相互接続ルーティングチャネルを通って、局所的な相互接続ラインの第一のグループが延長する。二つの下位アレイブロックの各々は、少なくとも二つのより低レベル下位アレイブロックおよび第二の相互接続ルーティングチャネルを含む。この第二の相互接続ルーティングチャネルを通って、局所的な相互接続ラインの第二のグループが延長する。局所的な相互接続ラインの第一のグループは、データを格納するか、または、データを取り出すメモリの位置にアクセスするために入力情報を伝送するように構成され、局所的な相互接続ラインの第二のグループは、入力情報の下位集合を伝送するように構成されている。
【選択図】図４

Description

【０００１】
（関連出願への相互参照）
本出願は、２０００年７月５日に出願された米国仮出願第６０／２１５，７８１号の利益を主張する。この出願の開示（その添付の書類を含む）は、本明細書でその全体が全目的のために参考として援用される。
【０００２】
（発明の背景）
図１Ａは、揮発性メモリ（例えば、スタティックランダムアクセスメモリ（ＳＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ））、不揮発性メモリ（例えば、リードオンリーメモリ（ＲＯＭ）、消去可能プログラム可能ＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラムＲＯＭ（ＥＥＰＲＯＭ）、フラッシュＥＰＲＯＭ））等の異なる種類のメモリの実施に一般に用いられている従来の半導体メモリアーキテクチャ１０のブロック図を示している。このようなメモリは、図１Ａに示されるように、通常、２Ｎ行のセル×２Ｍ列のセルのアレイ１２を含み、ＮおよびＭは、それぞれ、行および列アドレスの数を表す。セルは、行デコーダ１４および列デコーダ１６を介してアレイ１２から選択される。行デコーダ１４は、２Ｎ行の一つを選択するために行アドレスＡ０〜ＡＮを受け取り、同時に、列デコーダ１６は、２Ｍ列の一つを選択するために列アドレスＡＮ＋１〜ＡＮ＋Ｍを受け取る。選択されたセルは、選択された行（ワードライン）および列（ビットライン）の交差点に配置される。
【０００３】
読み出し動作において、格納されたデータを表す信号は、選択されたセルからブロック１８内のセンスアンプに列デコーダ１６を介して移動される。センスアンプは、セル信号を増幅し、それを出力バッファ（図示せず）に移す。出力バッファは、次には、それを外部の使用のためにＩＯパッド１９に移す。書き込み動作において、プログラミングデータが外部からＩＯパッド１９上に提供され、次いで、選択されたセルにブロック１８内のデータＩＯ回路および列デコーダ１６を介して移される。ブロック１２、１６、１８およびＩＯパッド１９は、所望のＩＯデータ構成（例えば、１６のデータごとまたは３２のデータごと）に依存して複数回繰り返され得る。
【０００４】
読み出し動作におけるアドレスアクセルタイム（およびＳＲＡＭ（複数）およびＤＲＡＭ（複数）のための読み出し動作）は、通常、アドレスバッファ（図示せず）、行デコーダ１４、メモリアレイ１２、列デコーダ１６、センスアンプ１８、および出力バッファ（図示せず）を通り過ぎる時間遅れからなる。これらの遅れのうち、メモリ密度に依存して、メモリアレイを通り過ぎる遅れは、長いワードラインに関連するＲＣ時間定数および長いビットラインに関連する高いキャパシタンスのため、通常、全時間遅れのうち最も大きい部分を表す。このため、所与のプロセス技術（例えば、０．１３μｍ）において、高速度を達成するために、アレイ１２は、通常、二つ以上のサブアレイに分割され、これにより、ワードラインおよび／またはビットラインの長さを低減している。このようなメモリ構成の例が図１Ｂに示されている。
【０００５】
図１Ｂにおいて、メモリアレイは、４つのサブアレイ１２−１、１２−２、１２−３、および１２−４に分割され、これにより、４つの要素により各ワードラインの長さを低減している。しかしながら、このようなアレイの分割は、アレイとインターフェースで連結する回路ブロックの一部の重複を必要とする。例えば、４セットの行デコーダ１４−１、１４−２、１４−３が示されるように必要とされる。ビットラインの長さを半分に低減するために、各サブアレイ１２−１〜１２−４は、列デコーダブロック１６およびブロック１８（センスアンプおよびデータＩ／Ｏ回路を含む）が重複された状態で、二つに分割される必要がある。このような重複があると、正確に実行されない場合に不必要にダイのサイズが増大するという結果になり得る。さらに、相当な高性能（例えば、高速度、低電力）、高密度であって、大多数のアレイ分割が速度目的を達成するために用いられるメモリのために、一定数のアレイ分割の後に速度についての収益が減少し得、アレイ分割のあらゆるレベルに関連する電力の損益が間違いなく大きくなる。これは、速度感応性回路パスでの高容量性ノードに導くアレイ−インターフェース回路構成の大量の重複に起因する。このような高容量性のノードを迅速に切り換えるために、かなり動的な電力を消費する大型のドライバが要求される。これは、費用に対して効果の高い、携帯デバイスのような人気のあるメモリアプリケーションのための高速、低電力、高密度メモリの開発を相当妨げる。
図１Ａおよび１Ｂの従来のメモリ構成は、複数の他の不利益をこうむる。まず、アドレスアクセス時間が、アクセスパス（すなわち、行または列）およびアレイ内のセルの物理的な位置の両方に依存してアレイにわたって非均一である。通常、行アクセスパスは、行アクセスパスにおけるワードラインのＲＣ遅れの存在のため、列アクセスパスより短い。また、行アクセスパス内で、セルは、行に沿って選択されたセルの位置に依存する異なるアクセス時間を有している。例えば、ワードラインドライバに最も接近して配置されたセルは、から最も離れて配置されたセルよりはやいアクセス時間を有している。アドレスアクセス時間におけるこれらの非均一性により、メモリの使用およびそれらの設計の両方が複雑になる。
【０００６】
別の不利益は、冗長性の無効率の使用である。一般に、セルの行および／または列の冗長なブロックが、欠陥のあるセルを冗長セルと置き換えることができるように、アレイに加えられる。しかしながら、しばしば、設計上の制約に起因して、行または列の冗長ブロックが、一つまたは少数の欠陥セルを有する行または列を置き換えるために用いられ、このため、利用可能な冗長セルの使用が不十分になるという結果になる。
【０００７】
このため、高速および低電力をもたらし、冗長性をより十分に使用することになり、全てのメモリセルに対して比較的均一なアドレスアクセス時間を享受し、より高いメモリ密度に対して最小の速度および電力損失でより容易に拡張が可能になり、メモリのタイプが独立している、メモリ構成が望ましい。
【０００８】
（発明の簡単な要旨）
本発明の一つの実施形態によると、半導体メモリは、少なくとも二つのサブアレイブロックを有する第一アレイブロックと、ローカル相互連結ラインの第一の群が延びる第一の相互連結ルーティングチャネルとを含む。二つのサブアレイブロックのそれぞれは、少なくとも二つの下流レベルサブアレイブロックと、ローカル相互連結ラインの第二の群が延びる第二相互連結ルーティングチャネルとを含む。ローカル相互連結ラインの第一の群は、データを格納するまたはデータを検索するメモリの位置にアクセスするための入力情報を運ぶように形成される。ローカル相互連結ラインの第二の群は、入力情報のサブセットを運ぶように形成される。
【０００９】
別の実施形態では、半導体メモリは、少なくとも上記第一のアレイブロックを含む第一の上流レベルのアレイブロックと、第二の実質的に同様のアレイブロックと、ローカル相互連結ラインの第三の群が延びる第三の相互連結ルーティングチャネルをさらに含む。ローカル相互連結ラインの第三の群は、入力情報のスーパーセットを運ぶように形成される。
【００１０】
別の実施形態では、ローカル相互連結ラインの第一の群は、ローカル相互連結ラインの第二の群に直交して延びる。
【００１１】
別の実施形態では、第一の相互連結ルーティングチャネルは、第二の相互連結ルーティングチャネルより長い距離を延びる。
【００１２】
別の実施形態では、第一の相互連結ルーティングチャネルは、二つのサブアレイブロックの間に配置され、二つのサブアレイブロックのそれぞれにおける第二の相互連結ルーティングチャネルは、対応する二つの下流レベルサブアレイブロックの間に配置される。
【００１３】
別の実施形態では、各下流レベルサブアレイブロックは、それぞれがあらかじま指定された数の行および列に沿って配置された複数のメモリセルを有する複数のメモリセルアレイブロックを含む。各下流レベルサブアレイブロックにおける第一および第二の隣接するメモリセルアレイブロックは、データを第一および第二の隣接するメモリセルアレイブロックの一方または両方における複数のメモリセルの選択された一つにまたはその選択された一つから選択的に転送するように構成されたデータ転送ブロックに結合される。
【００１４】
別の実施形態では、各下流レベルサブアレイブロックは、対応するメモリセルアレイブロックを超えて（ｏｖｅｒ）延びる複数のデータラインをさらに含み、このデータラインは、メモリアクセス動作において、データがデータラインと第一および第二のメモリセルアレイブロックの一方または両方との間にデータ転送ブロックを介して転送されるようにデータ転送ブロックに結合される。
【００１５】
別の実施形態では、データ転送ブロックは、複数のセンスアンプと、第一および第二の隣接するメモリセルアレイブロックの一方または両方における複数のメモリセルのうちから選択された一つからのデータを複数のセンスアンプに選択的に転送するように形成された列マルチプレクサを含む。上記複数のセンスアンプは、列マルチプレクサとデータラインとの間に結合される。
【００１６】
本発明の別の実施形態では、複数のメモリセルを有する半導体メモリを形成する方法は、以下の工程（ａｃｔ）を包含する。第一のアレイブロックが形成される。このアレイブロックは、ローカル相互連結ラインの第一の群が延びる第一の相互連結ルーティングチャネルによって分離された少なくとも二つの第一下流レベル（１ＬＬ）ブロックを含む。少なくとも二つの第二下流レベル（２ＬＬ）ブロックが上記少なくとも二つの１ＬＬブロックのそれぞれにおいて形成される。二つの２ＬＬブロックは、ローカル相互連結ラインの第二の群が相互連結ラインの上記第一の群に直交して延びる第二の相互連結ルーティングチャネルによって分離される。少なくとも二つの第三の下流レベル（３ＬＬ）ブロックが少なくとも二つの２ＬＬブロックのそれぞれ内に形成される。上記二つの３ＬＬブロックは、ローカル相互連結ラインの第三の群が相互連結ラインの上記第二の群に直交して延びる第三の相互連結ルーティングチャネルによって分離される。ローカル相互連結ラインの上記第一の群は、複数のメモリセルの一つ以上にアクセスするための入力情報を運ぶように形成される。ローカル相互連結ラインの第二の群は、入力情報のサブセットＳ１を運ぶように形成される。ローカル相互連結ラインの第三の群は、入力情報のサブセットＳ１のサブセットＳ２を運ぶように形成される。
【００１７】
別の実施形態では、上記方法は、第一の上流レベルアレイブロックを形成する工程をさらに包含する。上記第一の上流レベルブロックは、少なくとも上記第一のアレイブロックと、第二のアレイブロックとを含む。第二のアレイブロックは、上記第一のアレイブロックと実質的に同様である。上記第一および第二のアレイブロックは、ローカル相互連結ラインの第四の群がローカル相互連結ラインの第三の群に直交して延びる第四の相互連結ルーティングチャネルによって分離される。ローカル相互連結ラインの第四の群は、上記入力情報のスーパーセットを運ぶように形成される。
【００１８】
別の実施形態では、上記方法は、複数のメモリセルブロックを上記少なくとも二つの３ＬＬブロックのそれぞれに形成する工程をさらに包含する。各メモリセルアレイブロックは、予め指定された数の行および列に沿って配置された複数のメモリセルを有する。少なくとも二つの３ＬＬブロックのそれぞれにおける第一および第二の隣接するメモリセルアレイブロックは、データを第一および第二の隣接するメモリセルアレイブロックの一方または両方における複数のメモリセルのうちの選択された一つにまたはその選択された一つから選択的に転送するように形成されたデータ転送ブロックに結合される。
【００１９】
本発明のさらに別の実施形態によると、半導体メモリセルを形成する方法は、以下の工程（ａｃｔ）を包含する。それぞれが予め指定された数の行および列に沿って配置された複数のメモリセルを有する複数のメモリセルアレイブロックを有する第一のアレイブロックが形成される。第一の上流レベル１（ＨＬ１）ブロックが形成される。第一のＨＬ１ブロックは、少なくとも上記第一のアレイブロックと、第二のアレイブロックとを含む。第一および第二のアレイブロックは、実質的に同様である。第一および第二のアレイブロックは、ローカル相互連結ラインの第一の群が延びる第一の相互連結ルーティングチャネルによって分離される。第一の上流レベル２（ＨＬ２）ブロックが形成される。上記第一のＨＬ２は、少なくとも上記第一のＨＬ１ブロックと、第二のＨＬ２ブロックとを含む。上記第二のＨＬ２ブロックは、第一のＨＬ１ブロックと実質的に同様である。第一および第二のＨＬ１ブロックは、ローカル相互連結ラインの第二の群がローカル相互連結ラインの上記第一の群に直交して延びる第二の相互連結ルーティングチャネルによって分離される。第一の上流レベル３（ＨＬ３）ブロックが形成される。第一のＨＬ３は、少なくとも上記ＨＬ２ブロックと、第二のＨＬ２ブロックとを含む。上記第二のＨＬ２は、上記第一のＨＬ２ブロックと実質的に同様である。上記第一および第二ＨＬ２ブロックは、ローカル相互連結ラインの第三の群がローカル相互連結ラインの上記第二の群に直交して延びる第三の相互連結ルーティングチャネルによって分離される。ローカル相互連結ラインの上記第三の群は、上記複数のメモリセルの一つ以上にアクセスするための入力情報を運ぶように形成される。ローカル相互連結ラインの第二の群は、入力情報のサブセットＳ１を運ぶように形成される。ローカル相互連結ラインの上記第一の群は、上記入力情報のサブセットＳ１のサブセットＳ２を運ぶように形成される。
【００２０】
本発明のさらなる特徴および利点が、以下の本発明の詳細な説明、上掲の特許請求の範囲、および添付の図面からより十分に明らかになる。
【００２１】
（発明の詳細な説明）
図２Ａは、特に、本発明の実施形態に用いられる階層性のデコーディングを示すツリーとして概略的に図示されたメモリ２０を示している。この特定の例において、ツリーは、１６のメモリユニット（葉）をブロック２２内に有し、四つのレベルの枝分かれ（復号）を通して、ルートノード２５（４）および三つの付加的レベルの枝ノード２５（３）、２５（２）および２５（１）からアクセスされる。ブロック２２内のメモリユニットは、それぞれが一つ以上のメモリセルを含む、最も小さいアドレス可能なメモリブロックである。ルートノードが階層内で最も高い番号が付けられたレベルであると考え、より低いレベルは、連続的により低い番号を有し、最も低い枝分かれレベルでのノードは、レベル１と考えられることは都合が良い。しかしながら、逆の番号付けシステムも用いられ得、なんらかの目的のためにより自然であると思われ得る。
【００２２】
枝分かれは、各ノードにおいて２方向である。メモリアクセスの観点から、各ノードは、２方向の選択、すなわち、４ビットの入力アドレスのうちの単一のビットの分離を表す。このため、ノードは、アドレスデコーディングを表し、デコーダとして同程度によく参照され得る。ルートノード２５（４）で、第一のアドレスビットの分離は、ツリーの上半分または下半分にアクセスするかを決定する。同様に、第一のアドレスビットが分離されると、第二のアドレスビット（第二のレベルでの）の分離は、ツリーの選択された半分の４分の１の頂部または４分の１の底部にアクセスするかを決定する。同様に、第三のレベルでの第三のアドレスビットの分離は、ツリーの選択された４分の１の８分の１の頂部または８分の１の底部にアクセスするかを決定する。第四のレベルでの第四のアドレスビットの分離は、ツリーの選択された８分の１の頂部のメモリユニットまたは底部のメモリユニットにアクセスするかを決定する。
【００２３】
図２Ｂは、より接近して（しかしそれでも概略的に）、本発明の実施形態による設計を表すように図示されたメモリ２０を示している。同一の参照符号は、以下に記載される以外は図２Ａにおけるのと同様に用いられる。見られ得るように、ブロック２２のメモリユニットは、Ｈツリー内に設計され、メモリユニットに散在されたノード２５（１）、２５（２）、２５（３）、および２５（４）（デコーダ）を有している。図は、さらに、アドレスバスの分配を示している。特に、４ビットのアドレスバスは、ノード２５（４）にルーティングされ、３ビットのアドレスバスは、ノード２５（４）からノード２５（３）のそれぞれにルーティングされ、２ビットのアドレスバスは、ノード２５（３）のそれぞれから各対のノード２５（２）にルーティングされ、１ビットのアドレスバスは、ノード２５（２）のそれぞれから各対のノード２５（１）にルーティングされている。これは、概念上は、各ノードはそれに到達するアドレスビットの一つを用い、残りのアドレスビットをツリーの下方の次のレベルでのノードに通すと考えられ得る。ノード２５（１）は、選択信号をブロック２２のメモリユニットに提供する。
【００２４】
図２Ｂは、さらに、特定のメモリユニットの選択を示しており、２２＊が指定され、内側の第二の四角形によって示されている。この選択は、ノード２５（４）による連続するデコーディング、ノード２５（３）、２５（２）、および２５（１）の特定の一つ（２５（３）＊、２５（２）＊、および２５（１）＊が指定され、内側の第二の円により示されている）による続くデコーディングの結果として発生する。図２Ｂは、本発明の特徴を示しており、すなわち、全てのセルユニット２２は、実質的に同一の距離だけルートから離れており、このため、均一なメモリアクセス時間が、全てのセルユニットに対して達成される。
【００２５】
図３Ａおよび３Ｂは、それぞれ、メモリ４０のツリーおよび設計表示を示している。このメモリは、６４のメモリユニットが、３レベルの枝分かれ（デコーディング）を通して、ルートノード５５（３）および二つの付加レベルの枝ノード５５（２）および５５（１）からアクセスされたブロック５０内にある点、および各ノードでの枝分かれが２方向ではなく４方向である点で、メモリ１０と異なっている。このため、各ノードは、４方向の選択、すなわち、６ビットの入力アドレスのうちの２ビットの分離を表している。
【００２６】
簡単のため、参照符号は、図３Ｂのノードに対して用いられていないが、ルートノード５５（３）は、符号“３”を内側に有する円で表示され、四つの第二のレベルのノード５５（２）は、符号“２”を内側に有する円で表示され、いくつかの第一のレベルのノード５５（１）は、符号“１”を内側に有する円で表示されている。６ビットのアドレスバスが、ルートレベルノード（符号“３”で表示されている）にルーティングされている。二つのビットが、四つの四半分（破線の四角形によって表示されている）６０のうちどれが選択されることになるかを決定するために表示され、残りの四つのビットを含む４ビットのアドレスバスが、四つの第二のレベルのノード（各四半分の一つ）のそれぞれにルーティングされる。二つのビットが、各四半分内の四つのサブ四半分（上方右側の四半分内の破線の四角形によって表示されている）６５のうちのどれが選択されることになるかを決定するために表示され、２ビットのアドレスバスは、第一のレベルのノードのそれぞれにルーティングされている。第一のレベルのノードは、最後の二つのビットを四つのメモリユニットのうちのどれが選択されることになるかを決定するために表示する。
【００２７】
サブ四半分６５のそれぞれは、第一のレベルのノード（デコーダ）および結合された四つのメモリユニットを含み、メモリ４０が構築される基本ブロックと考えられ得る。この場合、四つのこのようなブロックは、四半分の一つを構成し、四つの四半分は、全体のアレイを構成する。このアーキテクチャは拡張縮小可能であると理解される。このため、全体のメモリとして示されるものは、他のこのようなメモリと結合されて、大きなメモリを構成し得る。逆に、ブロック５０において単一のメモリユニットとして示されるものは、それ自体、基本ブロック、四半分、または示されるような全体のアレイであり得る。
【００２８】
図２Ａおよび２Ｂに、および図３Ａおよび３Ｂに示される例は、簡単な例であることが理解される。実際の実施は、有意により大きいメモリユニットを含む。これは、ツリーをより深くするか、または、各レベルでの枝分かれを増大するかによって、またはその両方によって達成され得る。このようなメモリの例が、に図３Ｃ示されている。図３Ｃは、４方向の枝分かれを有するＨツリーを用いるメモリ７０の構造を示している。基本メモリユニットは、参照符号７２によって示されている。ブロック７４は、四つの基本メモリユニットを含み、ブロック７６は、１６の基本メモリユニットを含み、ブロック７８は、２５６の基本メモリユニットを含み、ブロック７９は、６５，５３６の基本メモリユニットを示している。基本メモリユニットが構成されると、全体のメモリがＨツリーまたは同様のツリー構成を用いて系統的に構成され得ることが理解され得る。
【００２９】
図２Ａ、２Ｂ、３Ａ、３Ｂ、および３Ｃは、各レベルでの同一方向の枝分かれを示しているが、枝分かれは、各レベルで同じである必要はない。実際、要求されるアドレスビットの数に依存して、各レベルで同じ程度の枝分かれを有することは不可能であり得る。
【００３０】
より一般的に、ツリーは、Ｍレベルの枝分かれ（デコーディング）を有し、ルートがＭ番目のレベルであると考えられ得る。所与のレベルｉは、ｍ（ｉ）方向の枝分かれを有すると考えられ得る。このため、メモリの基本ブロック（レベル１ブロック）は、ｍ（１）のメモリユニットを有し、レベル２のブロックは、ｍ（２）レベル１のブロックを含む。最も高いレベルでは、アレイは、ｍ（Ｍ）レベル（Ｍ−１）ブロックを含む。
【００３１】
図４は、本発明の一実施形態にしたがうメモリ８０に関する簡略化されたブロック図を示している。メモリ８０は、複数の実質的に同様のサブブロック（例えば、サブブロックＡ、Ｂ）を系統立った仕方で配置し相互連結することによって構成される。サブブロックＡは、メモリセルの予め設計された数の行および列を含む。サブブロックＡは、予め設計された数のメモリセルを選択するためのローカルバス８２−３からのデコーディングされたアドレス信号を受け取るために結合される。データの対応する数のビットがサブブロックＡ内の選択されたメモリセルに（書き込み動作で）、またはそのメモリセルから（読み出し動作で）データバス８２−１を介して転送される。
【００３２】
ローカルバス８２−３は、二つのサブブロックＡ、Ｂ間の相互連結ルーティングチャネル８２−４を通って垂直に延びるように示されている。ローカルバス８２−３は、バス８２−３の方向を同じように残しつつ、サブブロックＡ、Ｂいずれかまたは両方の外部上に形成された相互連結チャネルを通って二者択一的にルーティングされ得る。しかしながら、ある実施形態では、ルーティングチャネルをサブブロックＡ、Ｂ間に配置することにより、より最適な設計およびより良好なメモリ性能が得られることになる。サブブロックＢは、サブブロックＡの鏡像（垂直軸について）であり、復号されたアドレス信号をローカルバス８２−３から受け取り、データバス８２−２を介して、データ信号を提供し（読み込み動作で）、データ信号を受け取る（書き込み動作で）。代替として、サブブロックＢは、サブブロックＡの鏡像でなく、むしろサブブロックＡと同じ方向および同じ設計を有するサブブロックＡの複製である場合もある。しかしながら、ある実施形態では、サブブロックＢをサブブロックＡの鏡像として配置することにより、より最適な設計およびより良好なメモリ性能が得られ得る。
【００３３】
データバス８２−１および８２−２のビット長は、メモリ８０のＩＯバスおよび他の要素の要求されるビット長に依存する。例えば、メモリＩＯバスが３２ビット幅である（例えば、メモリ８０が３２ビットのプロセッサと通信する）場合、サブブロックＡは、サブブロックＡ、Ｂのうちの一つのみが各メモリアクセスで選択されると仮定して、３２ビットのデータをデータバス８２−１上に提供する。代替として、サブブロックＡおよびＢのそれぞれは、データの３２ビットのうちの１６ビットを、両方のサブブロックがメモリアクセス内で選択されるように提供された場合に、それぞれのデータバス上に提供し得る。サブブロックＡおよびＢの構造および動作およびそれらの異なる実施形態のいくつかが、図５を参照して以下により詳細に記載される。
【００３４】
図４では、サブブロックＡおよびＢおよびローカルバス８２−３は、第一のレベルのブロック８３−１を形成する。より大きい第二のレベルのブロック８５−１が、第一のレベルのブロック８３−１を複製してブロック８３−２を形成することによって形成される。複製ブロック８３−２は、第一のレベルのブロック８３−２の（水平軸についての）鏡像である。示されるように、複製ブロック８３−２および第一のレベルのブロック８３−１は分離されて、それらの間に相互連結ルーティングチャネル８４−４を形成する。ローカルバス８４−３は、ルーティングチャネル８４−４を通って水平方向の寸法に沿って延びるように示される。ローカルバス８４−３は、ブロック８３−１および８３−２に提供され、ブロック８３−１および８３−２から受信されるように、アドレス信号、デコーディングされたアドレス信号、およびデータ信号を運ぶ。ルーティングチャネル８４−４は、さらに、ブロック８３−１および８３−２のうちの一つを選択するために十分な数のアドレスビットを分離するデコーディング回路（図示しない）を含む。このため、第一レベルのブロック８３−１内のローカルバス８２−３は、ローカルバス８４−３が運ぶアドレスビットのサブセットを運び、ローカルバス８４−３に対して垂直である。
【００３５】
より大きい第三のレベルのブロック８７−１は、第二のレベルのブロック８５−１を複製して複製ブロック８５−２を形成することによって形成される。複製ブロック８５−２は、第二のレベルのブロック８５−１の（垂直軸についての）鏡像である。示されるように、複製ブロック８５−２および第二のレベルのブロック８５−１は分離されて、それらの間に相互連結ルーティングチャネル８６−４を形成する。ローカルバス８６−３は、ルーティングチャネル８６−４を通って垂直方向の寸法に沿って延びるように示される。ローカルバス８６−３は、ブロック８５−１および８５−２に提供され、またはブロック８５−１および８５−２から受け取られるように、アドレス信号、デコーディングされたアドレス信号、およびデータ信号を運ぶ。ルーティングチャネル８６−４は、さらに、ブロック８５−１および８５−２のうちの一つを選択するために十分な数のアドレスビット分離するデコーディング回路（図示せず）を含む。このため、ローカルバス８４−３は、ローカルバス８６−３が運ぶアドレスビットのサブセットを運び、ローカルバス８６−３に対して垂直である。
【００３６】
さらに大きい第四のレベルのブロック８９−１は、以前のブロックと同様の方法で、すなわち、第三のレベルのブロック８７−１複製してその鏡像複製ブロックを形成し、それらを分離してそれらの間に相互連結ルーティングチャネル８８−４を形成することによって形成される。このブロックは、先のブロック、すなわち、相互連結チャネル８８−４を通って水平に延び、データ信号、デコーディングされたアドレス信号、およびローカルバス８６−３によって運ばれるアドレスビットのスーパーセットを形成するアドレスビットを運ぶローカルバス８８−３の全ての特性を有する。相互連結チャネル８８−４は、さらに、ブロック８７−１および８７−２のうちの一つを選択するデコーディング回路（図示せず）を含む。
【００３７】
上記説明から見られ得るように、系統的なアプローチがメモリ８０を構成する際に用いられている。所与のサイズのサブブロックＡに対して、上記のようなブロック複製技術は、望みのメモリ密度を取得するために必要である時間が多いほど実行され得る。望みの密度およびメモリ性能（例えば、速度およびパワー）に基づき、メモリＩＯバスのビット長、および他の要素、特定のサイズのサブブロックＡが形成される。例えば、高密度メモリの場合、サブブロックＡは、レベルブロックの数を最小化するために、大きくされ得、このため、ルーティングオーバーヘッドを最小化する。また、緩衝技術が、レベルブロックを通ってより長い距離を移動する信号を緩衝するために用いられ得る。一実施形態において、アドレスデコーディング回路部が、必要に応じて相互接続ルーティングチャネルに沿って配置され、信号緩衝も提供し、これにより、速度およびダイのサイズを向上する。
【００３８】
この発明の別の特徴は、各レベルブロックは、各レベルで望みのアドレスデコーディング（例えば、４方向、１６方向等）に適応するより大きい数のサブブロックを含むように拡大され得る。例えば、第二レベルのブロック８５−１は、４方向デコーディングから８方向デコーディングに、そのサブブロック８３−１および８３−２のそれぞれを一度に複製することによって拡大され得る。適切なアドレスデコーディングは、拡張を適応させるために適切なレベルブロックに提供される必要がある。各レベルブロックは、他のレベルブロックと独立して拡張され得る。しかしながら、拡張に関する制限は、各レベルブロックがそのローカルバスに平行な寸法に沿ってのみ拡張され得ることである。第二レベルのブロック８５−１を拡張する上記例において、サブブロック８３−１、８３−２の複製は、ローカルバス８４−３に平行な水平寸法に沿って配置される。１６方向デコーディングの例が図５に示され、以下に詳細に記載される。
【００３９】
図２Ｂおよび３Ｂに類似する図４において、ローカルバスは、より大きい数で、かつ、より広い相互接続ラインを根元、または、頂部レベルブロック（例えば、図４におけるローカルバス９０−３）を含み、デコード信号が落ち、アドレス信号がそれぞれのより低いレベルブロックに分解されるにしたがって数および幅を低減する。根元レベルでのより広い相互接続ラインが、より長い距離を延びる配線の抵抗を最小化するために、好ましい。より長いレベルブロックでは、より小さい距離に起因して、配線の幅が低減され得、このため、より精密にスペースをルーティングし、空間を節約する結果になる。
【００４０】
上記のように、メモリ８０は、最小のメモリブロックで開始して拡張するように、すなわち、それぞれのより高いレベルのブロックで複数のブロックを系統的に構築することによって構成され得る。代替として、メモリ８０は、トップレベルのブロックで開始してそれぞれのより低いレベルのブロックでの複数のサブブロックに分裂するように構成され得る。
【００４１】
図５は、より現実的なメモリ１６０の構造上の詳細、並びにメモリ１６０が構成される方法を示している。しかしながら、メモリ１６０は、この発明にしたがってメモリを構成する多くの可能な方法の一つの単なる例である。メモリ１６０は、各レベルで１６方向の分岐を有する４つのレベルのデコーディングを用いて構成される。すなわち、アドレスのビット長は、１６ビットであり、各レベルは、アドレスビットのうちの４つを分解する。１６のアドレスビットによりアドレス可能な最小量のメモリは、３２のセル（データビット）を含むブロック１２０として示されるメモリユニットである。このため、メモリ１６０の構成は、３２ビットごとに６４Ｋである。本発明は、３２ビットのアドレス可能なメモリユニットに制限されない。最小のアドレスユニットは、３２ビットのブロック１２０よりも小さく、例えば、１６ビットであってもよく、または、３２ビットのブロック１２０より大きく、例えば、６４ビットであってもよい。
【００４２】
図５において、各レベルのブロックにおいて繰り返されるサブブロックは、そのサブブロックおよび他の詳細を示すために拡大されている。メモリ１６０のサブブロックＧは、ブロック１５０として拡大され、ブロック１５０のサブブロックＥは、ブロック１４０として拡大され、ブロック１４０のサブブロックＡは、ブロック１３０として拡大され、ブロック１３０のアドレス可能なユニットは、行ブロック１２０として拡大され、行ブロック１２０におけるメモリセルの一つは、セルブロック１１０として拡大される。メモリ１６０の構成および動作は、セルブロック１１０で開始して記載される。
【００４３】
セルブロック１１０は、行ブロック１２０における全セルによって共用されるワードラインＷＬに結合された端末１１１を有するように概略的に示される単一のメモリセルである。セルブロック１１０は、ブロック１３０におけるセルの列に沿って延びるビットライン対Ｂｉｔおよび／Ｂｉｔのそれぞれに各々結合される二つのさらなる端末１１３および１１５を有する。セルブロック１１０は、揮発性メモリ（例えば、ＳＲＡＭセル、ＤＲＡＭセル）または不揮発性メモリ（例えば、ＲＯＭセル、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、フラッシュＥＰＲＯＭセル）等の任意の種類の半導体メモリセルを含み得る。セルブロック１１０は、いくつかの上記に識別されたメモリセルタイプにおいて（例えば、ＤＲＡＭおよびＳＲＡＭにおいて）共通して用いられる特定数の端末を有するように示されるが、そのように制限されることは意図されない。例えば、当業者は、端末１１３および端末１１３が結合されるビットライン／Ｂｉｔを除去するようにセルブロック１１０を変更し得、および列に沿って延びる消去ラインＥＬまたはフラッシュＥＰＲＯＭメモリセルを実行するためのワードラインへの接続用の端末に追加し得る。他の種類のメモリセルおよび構成が、当業者によって実行され得る。
【００４４】
行ブロック１２０は、３２のセルブロック１１０を有し、ブロック１３０のアレイセクション１３３における１６行の一つを形成する。ブロック１３０は、さらに、データ転送セクション１３１を含む。一実施形態において、セルの各列に対して一対となるように、３２対のパストランジスタ（図示せず）がセクション１３１内にある。パストランジスタの各対は、３２ビットライン対Ｂｉｔおよび／Ｂｉｔおよびデータバス１３５の一つの間のスイッチとして機能する。パストランジスタ対のゲートは、アレイセクション１３３における選択された行およびデータバス１３５間の３２ビットのデータの転送を制御するための制御ライン（図示せず）を形成するように共に接続され得る。代替として、パストランジスタ対のゲートは、アレイセクション１３３およびデータバス１３５間の３２より少ないビットのデータを転送するために、複数の制御ラインを形成するようにグループ化（すなわち、デコーディング）され得る。その場合、バス１３５は、図５に示される３２より少ないビット幅を有する。図５において、ビットラインは、垂直寸法に沿って延び、ワードラインおよびパストランジスタ制御ラインは、水平寸法に沿って延びる。
【００４５】
別の実施形態において、セクション１３１は、それぞれが一対のＢｉｔおよび／Ｂｉｔラインを受け取るように接続され、データバス１３５の３２のデータラインの一つを提供する３２のセンスアンプを含む。この実施形態において、ビットラインの事前選択は発生しない。別の実施形態において、セクション１３１は、列の選択およびセンシングを行うためにセンスアンプに結合された列マルチプレクサを含む。この実施形態において、選択された行における３２より少ないセルが、メモリアクセス動作において選択され得る。例えば、データバス１３５のビット長が１６ビットである場合、３２対のパストランジスタは、３２対のＢｉｔおよび／Ｂｉｔラインの１６を１６のセンスアンプの入力に選択的に結合する。このため、３２対のパストランジスタは、選択された行に沿うデータビットの半分のみが１６のセンスアンプに転送されるように、２から１への選択を行う。データの望みのビット長に依存して、メモリ密度、性能基準、および他の要素、および他の列の最大化およびセンシング構成が、当業者によって実行され得る。
【００４６】
次のレベルアップにおいて、ブロック１４０は、１６のサブブロックを含む。一実施形態において、１６のサブブロックのそれぞれは、ブロック１３に類似した構造を有する。サブブロックは、８のサブブロックそれぞれの２列に配置され、相互接続ルーティングチャネル１４３が二列のサブブロック間に形成される。「Ａ」とラベル付けされたサブブロックは、上記のブロック１３０に対応する。サブブロックＢは、サブブロックＡの（垂直軸についての）鏡像であり、サブブロックＣ、Ｄは、サブブロックＡ、Ｂそれぞれの（水平軸についての）鏡像である。サブブロックＡおよびＢまたはＣおよびＤは、互いの鏡像である必要がなく、同様に配向され得る。しかしながら、それらを鏡像構成に配置することによって、センスアンプ等のある種の回路は、それぞれに対して複製されるよりもむしろ、二つの隣接するサブブロックによって共用され得、これにより、サイズおよびパワー消費を低減する。
【００４７】
ルーティングチャネル１４３は、アドレス信号、デコーディングされたアドレス信号、制御信号を運ぶためのローカルバス１４１、および１６のサブブロックの一つ以上を選択するために十分な数のアドレスビット解読するためのデコーディング回路ブロック１４２を含む。デコーディング回路ブロック１４２の物理的な配置およびサイズは、図５に示されるものに制限されない。レイアウト、性能、および他の事由に依存して、デコーディング回路ブロック１４２は、ルーティングチャネル１４３の全体にわたって広げられ得る。１６のサブブロックにおける列マルチプレクサおよびワードラインに結合された制御ラインは、ブロック１４０の中央すなわち、ルーティングチャネル領域１４３から駆動される。３２ビットのデータバス１４５は、サブブロックの右の列を超えて延び、一以上の選択されたサブブロックにおける一つ以上の選択されたビットラインに電気的に結合され得る。別の３２ビットのデータバス１４６は、サブブロックの左の列を超えて延び、一つ以上の選択されたサブブロックにおける一つ以上の選択されたビットラインに電気的に結合され得る。
【００４８】
ブロック１４０のレイアウトの実行は、用いられるセル技術、特定のメモリ構成、設計目的および他の要素に依存して、複数のメタル層を要求する。以下は従来の複数層プロセスによって提供される異なる金属層（例えば、アルミニウムまたは銅）がブロック１４０の実行にいかに用いられ得るかの単なる例であり、本発明を制限することは意図されない。この例において、４層の金属層が用いられる。用いられるセル技術の要求に依存して、要求される電気的接続を形成するために第一の金属層が各メモリセル内に用いられ得る。第二の金属層は、各サブブロックにわたって垂直に延びるビットラインを形成するために用いられ得る。第三の金属層は、ワードラインを結びつけるために用いられ得る。すなわち、第三の金属層は、ワードラインドライバから最も離れた各ワードラインの少なくとも端部に電気的に接触させる。第四の金属層は、サブブロックの対応する列を超えて延びるデータバス１４５および１４６を形成するために用いられ得る。
【００４９】
随意の第五の金属層は、相互接続バス１４１がサブブロックの二つの列の部分を超えて拡張されることを許容するために用いられ得る。これは、ルーティングチャネル１４３の幅を低減することを助け、このため、ダイのサイズが倹約する結果となる。この技術（セルルーティングを超える）は、さらに、なんらさらなる金属層を要求することなく、対応するルーティングチャネルの幅を低減するために、一つ以上のより高いレベルのブロック１５０および１６０に用いられ得る。
【００５０】
ブロック１４０の動作が次に記載される。ブロック１４０における一つ以上のサブブロックは、各サブブロックの列マルチプレクサを駆動するデコーディングされた制御ラインを介して選択される。選択された一つ以上のサブブロック内で、１５の行の一つが、行デコーダ（図示せず）によって発生された行選択デコーディング信号を介して選択される。一つ以上の選択されたサブブロックのそれぞれにおいて選択された行に沿う３２のセルは、このため、対応するデータバス１４５および／または１４６に結合される。デコーディングされた制御ラインを発生する行デコーダおよびデコーディング回路は、ルーティングチャネル１４３またはより高いレベルのブロック１５０に配置され得る。
【００５１】
行デコーディングおよび制御ラインデコーディング間の多くのデコーディングの組み合わせが、望みの数のデータビットをブロック１４０から選択する際に可能である。例えば、ブロック１４０が６４データビットを提供する場合、サブブロックのそれぞれにおける一つの行が選択される行デコーディングは、１６のサブブロック（サブブロックの各列からのもの）の二つが選択される制御ラインデコーディングと組み合わせれ得る。代替として、ブロック１４０によって提供される６４ビットのうち、より少ないデータビット（例えば、３２ビット）がブロック１５０において、アドレス信号を正しくデコーディングすることよって、選択され得る。
【００５２】
以下は、いかにブロック１４０が望みのメモリ構成を取得するように構成され得るかの少ない例である。これら構成の実行に要求される、ワードラインおよび制御ラインのデコーディング回路は、上記説明における当業者に明白であり、このため、説明されない。
【００５３】
一例において、メモリ１６０は、６４ビットのＩＯバスを有し、このため、８方向のデコーディングがブロック１４０のために適切であり、その結果、ブロック１４０は、６４ビットのデータをデータバス１４５および１４７上に提供する。３２ビットのメモリＩＯバスの場合において、８方向のデコーディングが実行され得るが、さらなるデコーディング（例えば、より高いレベルのブロック１５０で実行される）がバス１４５および１４７上の６４ビットのデータの３２を選択するために要求される。代替として、３２ビットのメモリＩＯバスの場合、二つのデータバス１４５および１４６における対応するデータラインは、単一の３２ビットのデータバスを形成するために共に接続され得、１６方向のデコーディングが１６のサブブロックの一つのみがブロック１４０から選択されて実行され得る。３２ビット未満を有するメモリＩＯバス場合、各サブブロックの列マックス（ｍｕｘ）を駆動する制御ラインのデコーディングは、初期に記載されたように、ＩＯバスのビット幅と対応して３２未満のセルを選択するために実行され得る。代替として、サブブロックは、各行がＩＯバスのビット幅に対応して３２未満のセルを含むように再構成され得る。１６ビットのデータがデータバス１４５、１４６のそれぞれを介して送信されることになる実施形態において、選択されたサブブロック（例えば、サブブロックＡ）以内の選択された行上のすべての他のセルが、選択され得る。行における全ての他のセルのこのような選択は、結合効果および隣接するセルおよびビットライン間のクロストークを最小にする。
【００５４】
一実施形態において、全ての二つの垂直方向に隣接するサブブロックは、センスアンプの行を共用する。これは、ブロック１４０の一部がより詳細に示される図６においてより明瞭に示される。サブブロックＡおよびＣは、センスアンプ１４７の行を共用し、各センスアンプは、サブブロックＡにおける一対のＢｉｔおよび／Ｂｉｔラインに列マックス１４８を介して、およびサブブロックＣにおける一対のＢｉｔおよび／Ｂｉｔラインに列マックス１４９を介して接続可能である。各センスアンプの出力は、データバス１４６のデータラインの一つに結合される。読み出し動作において、列マックス１４８および１４９は、二つのサブブロックＡ、Ｃのうちの一つにおけるビットラインをセクション１４７におけるセンスアンプの入力に選択的に結合するように機能する。
【００５５】
他の実施形態において、図５のブロック１４０は、サブブロックＡおよびＢのみを含み、その結果、ブロック１４０全体が一つのみの行のデータ転送ブロック１３１を有する。これは、データ転送ブロックの複数の行を削除することによって、ダイのサイズを向上させる。この実施形態において、セルのより大きい数の行および列が、各サブブロックにおいて用いられ得る。
【００５６】
ブロック１４０（Ｅともラベル付けされる）は、次のより高いレベルのブロックを構成する際にサブブロックとして用いられる。１６のこのようなサブブロックが二つの行に沿って配置され、その結果、相互接続ルーティングチャネル１５３が二つの行の間に形成される。トップの行（例えば、サブブロックＦ）におけるサブブロックのそれぞれは、底の行（例えば、サブブロックＥ）における対応するサブブロックの鏡像である。ローカルバス１５１は、水平方向の寸法に沿うルーティングチャネル１５３を介して延びるように示される。ローカルバス１５１は、アドレス信号、デコーディングされたアドレス信号、およびデータ信号を運ぶための相互接続ラインを含む。ルーティングチャネル１５３は、さらに、１６のサブブロックの一つ以上を選択するために十分な数のアドレスビットを分解するデコーディングチャネル（図示せず）を含む。このため、ローカルバス１５１は、サブブロックのそれぞれにおけるローカルバス１４１が運ぶアドレスビットのスーパーセットを運ぶ。また、ローカルバス１５１は、示されるように、ローカルバス１４１に直交して延びる。
【００５７】
センスアンプがブロック１４０における二つの垂直方向に隣接するサブブロックによって共用される実施形態（例えば、図６のように）において、ブロック１５０における１６のサブブロックのそれぞれのデータバス１４５、１４６のそれぞれにおける対応するデータラインは、ルーティングチャネル１５３を通じて延びる６４ビット幅のデータバスをこれにより形成するように共に接続される。この実施形態において、読み出し動作において、データバス１４５、１４６の１６セットの一つのみが（例えば、対応するセンスアンプまたは他のドライバー回路によって）駆動され、データバス１４５、１４６の他の１５セットは、駆動されないままである（例えば、センスアンプまたは対応するデータバスを駆動する他の回路は、三重状態（ｔｒｉｓｔａｔｅ）のままである。一つ以上のアドレスビットは、６４ビット幅のデータバスを、望みのメモリデータＩ／Ｏビット長に依存して３２ビット、１６ビット、またはそれ未満より下にデコーディングするために用いられ得る。６４ビット幅のデータバスをデコーディングするためのデコーダ回路が、ルーティングチャネル１５３またはより高いレベルのブロック１６０のルーティングチャネル１６３に部分的または全体的に配置され得る。
【００５８】
センスアンプがブロック１４０において用いられない一実施形態において、セルデータを、各サブブロックのデータバス１４５および１４６を介して受け取るために結合されるセンスアンプ（図示せず）のセットは、ルーティングチャネル１５３に配置される。各センスアンプは、ビットラインＢｉｔおよび／Ｂｉｔ上の信号に対応する一対の信号を受け取り、増幅されたデータ信号を提供する。センスアンプまたはそれらの出力は、メモリ構成および設計目的に依存する任意の数の方法でデコーディングされ得る。データ・イン緩衝回路のセットが、メモリセルへのプログらミングデータの転送に適応するセンスアンプに対して類似の方法でルーティングチャネル１５３に組み込まれ得る。
【００５９】
ブロック１５０（Ｇともラベル付けされる）は、次のより高いレベルのブロック（全メモリ）１６０を構成する際にサブブロックとして用いられる。１６のこのようなサブブロックは、互接続ルーティングチャネル１６３が二つの列の間に形成されるように、二つの列に沿って配置される。ローカルバス１６１は、ルーティングチャネル１６１を通じて垂直方向の寸法に沿って延びるように示される。左の列におけるサブブロック（例えば、サブブロックＨ）のそれぞれは、右の列における対応するサブブロック（例えば、サブブロックＧ）の鏡像である。ローカルバス１６１は、アドレス信号、デコーディングされたアドレス信号、およびデータ信号を運ぶための相互接続ラインを含む。相互接続チャネル１６３は、さらに、１６のサブブロックの一つ以上を選択するために十分な数のアドレスビットを分解するためのデコーディング回路（図示せず）を含む。このため、ローカルバス１６１は、サブブロックアレイにおける各ローカルバス１５１が運ぶアドレスビットのスーパーセットを運ぶ。また、ローカルバス１６１は、示されるように、ローカルバス１５１に対して垂直に延びる。
【００６０】
見られ得るように、ブロック１５０および１６０を対応するサブブロックから構成することは、図４に示される異なるレベルのブロックを構成することに実質的に類似する。
【００６１】
ブロック１６０、１５０、および１４０のそれぞれは、１６のサブブロックを有するように示されているが、各ブロックレベルでのアドレスデコーディングは、異なり得ることに留意のこと。例えば、ブロックレベル１４０で８方向のアドレスデコーディング行い、ブロックレベル１５０で１６方向のデコーディングを行うことは、利点であり得る。また、異なるブロックレベルは、異なる数のサブブロックおよびこれにより異なるアドレスでコーディングを含み得る。さらに、３種類の信号、すなわち、アドレス信号、データ・イン信号、およびデータ・アウト信号は、互いに別々にデコーディングされ得る。例えば、アドレス信号の１６方向のデコーディングは、最低レベルのブロックにおける一つ以上のサブブロックを選択する際に各ブロックレベルで実行され得る：８方向および１６方向のデコーディングの組み合わせが、データアウト信号を、最低レベルのブロックにおけるサブブロックの選択された一つ以上からブロックレベル１６０に上方に操縦する際に各ブロックのレベルで実行され得る。８方向および１６方向のデコーディングの別の組み合わせが、データ・イン信号を、最低レベルのブロックにおけるサブブロックの選択された一つ以上に下方に操縦する際に各ブロックのレベルで実行され得る。
【００６２】
アドレス、データ、および制御パッドは、メモリ１６０の周りに配置され、バス１６１における対応する相互接続ラインにルーティングチャンネル１６３の上部または底部を通じて接続され得る。独立型のメモリデバイスがこれにより構成される。代替として、メモリ１６０は、より大きいシステムにおいて具体化され、システム内の他のブロックと通信するためにルーティングチャネル１６３を介して相互接続され得る。
【００６３】
本発明のより高度に分割されたアレイ構成のため、全メモリセルアレイブロック（例えば、図５のブロック１３０）におけるビットラインおよびワードラインは、従来のアプローチを用いる場合よりもずっと短い長さを有することに留意のこと。これは、従来の高速度メモリデバイスよりも実質的に早い読み出しおよび書き込みアクセスタイムを達成することを助ける。また、任意のメモリアクセスにおいて、ブロック１３０に類似する一つのみ（またはごく少数）のメモリセルアレイブロック（単数または複数）が活性化されるので、実質的な電力節減が達成される。さらに、各ブロック１３０の実質的に小さいアレイサイズため、実質的に小さいドライバが、速度を妥協することなく、読み出しおよび書き込みパスに用いられ得、これにより、全体の電力消費をさらに低減する。
【００６４】
本発明のメモリ構成の重要な特徴は、例えば図５において、トップレベルのブロック１６０にあるすべてのセルアレイブロック１３０が、ルーティングチャネル１６３の中心から物理的にほぼ同じ距離だけ（ルーティングという観点では）離れていることである。これにより、選択されたセルアレイブロックの位置にかかわらず実質的に均一なアクセス時間となる。このことは、いずれの密度のメモリにもあてはまる。
【００６５】
本発明の別の実施形態において、メモリ１６０は、メモリアクセスにおいて、同じ選択されたブロック１４０から一つ以上の下位ブロック１３０を選択するよりもむしろ、一つ以上の下位ブロック１３０が、二つ以上の選択された下位ブロック１４０から選択されるように、構成される。ブロック１６０にある１６個の下位ブロックが、四分割される（すなわち、右上部、左上部、右下部、および、左下部）一実施形態において、アドレス復号化は、一つの下位ブロック１３０が、ブロック１６０の四つの四半部分のうちの各々から選択されるように各ブロックレベルにおいて実施される。従って、メモリ動作において、全てのデータビットが同じ下位ブロック１３０から取り出されるか、または、同じ下位ブロック１３０へ転送される代わりに、データビットの四分の一が、四つのサブブロック１３０の各々から、または、四つのサブブロック１３０の各々へ転送される。このように実施することにより、データパスがより短くなり、かつ、レイアウトがより簡単に解決される。従って、メモリアクセス時間がより速くなる。このように実施することにより、大きなＩ／Ｏデータビット長さ（例えば、２５６ビット）を必要とするメモリアプリケーションにおいて特に有利である。
【００６６】
図５において、各レベルにおいて特定の復号化配置となるので（すなわち、１６通りの復号化）、トップレベルブロックからより低いレベルブロックへは、ルーティングチャネルの長さが減少することに留意されたい。例えば、ブロック１６０にあるルーティングチャネル１６３の長さは、ブロック１５０にあるルーティングチャネル１５３の長さよりも明らかに長い。これは、より高いレベルブロックでは正しくあり得るが、より低いレベルブロックではその反対が正しくなり得る。例えば、一実施形態において、ブロック１４０を同じままにして、ブロック１５０を下位ブロックＢおよびＥのみからなるように構築することが望ましくあり得る（すなわち、二つの方法の復号化が、ブロック１５０において実施される）。この構成では、より低いレベルブロック１４０のルーティングチャネル１４３が、より高いレベルブロック１５０のルーティングチャネル１５３よりも長くなる。
【００６７】
基礎メモリセルアレイブロック（例えば、下位ブロックＡ）のサイズが小さく、このような下位ブロックが体系的にグループ化されるので、高効率の冗長性スキームが実施され得る。第一のアプローチでは、冗長性は、所与のブロックに単に一つ以上の冗長なサブブロックを含むことによって、ブロックレベルの一つ以上で実施される。冗長なサブブロックは、ブロックレベルにおいて、他のいずれのサブブロックとも同一である。サブブロック（例えば、ブロック１４０のサブブロックＡ）において一つ以上の欠陥セルを識別すると、冗長な下位ブロックが、下位ブロックを欠陥セルと置き換えるために用いられ得る。あるいは、冗長な下位ブロックの行および／または列は、一つ以上の行または列が、冗長な下位ブロックから選択され、欠陥セルを有する対応の一つ以上の行および／または列と置き換え得るように復号化され得る。
【００６８】
第二のアプローチでは、セルの冗長な行および／または列は、ブロック１４０にある下位ブロック（例えば、下位ブロックＡ）の一つに含まれ得る。その結果、ブロック１４０のいずれの欠陥セルも局所的に冗長な行および／または列で置き換えられ得る。あるいは、セルの冗長な行および／または列は、ブロック１４０の各下位ブロックに含まれ得る。その結果、下位ブロックの欠陥行および／または列は、同じ下位ブロックからの冗長な行および／または列で置き換えられ得る。
【００６９】
第一の冗長性アプローチによると、第二のアプローチよりもダイの大きさについては不利益がより小さいが、欠陥セルと置き換える際に無駄になる可能性がある冗長なセルの数という点では第二のアプローチよりも非効率となる。どちらのアプローチにおいても、従来のメモリに比べて、無駄になる冗長なセルがはるかに少ない。冗長性を実施するために必要な回路は、異なるブロックレベル中のルーティングチャネルに配置され得る。
【００７０】
別の実施形態において、冗長性は、より高いレベルブロック（例えば、ブロック１６０）で実施され得る。タイプ１３０または１４０（図５）のいくつかのブロックが、冗長なブロックとして用いられ得、かつ、対応するルーティングチャネル（例えば、ルーティングチャネル１６３）内または対応するブロックの境界上でより高いレベル（例えば、レベル１６０）に位置され得る。このような冗長なブロックは、冗長なブロックに対してデータの書き込みおよび読み出しができるように、さらなる論理回路（例えば、欠陥のブロックのアドレスを格納するアドレスマッチングレジスタ）を必要とし得る。この技術の有利な点は、第一のおよび第二の剰余のアプローチで説明されたような、冗長なブロックの重複に関連するダイの大きさについての不利益がなくなることである。さらに、剰余のメモリブロック（例えば、ブロック１３０）の大きさが小さいために、より多くの数（例えば、１６、３２、またはこれより大きい）のこのような剰余のブロックが用いられ得る。従って、多くの数の欠陥セルをカバーする冗長性を提供すると同時にダイ面積の消費量が少ない。一実施形態において、冗長なブロックは、センス増幅器およびマルチプレクサ回路を含む。従って、欠陥セルに加えて、欠陥のあるセンス増幅器および列マルチプレクサを置き換えることが可能である。
【００７１】
結論として、本発明のメモリ構成によって、メモリアレイを多くの小さなメモリアレイに効率的かつ体系的に分割可能である。これにより、ワードラインおよびビットライン長を実質的に減少するのに役立つ。このことは、従って、より小さなドライバが必要である。小さなワードライン／ビットライン長さ、および、小さなドライバの組み合わせは、本発明の他の特徴と同様に、高スピードおよび低パワーを達成するのに役立つ。予め定義されたツリー構成（例えば、Ｈツリー）を用いることによって、すべての基本的なメモリアレイブロックがルート（例えば、メモリの中央）から同じ距離だけ離れて配置される。従って、メモリ全体で比較的均一なアドレスアクセス時間が達成される。より大きな数のメモリアレイに区分けすることにより、より効率的に冗長性を実施することが可能となる。予め定義されたツリー配置（例えば、Ｈツリー）を用いてメモリを体系的に構築することによって、比較的最低限のスピードおよび電力低下で、メモリをより高密度またはより低密度にスケーリングすることが可能である。本発明のメモリ構成は、メモリのタイプに依存せず、いずれのタイプの半導体メモリを実施するために改変され得る。
【００７２】
上記の記述は、例示的であり、限定的ではない。例えば、本発明は、ＩＯピンを有するメモリ構成に限定されず、当該分野で周知である、別々のデータ−インおよびデータ−アウト、ならびに、対応する回路を有するように改変され得る。従って、本発明の範囲は、上記を参照して決定されるのではなく、その代りに添付の特許請求の範囲およびその均等物の全範囲を参照して決定されるべきである。
【図面の簡単な説明】
【図１Ａ】
図１Ａは、従来のメモリ構成を示している。
【図１Ｂ】
図１Ｂは、従来のメモリ構成を示している。
【図２Ａ】
図２Ａは、本発明の一実施形態による２方向の枝分かれ（復号）を有するツリーとして概略的に図示された例示のメモリアレイを示している。
【図２Ｂ】
図２Ｂは、本発明の一実施形態による図２Ａのツリーの簡略化された設計図を示している。
【図３Ａ】
図３Ａは、本発明の別の実施形態による４方向の枝分かれ（復号）ツリーとして概略的に図示された例示のメモリアレイを示している。
【図３Ｂ】
図３Ｂは、本発明の一実施形態による図３Ａのツリーの簡略化された設計図を示している。
【図３Ｃ】
図３Ｃは、４方向の枝分かれ（復号）を有するＨツリーを用いたより大きいメモリの例示の設計図を示している。
【図４】
図４は、本発明の一実施形態によるメモリための簡略化された平面図のブロック図を示している。
【図５】
図５は、本発明の一実施形態により、メモリの構造上の詳細およびメモリが構成される方法を示している。
【図６】
図６は、本発明の一実施形態による図５のブロック１４０の部分の詳細を示している。

Claims (62)

  1. 少なくとも二つの下位アレイブロックおよび第一の相互接続ルーティングチャネルを有する第一のアレイブロックであって、局所的な相互接続ラインの第一のグループが該第一の相互接続ルーティングチャネルを通って延長し、該二つの下位アレイブロックの各々は、少なくとも二つのより低レベル下位アレイブロックおよび第二の相互接続ルーティングチャネルを含み、局所的な相互接続ラインの第二のグループが該第二の相互接続ルーティングチャネルを通って延長し、該局所的な相互接続ラインの第一のグループは、データを格納するか、または、データを取り出すメモリの位置にアクセスするために入力情報を伝送するように構成され、該局所的な相互接続ラインの該第二のグループは、該入力情報の下位集合を伝送するように構成されている、第一のアレイブロックを含む半導体メモリ。
  2. 第一のより高いレベルアレイブロックをさらに含み、該第一のより高いレベルアレイブロックは、
    少なくとも第二のアレイブロックおよび前記第一のアレイブロックであって、該第二のアレイブロックは、該第一のアレイブロックに実質的に類似する、少なくとも第二のアレイブロックおよび該第一のアレイブロックと、
    第三の相互接続ルーティングチャネルであって、局所的な相互接続ラインの第三のグループが、該第三の相互接続ルーティングチャネルを通って延長し、該局所的な相互接続ラインの第三のグループは、前記入力情報の上位集合を伝送するように構成されている、第三の相互接続ルーティングチャネルと
    をさらに含む、請求項１に記載のメモリ。
  3. 前記局所的な相互接続ラインの第一のグループは、前記局所的な相互接続ラインの第二のグループと直交して延長する、請求項１に記載のメモリ。
  4. 前記第一の相互接続ルーティングチャネルは、前記第二の相互接続ルーティングチャネルよりも長い距離を延長する、請求項１に記載のメモリ。
  5. 前記少なくとも二つの下位アレイブロックのうち一つを選択するために十分なアドレスビットを決定するように構成された第一の復号化回路と、該少なくとも二つの下位アレイブロックからの該選択された一つにある前記少なくとも二つのより低いレベル下位アレイブロックの一つを選択するために十分な該アドレスビットに残存する下位集合を決定するように構成された第二の復号化回路とをさらに含み、該少なくとも二つのより低いレベル下位アレイブロックの該選択された一つは、該アドレスビットに対応するメモリ位置を含む、請求項１に記載のメモリ。
  6. 局所的な相互接続ラインの前記第一のグループは、少なくとも前記アドレスビットを伝送するように構成され、かつ、局所的な相互接続ラインの前記第二のグループは、少なくとも前記アドレスビットに残存する下位集合および前記第一の復号化回路によって提供される一つ以上の復号化された信号を伝送するように構成された、請求項５に記載のメモリ。
  7. 前記第一の相互接続ルーティングチャネルは、前記第一の復号化回路を含み、
    前記二つの下位アレイブロックの各々にある前記第二の相互接続ルーティングチャネルは、前記対応する第二の復号化回路を含む、請求項５に記載のメモリ。
  8. 前記第一の相互接続ルーティングチャネルは、前記二つの下位アレイブロックの各々に対する前記第一の復号化回路および前記第二の復号化回路の一部または全てを含む、請求項５に記載のメモリ。
  9. 前記第一の相互接続ルーティングチャネルは、前記二つの下位アレイブロックの間に位置され、
    該二つの下位アレイブロックの各々にある前記第二の相互接続ルーティングチャネルは、前記対応する二つのより低いレベル下位アレイブロックの間に位置される、請求項１に記載のメモリ。
  10. 局所的な相互接続ラインの前記第一のグループは、局所的な相互接続ラインの該第一のグループにある多くの該相互接続ラインが、前記二つの下位アレイブロックの各々の一部の上をルーティングされるように金属層からなる、請求項９に記載のメモリ。
  11. 前記二つの下位アレイブロックの各々にある局所的な相互接続ラインの前記第二のグループは、局所的な相互接続ラインの該第二のグループのうちの多くの該相互接続ラインが、前記対応する二つのより低いレベル下位アレイブロックの各々の一部を通ってルーティングされるような金属層に基づく、請求項９に記載のメモリ。
  12. 各より低いレベル下位アレイブロックは、複数のメモリセルアレイブロックを含み、各メモリセルアレイブロックは、予め指定された数の行および列に沿って配列された複数のメモリセルを有し、
    第一および第二の隣接したメモリセルアレイブロックは、該第一および第二の隣接したメモリセルアレイブロックの一つまたは両方にある該複数のメモリセルのうち選択されたメモリセルへ、または、選択されたメモリセルから選択的に転送するように構成されたデータ転送ブロックに結合された、請求項１に記載のメモリ。
  13. 各より低いレベル下位アレイブロックは、前記対応するメモリセルアレイブロックの上で延長する複数のデータラインをさらに含み、該データラインは、メモリアクセス動作において、データが、該データ伝達ブロックを介して該データラインと該第一および第二のメモリセルアレイブロックの一つまたは両方との間を転送されるように該データ転送ブロックに結合されている、請求項１２に記載のメモリ。
  14. 前記データ転送ブロックは、
    複数のセンス増幅器と、
    前記第一および第二の隣接したメモリセルアレイブロックの一つまたは両方にある前記複数のメモリセルから選択されたメモリセルからのデータを該複数のセンス増幅器へ選択的に伝達するように構成された列マルチプレクサと
    を含み、該複数のセンス増幅器は、該列マルチプレクサと該データラインとの間に結合された、請求項１３に記載のメモリ。
  15. 各より低いレベル下位アレイブロックにあるどの二つの隣接したメモリセルアレイブロックも、鏡像の様態で構成される、請求項１２に記載のメモリ。
  16. 各より低いレベル下位アレイブロックは、少なくとも一つの冗長なメモリセルアレイブロックを含む、請求項１２に記載のメモリ。
  17. 前記少なくとも一つの冗長なメモリセルアレイブロックは、一つ以上の欠陥セルを有するより低いレベル下位アレイブロックのメモリセルアレイブロックが、該対応する冗長なメモリセルアレイブロックで置き換えられ得るように構成される、請求項１６に記載のメモリ。
  18. 前記少なくとも一つの冗長なメモリセルアレイブロックは、より低いレベル下位アレイブロックのメモリセルアレイブロックにある欠陥の行および列が、前記対応する冗長なセルアレイブロックの行または列で置き換えられ得るように構成される、請求項１６に記載のメモリ。
  19. 各前記より低いレベル下位アレイブロックにある前記メモリセルアレイブロックの少なくとも一つは、セルの一つ以上の冗長な行および／または列を含む、請求項１２に記載のメモリ。
  20. 前記メモリセルアレイブロックの前記少なくとも一つにある前記セルの一つ以上の冗長な行および／または列は、より低いレベル下位アレイブロックの該メモリセルアレイブロックのうちいずれか一つにあるセルの欠陥の行または列が、該メモリセルアレイブロックの該対応する少なくとも一つの冗長な行または列で置き換えられ得るように構成される、請求項１９に記載のメモリ。
  21. 前記より低いレベル下位アレイブロックの各々にある前記メモリセルアレイブロックの各々は、セルの一つ以上の冗長な行および／または列を含み、
    各メモリセルアレイブロックにある該セルの一つ以上の冗長な行および／または列は、より低いレベル下位アレイブロックの第一のメモリセルアレイブロックにあるセルの欠陥の行または列が、該第一のメモリセルアレイブロックの冗長な行または列で置き換えられ得るように構成され得る、請求項１２に記載のメモリ。
  22. 前記第一の相互接続ルーティングチャネル、または、前記第二の相互接続ルーティングチャネルの各々は、メモリセルの少なくとも一つの冗長なブロックを含み、
    メモリセルの各冗長なブロックは、前記複数のメモリセルアレイブロックのいずれかにある一つ以上の欠陥のメモリセルが、メモリセルの該少なくとも一つの冗長なブロックにある一つ以上のメモリセルで置き換えられ得るように構成される、請求項１２に記載のメモリ。
  23. 各より低いレベル下位アレイブロックは、予め指定された数の行および列に沿って配列された複数のメモリセルを含み、
    各行に沿う各セルは、共に結合された一つ以上の端子を有して、セルの該対応する行に沿って延長するワードラインを形成し、
    各列に沿う各セルは、セルの該対応する列に沿って延長する一つ以上のビットラインに結合された一つ以上の他の端子を有する、請求項１に記載のメモリ。
  24. 各より低いレベル下位アレイブロックは、前記複数のメモリセルから選択されたメモリセルと複数のデータラインとの間でデータを選択的に伝達するように構成されたデータ伝達ブロックを含む、請求項２３に記載のメモリ。
  25. 各データ伝達ブロックは、前記対応するより低いレベル下位ブロックにある前記複数のメモリセルと前記複数のデータラインとの間に結合された複数のセンス増幅器を含み、該センス増幅器は、該複数のメモリセルのうち前記選択されたメモリセルから受信された信号を増幅し、そして、該データライン上の該増幅された信号を提供する、請求項２４に記載のメモリ。
  26. 各データ伝送ブロックは、前記対応するより低いレベル下位ブロックにあるセルの前記複数の列を前記対応する複数のセンス増幅器に選択的に結合するように構成された列マルチプレクサをさらに含む、請求項２５に記載のメモリ。
  27. 前記複数のメモリセルは、揮発性または不揮発性メモリセルである、請求項２３に記載のメモリ。
  28. 前記少なくとも二つの下位アレイブロックは、実質的に互いに類似し、かつ、前記少なくとも二つのより低いレベル下位アレイブロックは、実質的に互いに類似している、請求項１に記載のメモリ。
  29. 前記入力情報は、前記半導体メモリにあるメモリ位置にアクセスするためのアドレスビット情報を含む、請求項１に記載のメモリ。
  30. 各より低いレベル下位アレイブロックは、局所的な相互接続ラインの前記第二のグループに並行して延長する第一のサイド、および、局所的な相互接続ラインの前記第一のグループに並行して延長する第二のサイドを有し、
    各より低いレベル下位アレイブロックは、該第一のサイドに沿って復号化されたアドレス信号を受信し、かつ、該第二のサイドに沿ってデータを受信または送信するように結合された、請求項１に記載のメモリ。
  31. 前記二つの下位アレイブロックは、鏡像の様態で構築され、前記各下位アレイブロックにある二つのより低いレベル下位アレイブロックは、鏡像の様態で構築された、請求項１に記載のメモリ。
  32. メモリアクセス中に、前記少なくとも二つの下位アレイブロックから選択された下位アレイブロックにある前記少なくとも二つのより低いレベル下位アレイブロックから選択されたより低いレベル下位アレイブロックが、データを送信または受信するように構成された、請求項１に記載のメモリ。
  33. 局所的な相互接続ラインの各前記第一および第二のグループは、少なくともアドレス信号、復号化されたアドレス信号、および、データ信号を伝送するように構成された、請求項１に記載のメモリ。
  34. 前記二つの下位アレイブロックの各々において局所的な相互接続ラインの前記第一のグループは、局所的な相互接続ラインの前記第二のグループより多くの相互接続ラインを含む、請求項１に記載のメモリ。
  35. 前記第一の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインは、前記第二の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインよりも広い幅を有する、請求項１に記載のメモリ。
  36. 複数のメモリセルを有する半導体メモリであって、該メモリは、
    第一の相互接続ルーティングチャネルによって分離された少なくとも二つの第一のより低いレベル（１ＬＬ）ブロックを有する第一のアレイブロックであって、局所的な相互接続ラインの第一のグループが、該第一の相互接続ルーティングチャネルを通って延長し、該少なくとも二つの１ＬＬブロックの各々が、第二の相互接続ルーティングチャネルによって分離された少なくとも二つの第二のより低いレベル（２ＬＬ）ブロックを含み、局所的な相互接続ラインの第二のグループが、該第二の相互接続ルーティングチャネルを通って局所的な相互接続ラインの該第一のグループに直交して延長し、該少なくとも二つの２ＬＬブロックの各々が、第三の相互接続ルーティングチャネルによって分離された少なくとも２つの第三のより低いレベル（３ＬＬ）ブロックを含み、局所的な相互接続ラインの第三のグループが、該第三の相互接続ルーティングチャネルを通って、局所的な相互接続ラインの該第二のグループに直交して延長する、第一のアレイブロックを含み、
    局所的な相互接続ラインの該第一のグループは、該複数のメモリセルの一つ以上にアクセスするための入力情報を伝送するように構成され、局所的な相互接続ラインの該第二のグループは、該入力情報の下位集合Ｓ１を伝送するように構成され、局所的な相互接続ラインの該第三のグループは、該入力情報の該下位集合Ｓ１の下位集合Ｓ２を伝送するように構成された、半導体メモリ。
  37. 第一のより高いレベルアレイブロックをさらに含み、該第一のより高いレベルアレイブロックは、
    少なくとも第二のアレイブロックおよび前記第一のアレイブロックであって、該第二のアレイブロックは、実質的に該第一のアレイブロックに類似する、少なくとも第二のアレイブロックおよび該第一のアレイブロックと、
    該第一のアレイブロックと該第二のアレイブロックとの間の第四の相互接続ルーティングチャネルと、
    局所的な相互接続ラインの前記第三のグループに直交する前記第四の相互接続ルーティングチャネルを通って延長する局所的な相互接続ラインの第四のグループであって、前記入力情報の下位集合を伝送するように構成される、局所的な相互接続ラインの第四のグループと
    を含む、請求項３６に記載のメモリ。
  38. 前記第一の相互接続ルーティングチャネルは、前記第二の相互接続ルーティングチャネルより長い距離を延長し、該第二の相互接続ルーティングチャネルは、前記第三の相互接続ルーティングチャネルより長い距離を延長する、請求項３６に記載のメモリ。
  39. 前記少なくとも二つの３ＬＬブロックの各々は、複数のメモリセルアレイブロックを含み、
    各メモリセルアレイブロックは、予め指定された行および列の数に沿って配列された複数のメモリセルを有し、
    該少なくとも二つの３ＬＬブロックの各々にある第一および第二の隣接メモリセルアレイブロックは、該第一および第二の隣接したメモリセルアレイブロックの一つまたは両方にある該複数のメモリセルから選択されたメモリセルへまたは選択されたメモリセルからデータを選択的に伝達するように構成されたデータ伝達ブロックに結合される、請求項３６に記載のメモリ。
  40. 前記少なくとも二つの３ＬＬブロックの各々は、前記対応する複数のメモリセルアレイブロックの上で延長する複数のデータラインをさらに含み、
    該少なくとも二つの３ＬＬブロックの各々にある該複数のデータラインは、メモリアクセス動作中に、データが該データ伝達ブロックを介して該データラインと該第一および該第二のメモリセルアレイブロックの一つまたは両方の間を伝達されるように該対応するデータ伝達ブロックに結合される、請求項３９に記載のメモリ。
  41. 各データ伝達ブロックは、
    複数のセンス増幅器と、
    前記第一のメモリセルアレイブロックおよび前記第二のメモリセルアレイブロックのうち一つまたは両方にある前記複数のメモリセルのうち選択されたメモリセルからのデータを選択的に伝達するように構成された列マルチプレクサとを含み、
    該複数のセンス増幅器は、該列マルチプレクサと該データラインとの間に結合される、請求項４０に記載のメモリ。
  42. 前記少なくとも二つの３ＬＬブロックの各々にあるどの二つ隣接したメモリセルアレイブロックも、それぞれ鏡像の様態で構築される、請求項３９に記載のメモリ。
  43. 前記少なくとも二つの１ＬＬブロックの一つを選択するために十分なアドレスビットを決定するように構成された第一の復号化回路と、
    該少なくとも二つの１ＬＬブロックのうち前記選択された一つにある前記少なくとも二つの２ＬＬブロックのうち一つを選択するために十分な、該アドレスビットに残存する下位集合ＳＳ１を決定するように構成された第二の復号化回路と、
    該少なくとも二つの２ＬＬブロックのうちの該選択された一つにある該少なくとも二つの３ＬＬブロックのうちの一つを選択するために十分な、該アドレスビットに前記残存する下位集合ＳＳ１のうち残存する下位集合ＳＳ２を決定するように構成された第三の復号化回路と
    をさらに含む、請求項３６に記載のメモリ。
  44. 局所的な相互接続ラインの前記第一のグループは、少なくとも前記アドレスビットを伝送するように構成され、
    局所的な相互接続ラインの前記第二のグループは、該アドレスビットの少なくとも前記残存する下位集合ＳＳ１および前記第一の復号化回路によって提供された復号化信号を伝送するように構成され、
    局所的な相互接続ラインの前記第三のグループは、該アドレスビットの少なくとも前記残存する下位集合ＳＳ２および前記第二の復号化回路によって提供された復号化信号を伝送するように構成される、請求項４３に記載のメモリ。
  45. 前記複数のメモリセルは、揮発性、または、不揮発性メモリセルである、請求項３６に記載のメモリ。
  46. 前記少なくとも二つの１ＬＬブロックは、実質的に互いに類似し、
    前記少なくとも二つの２ＬＬブロックは、実質的に互いに類似し、
    前記少なくとも二つの３ＬＬブロックは、実質的に互いに類似する、請求項３６に記載のメモリ。
  47. 前記少なくとも二つの３ＬＬブロックの各々は、局所的な相互接続ラインの前記第三のグループに並行して延長する第一のサイド、および、局所的な相互接続ラインの前記第二のグループに並行して延長する第二のサイドを有し、
    該少なくとも二つの３ＬＬブロックの各々は、該第一のサイドに沿って復号化されたアドレス信号を受信するように、および、該第二のサイドに沿ってデータを受信し、かつ、送信するように結合された、請求項３６に記載のメモリ。
  48. メモリアクセスにおいて、前記少なくとも二つの１ＬＬブロックの各々からの前記少なくとも二つの２ＬＬブロックのうち選択された一つにある前記少なくとも二つの３ＬＬブロックのうち少なくとも一つは、データを同時に送信または受信するように選択される、請求項３６に記載のメモリ。
  49. メモリアクセスにおいて、前記少なくとも二つの１ＬＬブロックの各々から前記少なくとも二つの２ＬＬのうち選択された一つにある前記少なくとも二つの３ＬＬブロックのうち少なくとも一つは、データを同時に送信または受信するために選択される、請求項３６に記載のメモリ。
  50. 前記第一の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインは、前記第二の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインよりも広い幅を有し、
    前記第二の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインは、前記第三の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインよりも広い幅を有する、請求項３６に記載のメモリ。
  51. 複数のメモリセルを有する半導体メモリを形成する方法であって、
    第一の相互接続ルーティングチャネルによって分離された少なくとも二つの第一のより低いレベル（１ＬＬ）ブロックを有する第一のアレイブロックを形成する工程であって、局所的な相互接続ラインの第一のグループが、該第一の相互接続ルーティングチャネルを通って延長する、工程と、
    該少なくとも二つの１ＬＬブロックの各々にある少なくとも二つの第二のより低いレベル（２ＬＬ）ブロックを形成する工程であって、該二つの２ＬＬブロックは、第二の相互接続ルーティングチャネルによって分離され、局所的な相互接続ラインの第二のグループが、該相互接続ルーティングチャネルを通って相互接続ラインの該第一のグループに直交して延長する、工程と、
    該少なくとも二つの２ＬＬブロックの各々にある少なくとも二つの第三のより低いレベル（３ＬＬ）ブロックを形成する工程であって、該二つの３ＬＬブロックは、第三の相互接続ルーティングチャネルによって分離され、局所的な相互接続ラインの第三のグループが、該第三の相互接続ルーティングチャネルを通って相互接続ラインの該第二のグループに直交して延長する、工程とを包含し、
    局所的な相互接続ラインの該第一のグループは、該複数のメモリセルの一つ以上にアクセスするための入力情報を伝送するように構成され、局所的な相互接続ラインの該第二のグループは、該入力情報の下位集合Ｓ１を伝送するように構成され、局所的な相互接続ラインの該第三のグループは、該入力情報の該下位集合Ｓ１の下位集合Ｓ２を伝送するように構成される、半導体メモリを形成する方法。
  52. 第四の相互接続ルーティングチャネルによって分離された前記第一のアレイブロック、および、第二の実質的に類似したアレイブロックを少なくとも含む第一のより高いレベルアレイブロックを形成する工程であって、該局所的な相互接続ラインの第四のグループは、該第四の相互接続ルーティングチャネルを通って局所的な該相互接続ラインの第三のグループに直交して延長し、該局所的な相互接続ラインの第四のグループは、該入力情報の上位集合を伝送するように構成される、工程をさらに包含する、請求項５１に記載の方法。
  53. 前記少なくとも二つの３ＬＬブロックの各々にある複数のメモリセルアレイブロックを形成する工程であって、各メモリセルアレイブロックは、予め指定された数の行および列に沿って配列された複数のメモリセルを有する、工程と、
    該少なくとも二つの３ＬＬブロックの各々にある第一および第二の隣接したメモリセルアレイブロックを、該第一および該第二メモリセルアレイブロックの一つまたは両方にある該複数のメモリセルのうち選択されたメモリセルへまたは選択されたメモリセルからデータを選択的に伝達するように構成されたデータ伝達ブロックに結合する工程と
    をさらに包含する、請求項５１に記載の方法。
  54. 前記データ伝達ブロック中に複数のセンス増幅器を配置する工程と、
    該データ伝達ブロックにある列マルチプレクサを配置する工程であって、該列マルチプレクサは、前記第一のおよび第二のメモリセルアレイブロックのうち一つまたは両方にある該複数のメモリセルのうち選択されたメモリセルへまたは選択されたメモリセルから選択的に伝達するように構成され、該複数のセンス増幅器は、該列マルチプレクサと該データラインとの間に結合された工程をさらに含む、請求項５３に記載の方法。
  55. 前記第一の相互接続ルーティングチャネル中に第一の復号化回路を配置する工程であって、該第一の復号化回路は、前記少なくとも二つの１ＬＬブロックの一つを選択するために十分なアドレスビットを決定するように構成された、工程と、
    前記第二の相互接続ルーティングチャネル中に第二の復号化回路を配置する工程であって、該第二の復号化回路は、該少なくとも二つの１ＬＬブロックのうち該選択された一つにある該少なくとも二つの２ＬＬブロックの一つを選択するために十分な、該アドレスビットの残存する下位集合ＳＳ２を決定するように構成される、工程と、
    前記第三の相互接続ルーティングチャネル中に第三の復号化回路を配置する工程であって、該第三の復号化回路は、該少なくとも二つの２ＬＬブロックのうち該選択された２ＬＬにある該少なくとも二つの３ＬＬブロックのうち一つを選択するために十分な、該アドレスビットの該残存する下位集合ＳＳ１の残存する下位集合ＳＳ２を決定するように構成され、該少なくとも二つの３ＬＬブロックのうち該選択された一つは、該アドレスビットに対応するメモリセルを含む、工程と
    を包含する、請求項５１に記載の方法。
  56. 前記少なくとも二つの１ＬＬブロックは、実質的に互いに類似し、
    前記少なくとも二つの２ＬＬブロックは、実質的に互いに類似し、
    前記少なくとも二つの３ＬＬブロックは、実質的に互いに類似する、請求項５１に記載の方法。
  57. 前記第一の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインは、前記第二の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインより広い幅を有し、
    第二の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインは、前記第三の相互接続ルーティングチャネルを通って延長する予め指定された数の相互接続ラインより広い幅を有する、請求項５１に記載の方法。
  58. 前記第一の相互接続ルーティングチャネルは、前記第二の相互接続ルーティングチャネルより長い距離延長し、該第二の相互接続ルーティングチャネルは、前記第三の相互接続ルーティングチャネルより長い距離延長する、請求項５１に記載の方法。
  59. 前記複数のメモリセルは、揮発性または不揮発性メモリセルである、請求項５１に記載の方法。
  60. 半導体メモリを形成する方法であって、
    複数のメモリセルアレイブロックを有する第一のアレイブロックを形成する工程であって、各メモリセルアレイブロックは、予め指定された数の行および列に沿って複数のメモリセルを有する、工程と、
    第一のより高いレベル１（ＨＬ１）ブロックを形成する工程であって、該第一のＨＬ１ブロックは、該第一のアレイブロックおよび第二のアレイブロックを少なくとも含み、該第一のおよび該第二のアレイブロックは、第一の相互接続ルーティングチャネルによって分離され、局所的な相互接続ラインの第一のグループが、該第一の相互接続ルーティングチャネルを通って延長する、工程と、
    第一のより高いレベル２（ＨＬ２）ブロックを形成する工程であって、該ＨＬ２ブロックは、該第一のＨＬ１ブロックおよび第二のＨＬ１ブロックを少なくとも含み、該第二のＨＬ１ブロックは、実質的に該第一のＨＬ１ブロックに類似し、該第一のおよび該第二のＨＬ１ブロックは、第二の相互接続ルーティングチャネルによって分離され、局所的な相互接続ラインの第二のグループが該第二の相互接続ルーティングチャネルを通って局所的な相互接続ラインの該第一のグループに対して直交して延長する、工程と、
    第一のより高いレベル３ブロックを形成する工程であって、該ＨＬ３ブロックは、該第一のＨＬ２ブロックおよび第二のＨＬ２ブロックを少なくとも含み、該第二のＨＬ２ブロックは、実質的に該第一のＨＬ２ブロックに類似し、該第一のおよび該第二のＨＬ２ブロックは、第三の相互接続ルーティングチャネルによって分離され、局所的な相互接続ラインの第三のグループが、該相互接続ルーティングチャネルを通って局所的な相互接続ラインの該第二のグループに直交して延長する、工程とを包含し、局所的な相互接続ラインの該第三のグループは、該複数のメモリセルの一つ以上にアクセスするための入力情報を伝送するように構成され、局所的な相互接続ラインの該第二のグループは、該入力情報の下位集合Ｓ１を伝送するように構成され、局所的な相互接続ラインの該第一のグループは、該入力情報の該下位集合Ｓ１の下位集合Ｓ２を伝送するように構成される、半導体メモリを形成する方法。
  61. 前記第三の相互接続ルーティングチャネルは、前記第二の相互接続ルーティングチャネルよりも長い距離延長し、該第二の相互接続ルーティングチャネルは、前記第一のルーティングチャネルよりも長い距離延長している、請求項６０に記載の方法。
  62. 第一のおよび第二のＨＬ１ブロックのそれぞれにある第一のおよび第二の隣接メモリセルアレイブロックは、該第一のおよび第二の隣接メモリセルアレイブロックのうち一つまたは両方にある前記複数のメモリセルのうち選択されたメモリセルへまたは選択されたメモリセルから選択的に伝達するように構成されたデータ伝達ブロックに結合される、請求項６０に記載の方法。
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