CN1465095A - 高速低功率半导体存储器结构 - Google Patents

高速低功率半导体存储器结构 Download PDF

Info

Publication number
CN1465095A
CN1465095A CN01812359A CN01812359A CN1465095A CN 1465095 A CN1465095 A CN 1465095A CN 01812359 A CN01812359 A CN 01812359A CN 01812359 A CN01812359 A CN 01812359A CN 1465095 A CN1465095 A CN 1465095A
Authority
CN
China
Prior art keywords
memory
piece
pieces
routing channel
group
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN01812359A
Other languages
English (en)
Inventor
苏伦A·亚历克萨尼昂
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Tokuyama Corp
Mosaic Systems Inc
Original Assignee
Tokuyama Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Tokuyama Corp filed Critical Tokuyama Corp
Publication of CN1465095A publication Critical patent/CN1465095A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

一个阵列块具有至少两个子阵列块和第一互联路由通道，通过该路由通道，第一组本地互联线路延伸。每个子阵列单元包括至少两个低级子阵列单元和第二互联路由通道，通过该路由通道，第二组本地互联线路延伸。第一组本地互联线路被设置去传送输入信息用于访问存储器中存储数据的位置，或从该位置中获取数据，并且第二组本地互联线路被设置传送输入信息的子集。

Description

高速低功率半导体存储器结构
相关申请的交叉参考
本申请要求2000年7月5日公开的美国临时申请62/215,781的利益，在这里本申请所公开的内容(包括它所引用的文献)为了所有的目的，在此全部用做参考。
背景技术
图1A显示了被普遍使用的传统半导体存储器结构10的框图，该存储器结构可以应用于不同类型的的存储器，例如非易失性存储器(例如，静态存储器(SRAM)，动态随机存取存储器(DRAM)和易失性存储器(例如，只读存储器(ROM)，可擦可编程只读存储器(EPROM)，电可擦除只读存储器(EEPROM)，闪存EEPROM)。显示在图1A中的这些存储器，典型的包括由2N行单元和2M列单元组成的阵列12，其中N和M分别表示行和列地址的个数。从阵列12中，通过行解码器14和列解码器16选择单元。行解码器14接收行地址A0-AN用于选择2N行中的一个，并且同时，列解码器16接收列地址AN+1-AN+M用于选择2M列中的一个。选择的单元被定位在所选择的行(字线)和列(位线)的交叉点上。
在读出操作中，代表存储数据的信号通过列解码器16从选择的单元传输到在块18中的传感放大器。传感放大器放大单元信号，并且传输该信号到输出缓冲器(没有显示)，该输出缓冲器轮流传送它到用于外部使用IO板19。在写入操作中，外部程序数据被提供在IO板19上，并且然后通过在块18中的数据IO电路和列解码器16将数据传输到选择的单元。块12、16、18和IO板19可以被重复很多次，这取决于需要的IO数据的结构(例如，16位或32位数据)。
在读出操作中的数据访问时间(以及用于SRAMs和DRAMs的写操作)典型的包括通过地址缓冲器(未显示)、行解码器14、存储器阵列12、列解码器16、传感放大器18和输出缓冲器(未显示)后产生的时间延迟。在取决于存储器密度的这些延迟中，由于与长字线有关的RC时间常数和与长位线有关的高电容，通过存储阵列的延迟典型的代表整个时间延迟的最大部分。因此，在给定的处理技术中(例如，0.13微米)，为了得到高速，存储阵列12典型的被分成两个或多个子阵列，因而减少了字线和/或位线的长度。因此，这种存储器结构的例子在附图1B中被示出。
在图1B中，存储阵列被分成四个子阵列12-1，12-2，12-3和12-4，由此通过这四个因素，减少了每个字线的长度。然而，这种阵列的划分要求与该阵列连接的一些电路块的复制。例如，如图所示，四组行解码器14-1，14-2，14-3被需要。为了减少位线长度到一半，每个子阵列12-1到12-4需要被分成两个，列解码器块16和块18(包括传感放大器和数据I/O电路)被复制。这种复制假如不能正确的被实现，则导致不必要的模尺寸增加。而且，为了非常高的性能(如高速，低功率)，高密度的存储器(其中许多阵列划分被用于取得速度目标)有可能会减少在确定阵列数划分之后速度上的返回，而且，确定将有可能产生与每个阵列划分等级相关的大功率的消耗。这是由于阵列接口电路大量的复制，这种复制导致了速度敏感电路路径中的高电容节点。为了迅速转换该高电容节点，需要消耗实质动力功率的大型驱动器。因为这种通用的存储器作为便携式装置应用，这基本上阻碍了高速度，低功率，高密度存储器的成本效益的发展。
在图1A和图1B中，这些传统的存储器结构具有许多其他缺点。首先，取决于两条访问路径(即，行或列)和在阵列单元中的物理位置，穿过阵列的地址访问时间是不统一的。典型的，因为在行访问路径中的字线RC延迟的存在，行访问路径和列访问路径要慢。而且在行访问路径中，单元有不同的访问次数，这取决于沿着行选择的单元的位置。例如，定位在最靠近字线驱动器的单元与定位在离字线存储器最远的单元相比，有较快的访问时间。这些在地址访问时间上的不统一性导致了存储器的应用和它们设计上的复杂性。
另一个缺点是，大量的无效应用。通常，单元的行和/或列的冗余块被添加在阵列中，以便用冗余的单元代替损坏的单元。然而，经常由于设计的限制，冗余的行或列的块被用来代替仅有一个或几个损坏单元的行或列，因此导致可用的冗余单元的非有效应用。
因此，能产生高速和低功耗，能导致冗余块的更有效地应用，和对于所有的存储单元来说能享有相对统一的地址访问时间的存储器结构，是很容易升级到具有最小速度和功耗的高存储器密度，并且是独立的存储器类型，是理想的。
发明概述
根据本发明的一个具体实施例，半导体存储器包括第一阵列，该阵列块具有至少两个子阵列块和第一互联路由通道，通过该路由通道，第一组本地互联线路延伸。两个子阵列块中的每个子阵列块包括至少两个低级子阵列块和第二互联路由通道，通过该路由通道，第二组本地互联线路延伸。第一组本地互联线路被设置去传送输入信息用于访问存储器中存储数据的位置，或从该位置中检索数据，并且第二组本地互联线路被设置传送输入信息的子集。
在另一个实施例中，半导体存储器进一步包括第一高级阵列块，该阵列块包括至少一个所述的第一阵列块和与第一阵列块基本上相似的第二阵列块以及第三互联路由通道，通过该通道，第三组本地互联路由线路延伸。第三组本地互联线路被设置去传送输入信息的子集。
在另一个实施例中，第一组本地互联路由线路延伸与第二组本地互联线路正交。
在另一个实施例中，第一互联路由通道比第二组互联路由通道延伸更长的距离。
在另一个实施例中，第一互联路由通道被定位在两个子阵列块之间，并且在每个子阵列块中的第二互联路由通道被定位在相应的两个低级子阵列块之间。
在另一个实施例中，每个低级子阵列块包括多个存储单元阵列块，每个存储单元阵列块包括多个沿着预定数量的行和列来安排的存储单元。在每个低级子阵列块中的第一和第二相邻存储单元阵列块被连接到数据传送模块，该数据传输块被设置，以便选择性的传输数据到在第一和第二相邻存储器单元阵列块的一个或两个中的被选择的多个存储器单元中的一个或从在第一和第二相邻存储器单元阵列块的一个或两个中的被选择的多个存储器单元中的一个传输数据。
在另一个实施例中，每个低级子阵列块进一步包括多个数据线路延伸通过相应的存储单元阵列块，数据线路被连接到数据传送模块，以便在存储器访问操作中，数据在数据线路与第一及第二存储单元阵列中的一个或两者之间通过数据传送模块被传送。
在另一个实施例中，数据传送模块包括多个传感放大器和列多路复用器，设置该列多路复用器，以选择性的从选择到的在一个或两个第一和第二相邻的存储器单元阵列块中的多个存储器单元中，传输数据到多个传感放大器。所述多个传感放大器被连接在列多路复用器与数据线路之间。
根据本发明的另一个实施例，用于形成具有多个存储单元的半导体存储器的方法包括下面的步骤。形成第一阵列块，该阵列块包括至少两个被第一互联路由通道分离的第一低级(1LL)阵列块，通过第一互联路由通道第一组本地互联线路延伸。在至少两个1LL阵列块的每个块中形成至少两个第二低级(2LL)阵列块。两个2LL块被第二互联路由通道分离，通过第二互联路由通道第二组本地互联线路延伸与第一本地互联线路正交。在至少两个2LL阵列块的每个块中形成至少两个第三低级(3LL)块。两个3LL块被第三互联路由通道分离，通过第三互联路由通道第三组本地互联线路延伸与第二组本地互联线路正交。第一组本地互联线路被设置去传送输入信息，用于访问多个存储单元中的一个或多个。第二组本地互联线路被设置去传送输入信息的子集S1。第三组本地互联线路被设置去传送输入信息的子集S1的子集S2。
在另一个实施例中，该方法进一步包括形成第一高级阵列块。该第一高级阵列块包括至少第一阵列块和第二阵列块。第二阵列块基本上与第一阵列块相似。第一和第二阵列块被第四互联路由通道分离，通过第四互联路由通道第四组本地互联线路延伸与第三组本里互联线路正交。第四组本里互联线路被设置去传送输入信息的子集。
在另一个实施例中，该方法进一步包括在至少两个3LL块的一个块中形成多个存储单元阵列块。每个存储单元阵列块包括多个沿着预定数目的行或列安排的存储单元。在至少两个3LL块的一个块中的第一和第二相邻存储单元阵列块被连接到数据传送模块，该数据传输块被设置，以便选择性的传输数据到在第一和第二相邻存储器单元阵列块一个或两个中的被选择的多个存储器单元中的一个，或从在第一和第二相邻存储器单元阵列块一个或两个中的被选择的多个存储器单元中的一个传输数据。
根据本发明的另一个实施例，形成半导体存储器的方法包括以下步骤。形成第一阵列块，该阵列块包括多个存储单元阵列块，每个存储单元阵列块包括沿着预定数目的行和列被安排的多个存储单元。形成第一高级-1(HL1)块。第一HL1块包括至少第一阵列块和第二阵列块。第一和第二阵列块基本上相似。第一个和第二阵列块被第一互联路由通道分离，通过该第一互联路由通道，第一组本地互联线路延伸。形成第一高级-2(HL2)块。第一HL2块包括至少第一HL1块和第二HL1块。第二HL2块基本上相似于第一HL1块。第一和第二HL1块被第二互联路由通道分离，通过第二互联路由通道，第二组本地互联线路延伸正交于第一组本地互联线路。形成第一高级-3(HL3)块。第一HL3包括至少第一HL2块和第二HL2块。第二HL2块基本上与第一HL2块相似。第一和第二HL2块被第三互联通道分离，通过第三互联路由通道，第三组本地互联线路延伸正交于第二组本地互联线路。第三组本地互联线路被设置去传送输入信息用于访问所述多个存储单元中的一个或多个。第二组本地互联线路被设置去传送输入信息的子集S1。第一组本地互联线路被设置去传送输入信息的子集S1的子集S2。
通过下面对本发明的细节描述，以及附属的权利要求和附图，本发明的特征和优点将变得更加明显。
附图说明
图1A和1B显示了两个传统的存储器结构；
图2A显示了根据本发明的一个具体实施例的具有双路分支(解码)的树形结构的存储阵列的范例示意图；
图2B示出了根据本发明具体实施例的图2A的树形结构的简单设计方案；
图3A显示了根据本发明另一个具体实施例的具有四路分支(解码)的树形结构的存储阵列的范例示意图；
图3B显示了根据本发明的一个具体实施例的图3A所示的树形结构的简单设计方案；
图3C显示了利用有四个分支(解码)的H树形结构的大型存储器的范例设计框图；
图4显示了根据本发明的一个实施例的存储器的简单平面框图。
图5显示了根据本发明的具体实施例的存储器的结构细节和构造该存储器的方法；以及
图6显示了根据本发明的具体实施例在图5中的模块140的细节部分。
具体实施例描述
图2A显示了作为树型结构被显示的存储器20设计方案，在其他情况中，分级解码被使用在本发明的具体实施例中。在具体的实施例中，在块22中该树具有16个存储单元(树叶)，从根部节点25(4)和另外的三级分支节点25(3)，25(2)和25(1)，通过四级分支(解码)被访问。在块22中的存储器单元是最小的可寻址存储器块，每个存储器块包括一个或多个存储器单元。在分级结构中去考虑根部节点作为最高数值等级，和低级有连续的低数值，以及在最低分支级的节点被考虑为1级是很方便的。也可以使用反向编号系统，然而，对于一些其他目的，可以很自然的被看到。
该分支在每个节点是两路的。从存储器访问点来看，每个节点表示两路选择，即，四位输入地址的单独一位的分辩率。因此，节点表示地址解码，并且同样可以被认为是解码器。在根部节点25(4)，第一地址位的分辩率确定是否去访问树型结构的一半顶部或一半底部。类似的，一旦分析了第一地址位，则第二地址位(在第二级)的分辩率确定是否访问被选择的一半的树型结构的四分之一顶部或四分之一底部。类似的，在第三级的第三地址位的分辩率确定是否访问被选择的四分之一树型结构的八分之一顶部或八分之一底部。在第四级的第四地址位的分辩率确定是否访问被选择的八分之一树型结构的顶部存储器单元或底部存储器单元。
图2B根据本发明的具体实施例，以更精确的方式(但仍旧是示意图)表示了存储器20的设计方案。除了与下述的注解相同外，与图2A中相同的参考数字被使用。可以看出，块22存储器单元被展示在具有散布在存储器单元中的节点25(1)，25(2)，25(3)，和25(4)(解码器)的H树型结构中。该图也显示地址总线的分配。尤其是，4位地址总线被路由到节点25(4)，3位地址总线从节点25(4)被路由到每个节点25(3)，2位地址总线从每个节点25(3)被路由到相应的节点对25(2)，1位地址总线从每个节点25(2)被路由到各自的相应的节点对25(1)。这也可概念化的认为每个节点利用接近它的地址位中的一个，并且通过剩余的地址位到树型结构的位于下一级的节点上。节点25(1)提供选择信号给块22存储器单元。
图2B也显示了具体存储单元的选择，如指定的22*，并且用内含第二正方形来显示。该选择发生在节点25(4)的顺序的解码，以及节点25(3)，25(2)，25(1)随后的解码，其指定为25(3)*，25(2)*，25(1)*，并且用内部的第二个圆形来显示。图2B显示了本发明的特征，即，所有元件单元22基本上距离根部相同的距离，并且由此获得用于所有元件单元的统一的存储器访问时间。
图3A和3B分别显示了存储器40的树型结构和设计方案。该存储器与存储器10的区别在于，在块50中有64个存储单元，通过三级分支(解码)被访问，该三级分支是从根部节点55(3)和另外两级分支节点55(2)及55(3)，并且在每个节点的分支是四路的而不是两路的。由此，每个节点表示四路选择，即，6位输入地址的两位的分辩率。
为简单起见，图3B中的节点没有使用参考数字，但是相反，根部节点55(3)用里有数字3的圆圈来表示，四个第二级节点55(2)用里面有数字2的圆圈来表示，并且一些第一级节点55(1)用里面有数字1的圆圈来表示。6位地址总线被路由到根部级节点(用数字“3”表示)。两个地址位被解码去确定四个象限60(用虚线方框表示)中的哪个被选择，并且4位地址总线包括剩余的四个地址位被路由到四个第二级节点(在每个象限中有一个)中的每一个。两个地址位被解码去确定在每个象限中的四个子象限65(在右上角象限中由虚线方框表示)中的哪个被选择，并且2位地址总线被路由到第一级节点中的每一个。第一级节点解码最后的两个地址位去确定四个存储单元中的哪个被选择。
每个子象限65，包括第一级节点(解码器)和相关的四个存储单元，这些可以被认为是构造存储器40的基本元件。在这种情况下，四个这样的块组成了一个象限，并且四个象限组成了整个阵列。值得注意的是，这种结构可以伸缩。因此，所显示的存储器可以结合其他这样的存储器去组成大型存储器。相反的，所显示的在块50中的单个存储单元本身可以是基本块，象限，或是整个阵列。
值得注意的是，显示在图2A和2B中，以及图3A和3B中的例子是简单的例子。实际的操作包括更加重要的存储器单元。这可以通过建立更复杂的树型结构(更多的分级)或通过增加每级的分支，或两者都有来完成。这样的存储器的例子被显示在图3C。图3C显示了使用具有四路分支的H树型结构的存储器70的结构。基本存储器单元通过参考数字72被表示。块74包括四个基本存储器单元，块76包括十六个基本存储器单元，块78包括256个基本存储器单元，并且块79显示65，536个基本存储单元。可以看出，一旦基本存储单元被构造，通过使用H树型结构或相似的树型结构来系统的构造整个存储器。
尽管图2A，2B，3A，3B，和3C显示了在每个级别上的同样路径的分支，但在每个级别上该分支不需要相同。事实上，依靠多个所需要的地址位，在每个级别上的具有同样程度的分支是不可能的。
更普遍的是，树型结构可以被认为具有M级分支(解码)，以及根部是第M级。假设级i(第i级)可以被认为包括m(i)路分支。这样，存储器的基本块(级-1块)具有m(1)存储单元，并且第二级块包括m(2)级-1块。在最高级，阵列包括第(M-1)级m(M)个级-(M-1)块。
图4显示了根据本发明实施例的存储器80的简化框图。通过以系统的方式放置和互联多个基本上相似的子块(例如子块A，B)来构造存储器80。子块A包括预定数目的行和列的存储器元件。子块A被连接以接收来自于本地总线82-3的被解码的地址信号，用于选择预先指定的存储单元的号码。与之对应的数据的位数通过总线82-1被传送到(在写操作中)或从(在读操作中)位于子块A中的被选择的存储单元。
被显示的本地总线82-3通过互联路由通道82-4在两个子块A，B之间垂直延伸。本地总线82-3可以选择性的被路由通过互联通道，该互联通道形成在子块A，B中的一个或两者的外部，与总线82-3的方向保持相同。然而，在同一实施例中，在子块A，B之间放置路由通道能产生更加合适的设计方案和更好的存储器性能。子块B(对于垂直轴)是子块A的镜像图像，从本地总线82-3中接收解码的地址信号并通过数据总线82-2提供该数据信号(在读操作中)或接收数据信号(在写操作中)。可选择的，子块B可以不是子块A的镜像，但应该是与子块A有相同方向和设计方案的子块A的复制品。然而，在一些具体情况中，设置子块B最为子块A的镜像可以产生更加合适的设计方案和更好的存储器性能。
数据总线82-1和82-2的位的长度取决于所要求的存储器80的IO总线的位的长度和其他因素。例如，如果存储器IO总线是32位宽度(例如，存储器80与32位处理器通信)，假设在存储器访问中仅仅是子块A，B中的一个被选择，那么子块A在数据总线82-1上提供32位的数据。可选择的，如果在存储器访问中，两个子块都被选择，那么子块中的每一个都能提供32位数据中的16位在它们各自的数据总线上。子块A和B的的结构和操作以及它们不同的实施例参考图5以更多的细节在下面描述。
在图4中，子块A和B以及本地总线82-3形成了第一级块83-1。通过复制第一级块83-1形成块83-2来形成较大的第二级块85-1。复制块83-2是第一级块83-1的镜像(关于水平轴)。如图所示，复制块83-2和第一级块83-1被分离，在它们之间形成互联路由通道84-4。所示的本地总线84-3沿着水平方向延伸通过路由通道84-4。本地总线84-3传送地址信号，解码的地址信号，也有被提供到或从块83-1和83-2接收的数据信号。路由通道84-4也包含解码电路(未示出)，该解码电路用于分析大量的地址线以便选择块83-1和块83-2中的一个。因此，在第一级块83-1中的本地总线82-3传送地址位的子集，该地址位是由本地总线84-3传送，并且与本地总线84-3正交。
通过复制第二级块85-1形成复制块85-2来形成更大的第三级快87-1。复制块85-2是第二级块85-1的镜像(关于垂直轴)。如图所示，复制块85-2和第二级块85-1被分离，以便在它们之间形成互联路由通道86-4。所示的本地总线86-3沿着垂直方向延伸通过路由通道86-4。本地总线86-3传送地址信号，解码地址信号，也有被提供给或从块85-1和85-2接收的数据信号。路由通道86-4也包含解码电路(未示出)，该解码电路用于分析大量的地址位以便选择块85-1和块85-2中的一个。因此，在本地总线84-3传送本地总线86-3传送地址位的子集，并且与本地总线86-3正交。
更大的第四级块89-1以与上述的块相同的方式来形成，即，通过复制第三级快87-1形成它的镜像复制块87-2，并且分离它们，以在它们之间形成互联路由通道88-4。该块具有和前述的块相同的特性，即，本地总线88-3水平延伸通过互联通道88-4，并且传送数据信号，解码地址信号，以及地址位，该地址位形成被本地总线86-3传送的地址位的超集。互联通道88-4也包含用于选择块87-1和87-2中的一个的解码电路(未示出)。
从上面的描写可以看出，在构造存储器80上使用系统的方法。对于给定尺寸的子块A，如上所述的块复制技术被尽可能多的执行以便得到所要求的存储器密度。基于所要求存储器密度和存储器性能(例如速度和功率)，形成存储器IO总线的位长度以及其他因素，特殊尺寸的子块A。例如，在高密度存储器的例子中，子块A能被构造的更大，为了减小等级块的个数，因而减小路由开销。而且，缓冲技术能被用来减缓信号通过等级块传输较长的距离。在实施例中，地址解码电路最好沿着互联路由通道放置以便提供信号缓冲，因而提到速度和模尺寸。
本发明的其它特征是每个等级的块可以被扩展到包括大量的子块去适应在每个等级上的所要求的地址解码(例如，四路，16路等)。例如，第二级块85-1通过复制它的每个子块83-1和83-2一次，可以从四路解码扩展到8路解码。需要提供适当的地址解码以在适当的等级块去适应该扩展。每个等级块可以独立于其他等级块被扩展。然而在扩展上有限制，就是每个等级块仅仅沿着平行于它的本地总线的方向被扩展。在上述扩展的例子中，第二级块85-1，子块83-1，83-2的复制品，沿着平行于本地总线84-3的水平方向被放置。16路解码的例子显示在图5中，并且在下面被详细描述。
在图4中，与图2B和3B相似，本地总线包括在根部或顶级块中的大量的和较宽的互联线路(例如，在图4中本地总线90-3)，并且当解码信号逐渐减少时，数量和宽度被降低，并且在每个低级块中分析地址位。为了最小化延伸较长距离的导线的电阻，在根部级中的较宽的互联线路被首选。在低级块中，由于较小的距离，导线的宽度可以被减小，因此，产生了精确的路由和存储空间。
如上所述，起初可以构造具有最小的存储块的存储器80，并且向上延伸，即，在每个高级块中系统的构造多个块。可选择的，存储器80的构造可以开始于顶级块，并且在每个低级块中将该存储器分割为多个子块。
图5显示了更加实际的存储器160的详细结构，以及构造该存储器160的方法。然而存储器160仅仅是根据本发明中构造存储器的多个可能的方式中的一个例子。利用在每级上具有16路分支的四个解码级来构造存储器160。这就是说，地址的位长是16位，以及每级分析地址位的四个。16位地址可寻址存储器的最小数量是块120所示的存储单元，该存储单元包括32个元件(数据位)。因此存储器160的构造是32位的64K。本发明不限于32位可寻址存储器单元。最小可寻址单元可以小于32位块120，例如，16位，或大于32位块120，例如64位。
在图5中，在每个等级块中被重复的子块被放大去显示它的子块和其他细节。存储单元160的子块G被放大为块150，块150的子块E被放大为块140，块140的子块A被放大为块130，并且块130的可寻址单元被放大为行块120，在行块120中的存储单元的一个被放大为元件块110。存储器160的结构和操作将从元件块110开始被描述。
元件块110是单独存储元件简图，显示了具有连接到字线WL的终端111，该字线被所有在行块120中的元件共享。元件块110有另外两个终端113和115，这两个终端分别连接到位线对Bit和Bit中的每一个上，并沿着块130中的元件列延伸。元件块110可以包含任何类型的半导体存储器元件，例如易失性存储元件(例如，SRAM元件，DRAM元件)或非易失性存储元件(例如ROM元件，EPROM元件，EEPROM元件，闪存EPROM元件)。尽管元件块110显示具有详细数量的终端，这些终端普遍的使用在一些上述认同的存储器元件类型中(例如，在DRAMs和SRAMs)，但它不应当被限制于此。例如，本领域技术人员可以修改元件块110去消除终端113和与它连接的位线Bit，并且添加终端用于连接到沿着列或位线延伸的删除线EL，去实现闪存EPROM存储元件。本领域技术人员也可以实现其他类型的存储元件和结构。
行块120包括32个元件块110，并且形成了在块130的阵列部分133中的16行中的一行。块130也包括数据传输部分131。在具体实施例中，这里在传输部分131中有32对传送晶体管(未示出)，每对用于元件的每一列中。每对传送晶体管作用在于在32位线对Bit和 Bit的一个与数据总线135之间进行交换。传送晶体管的栅极可以被连接在一起形成控制线(未示出)，用于在被选择的位于阵列部分133中的行和数据总线135之间控制32位数据传送。可选择的，传送晶体管的栅极对可以被集合起来(例如解码)形成大量的控制线，用于在阵列部分133与数据总线135之间传送小于32位的数据。在这种情况中，显示在图5中的总线135可以具有小于32位的位宽度。在图5中，位线沿着垂直的方向延伸，并且字线和传送晶体管控制线沿着水平的方向延伸。
在另一个实施例中，部分131包括32个传感放大器，每个传感放大器被连接去接收一对Bit和 Bit线，并且提供数据总线135的32位数据线的一个。在该实施例中，不发生位线的预选择。在另一个实施例中，部分131包括与传感放大器组合的列多路复用器，去执行列选择和传感。在这个实施例中，在存储器的访问操作中，在被选择的行中可以选择比32少的元件。例如，在这种情况下，数据总线的位长度135是16位，32对传送晶体管选择性的连接32对Bit和 Bit线的16对到16个传感放大器的输入上。这样，32对传送晶体管进行二对一的选择，以至于仅有一半的数据位沿着所选择行被传送到16个传感放大器。依赖于所要求的数据的位长度，存储密度，性能标准和其他因素，其他列复用器和传感器结构可以被本领域技术人员实现。
在下一级上，块140包括16个子块。在实施例中，16个子块的每一个都有与块130相似的结构。这些子块被安排在两列中，每列有8个子块，在两列子块之间形成互联路由通道143。标为“A”的子块对应于上述的块130。子块B是子块A的镜像(关于垂直轴)，并且子块C，D分别是子块A，B的镜像(关于水平轴)。子块A和B或C和D互相之间不必是镜像，并且可以有相似的方向。然而，通过以镜像结构放置他们，一些电路例如传感放大器可以被两个相邻的子块享有，而不是被复制，因此减小了模的尺寸和功率损耗。
路由通道143包括本地总线141用于传送地址信号，解码地址信号，控制信号，和解码电路块142用于分析大量的地址位去选择一个或多个16子块。解码电路块142的物理位置和尺寸不被限制在如图5所示的那样。依赖于设计方案，性能和其他因素，解码电路块142可以通过路由通道143被扩展。在16子块中的被连接到列多路复用器和字线的控制线从块140的中心被驱动，即路由通道区域143。32位数据总线145延伸通过子块的右列，并且可以被电连接到位于被选择的一个或多个子块中的被选择的一个或多个位线。另外的32位数据总线146延伸通过子块的左列，并且能电连接到位于被选择的一个或多个子块中的被选择的一个或多个位线。
块140方案的实施需要大量的金属层，并依赖于使用的元件技术，具体的存储器结构，设计目的，和其他因素。下面仅仅是被提供的不同的金属层(例如，铝或铜)通过传统的多层处理可以被使用在块140的实施中的处理的例子，并且无意去限制本发明。在这个例子中，四种金属层被使用。依赖于被使用的元件技术的需要，第一金属层可以被使用在每个存储元件中去产生需要的电连接。第二金属层被使用使得位线垂直延伸通过每个子块。第三金属层被使用去短接字线，即，第三金属层从字线驱动器产生电连接到每个最远的字线的至少一个末端。第四金属层被使用使得数据总线145和146延伸通过对应的子块的列。
可选择的第五金属层可以被使用以允许总线141被扩展通过子块的两列的一部分。这将有助于减小路由通道143的宽度，并且因此节省了模的尺寸。该技术(通过元件的路由)也可以被使用在一个或多个高级块150或160中，去减小相对应的路由通道的宽度，而不需要额外的金属层。
块140的操作被描述如下，在块140中的被选择的一个或多个子块通过解码控制线驱动每个子块的列多路复用器。在被选择的一个或多个子块内，16行中的一行通过由行解码器(未示出)产生的行选择解码信号被选择。32个元件沿着在被选择的一个或多个子块的每个中被选择的行由此被连接到相应的数据总线145和/或146上。行解码器和解码电路产生的解码控制线被放置在路由通道143内或放置在高级块150上。
在行解码和控制线解码之间的许多解码组合有可能用来选择块140中的需要数量的数据位。例如，如果块140被提供64位数据，在每个子块中的一行的行解码被选择出来与两个16子块(一个来自于子块的每一列)中的被选择出来的控制线解码进行组合。可选择的，在块150中，通过合适的解码地址信号，可以选择比提供给块140的64位数据要小的数据位(例如32位)。
下面是块140被构造去获得想要的存储器结构的程度的几个实施例。被要求来实施这些结构的字线和控制线解码电路通过上述的描述对于本领域技术人员来说是简明的，因此将不再描述。
在一个实施例中，存储器160具有64位IO总线，并且由此对于块140来说，8路解码是适当的，以致于块140在数据总线145和147上提供64位数据。在32位存储器IO总线的情况下，8路解码可以被实施，但是更多的解码(例如，在高级块150中实现)被需要去选择在总线145和147上的64位数据的32位。可选择的，在32位存储器IO总线的情况下，在两个数据总线145和146中的对应的数据线可以被连接到一起形成单独的32位数据总线，并且16路解码在这仅借助于从块140中选择的16子块中的一个被实施。在小于32位的存储器IO总线的情况下，如上所述，可以操作控制线解码驱动每个子块的列复用器被去选择与IO总线的位宽度相对应的小于32的元件。可选择的，子块可以被重新配置以便每行包括与IO总线的位宽度相对应的小于32的元件。在该实施例中，16位数据通过每个数据总线145，146被发送，在被选择的子块(例如，子块A)中的被选择的行上的其他每个元件可以被选择。在行中的被选择的其他所有元件最小化连接产生的影响，并且在相邻的元件和位线之间通话。
在实施例中，每两个垂直相邻的子块共享一行传感放大器。该情况在图6中显示的更清楚，其中块140的一部分被显示的更具体。子块A和C共享一行传感放大器147，每个传感放大器通过列复用器148连接到在子块A中的一对Bit和 Bit线上，并且通过列复用器149连接到在子块C中的一对Bit和 Bit线上，每个传感放大器的输出被耦合到数据总线146的其中一个数据线上。在一个读出操作中，列复用器148和149的作用在于选择的耦合在两个子块A，C的一个中的位线到在部分147中的传感放大器的输入上。
在另一个实施例中，图5中的块140仅包括子块A和B，以至于整个块140仅包括一行数据传输块131。通过减少数据传输块的多路复用行提高了模的尺寸。在这个实施例中，多个元件的行和列被用在每个子块中。
标记为E的块140被作为子块构造下一个更高级的块150。16个这样的子块沿着两行被放置，以便互联路由通道153形成在两行之间。在顶行之中的每个子块(例如子块F)是在底行中的相对应的子块(例如子块E)的镜像。所示的本地总线151沿着水平方向延伸通过路由通道153。本地总线151包括用来传输地址信号的互联线路，解码地址信号，和数据信号。路由通道153也包括一个解码电路(未示出)，该解码电路用来充分的分析多个地址位，以便选择16个子块中的一个或多个。因此，本地总线151传输地址位的超集，在每个子块中的本地总线141传输该地址位。而且如图所示，本地总线151正交延伸到本地总线141。
在实施例中，其中传感放大器被两个垂直相邻的在块140(例如，在图6中所示)中的子块共享，在块150中的16个子块中的每个中的数据总线145，146的每个中的对应的数据线被连接到一起以便形成延伸通过路由通道153的64位宽的数据总线。在实施例中，在读出操作中，16组数据总线145，146中仅有一个被驱动(例如，被相对的传感放大器或其他驱动电路)，而其他15组数据总线145，146保持不被驱动(例如，传感放大器或其他驱动电路驱动相对应的数据总线保持在三状态)。一个或多个地址位可能被用来解码64位宽的数据总线到32位，16位或更少，这取决于需要的存储器数据IO位长度。该用于解码64位宽的数据总线的解码器电路可能部分或全部位于路由通道153中，或位于更高级块160的路由通道器63中。
在实施例中，其中在块140中没有使用传感放大器，一通过每个子块中的数据总线145和146连接去接收元件数据组传感放大器(未示出)被放置在路由通道153中。每个传感放大器接收一对与在Bit和 Bit线上的信号相对应的信号，并且提供放大的数据信号。该传感放大器或它们的输出可能以任何其他方式被解码，这依赖于存储器结构和设计目的。在缓冲电路中的一组数据可能以与传感放大器相似的方式在路由通道153中被合并，以便满足将程序数据传输到存储元件。
被标记为G的块150被作为子块构造下一个更高级的块(全存储器)160。16个这样的子块沿着两列被放置，以便互联路由通道163形成在两列之间。所示的本地总线161沿着水平方向延伸通过路由通道163。在左列之中的每个子块(例如子块H)是在右列中的相对应的子块(例如子块G)的镜像。本地总线161包括用来传输地址信号、解码地址信号和数据信号的互联线路。互联通道163也包括解码电路(未示出)，该解码电路用来充分的分析多个地址位，以便选择16个子块中的一个或多个。因此，本地总线161传输地址位的超集，在每个子块中的本地总线151传输该地址位。而且如图所示，本地总线161正交延伸到本地总线151。
可以看出，从对应的子块中构造块150和160基本上相似于构造图4中显示的不同级别的块。
注意，尽管被显示的块160，150和140中的每一个包含16个子块，在每个块级别中的地址解码可能是不同的。例如，除了在级别块150中的16路解码，在级别块140中执行8路地址解码是有利的。而且，不同的块级别可能包含不同级别的子块和不同地址解码。更进一步，三种信号，即，地址信号、数据输入信号和数据输出信号可能彼此独立被解码。例如，地址信号的16路解码可能被执行在最低级别块中的被选择的一个或多个子块中的每个块级别中；在指导数据输出信号中，该信号输出到块级别160中，该块级别160来自在最低级别块中的被选择的一个或多个子块，8路和16路解码组合可能以每个块级别被执行；并且在指导数据输入信号中，该信号输入到在最低级别块中的被选择的一个或多个子块中，另一个8路和16路解码组合可能以每个块级别被执行。
地址，数据，和控制板可能被放置在存储器160旁边，并且通过路由通道163的顶部或底部连接到在总线161中的对应的互联线路上。独立存储器装置因此被构造。可选择的，存储器160可能被嵌入在更大的系统当中，并且通过路由通道163互联，以便和系统中的其他块通信。
注意，由于本发明的高分割阵列结构，在每个存储元件阵列块(例如在图5中的块130)的位线和字线比使用传统方法中的情况有较短的长度。这比传统的高速存储器装置有助于取得基本上更快的读和写访问次数。而且，由于在任何存储器访问中仅有一个(或者至多几个)相似于块130的存储元件阵列块被激活，可得到基本的功率节省。进一步，由于每个块130基本上都是小的阵列尺寸，基本上都是小的驱动器能被用在读出或写入路径中，而不用降低速度，因此，进一步减少了全功率损耗。
本发明的存储器结构的重要特征(例如在图5中)是在于顶部级别块160中的每个元件阵列块130在物理上与路由通道163的中心有大约相同的距离(从路由站点)。这基本上产生了统一的访问时间，而和选择的元件阵列块的位置无关，这对于任何密度的存储器都是正确的。
在本发明的另一个实施例中，存储器160被设置以便在存储器访问中而不选择一个或多个子块130，该子块130来自于同样被选择的块140，一个或多个子块130从两个或多个被选择的子块140中被选择。在实施例中，其中在块160中的16个子块被分成4个象限(即，左上角，右上角，左下角，右下角象限)，在以每个块级别执行地址解码，以便子块130从块160的四个象限中的一个中被选择。因此，在存储操作中，而不是所有的数据位被从相同的子块130检索或传输到相同的子块130，数据位的四分之一被检索从或传输到四个子块130中的每一个。这种实现导致更短的数据路径和简单的设计方案，因此产生了更快的存储访问时间。这种实现尤其在存储器应用中是有利的，在该存储器应用中需要大的IO数据位长度(例如256位)。
注意在图5中，由于在每个级别的专门的解码设置中(即16路解码)，路由通道的长度从顶部级别块降低到较低级别块。例如，在块160中的路由通道163的长度明显比在块150中的路由通道153的长度长。尽管这可能是具有更高级别块的情况，但与上述情况相反，也可能是较低级别块的情况。例如，在实施例中，构造块150可能是理想的，以便该块仅仅包含子块E和F(即，在块150中实现的双路解码)，而块140保持相同。这种结构导致了低级块140的路由通道143比更高级块150的路由通道153更长。
由于基本存储器元件阵列块(例如，子块A)的小尺寸，和这种子块的系统组，一种高效率的冗余方案能被执行。在第一过程中，通过在假设的块中仅包含一个或多个冗余子块，冗余以一个或多个块级别被执行。一个冗余子块将可能等于在块级别中的任何其他子块。基于在子块(例如在块140的子块A)中识别的一个或多个损坏的元件，冗余子块用来代替损坏的元件的子块。可选择的，在冗余子块中的行和/或列能被解码，以便一个或多个行和/或列能从冗余子块中被选择，以便代替对应的具有损坏元件的一个或多个行和/或列。
在第二过程中，冗余的元件的行和/或列能被包含在其中一个子块中，例如，在块140中的子块A，以便在块140中的任何有损坏的元件能被冗余行和/或列局部替换。可选择的，冗余的元件的行和/或列能被包含在块140中的每个子块中，以便在子块中的损坏的行和/或列能被来自相同的子块的冗余的行和/或列代替。
根据冗余元件的数量，第一冗余过程比第二过程产生了更小的模尺寸消耗，但是，也比第二过程产生了低效率，该冗余元件可能在代替损坏的元件中被浪费。在任何一个过程中，比起传统的存储器相当多的冗余元件被浪费。用来执行冗余的电路通过不同的块级别中在路由通道中被代替。
在另一个实施例中，冗余在更高的级别块中被执行，例如，块160。几个类型的块130或140(图5)能被用做冗余块，并且被放置在对应的路由通道(例如路由通道163)或在对应的块的冗余的更高的级别(例如，在级别160)上。为了使写入数据到冗余块中和从冗余块中读出数据，这种冗余块可能要求另外的逻辑电路，例如，用来存储损坏的块的地址的地址匹配寄存器。这种技术有利于减少与复制的冗余块相关的模尺寸，该冗余块在第一和第二冗余过程中被描写。进一步，由于冗余存储块(例如块130)的小尺寸，更大数量(例如16，32或更多)的冗余块被使用，以便提高大数量的损坏的元件的冗余覆盖率，而消耗小数量的模面积。在实施例中，冗余块包含传感放大器和复用电路，因此允许除了代替损坏的元件外，还能代替损坏的传感放大器和列复用器。
由此可知，根据本发明，存储器结构能够使得存储阵列有效地和系统的分成许多小存储阵列。这有助于基本上减少字线和位线的长度，因此要求更小的驱动器。这种小字线/位线长度和小驱动器的组合，以及本发明的其他特征，有助于取得高速和低功率。使用预先定义好的树型结构，例如H树型，导致所有的基本的存储器阵列块被放置在与根部(例如，存储器的中心)有相同的距离的地方。因此，获得贯穿于整个存储器的相对统一的地址访问时间。大量的存储器阵列分割使得更有效地冗余操作成为可能。使用预定义的树型结构，例如，H树型结构的存储器的系统结构，能够以相对小的速度和功率降级，很容易的使存储器定级到更高的或更低的密度。本发明的存储器结构是独立的存储器类型，并且能被修改去操作任何类型的半导体存储器。
上述的描述是例证性的并且不受限制。例如，本发明不限制到具有IO管脚的存储器结构，并且可能被修改具有分离的数据输入和数据输出管脚和对应的在本领域技术中众所周知的电路。因此，本发明的保护范围不应当仅仅被限制在上述的描述中，而应当参照所附属的权利要求及其等同物的保护范围中。

Claims (62)

1.一种半导体存储器，包含：
第一阵列块，该第一阵列块包含至少两个子阵列块和第一互连路由通道，通过该路由通道，第一组本地互连线路延伸，两个子阵列块中的每个子阵列块包含至少两个低级子阵列块和第二互连路由通道，通过该路由通道，第二组本地互连线路延伸，第一组本地互连线路被设置去传送输入信息，用于访问存储器中存储数据的位置，或从该位置中检索数据，并且第二组本地互连线路被设置传送输入信息的子集。
2.如权利要求1所述的存储器，进一步包含第一高级阵列块，该第一高级阵列块包含：
至少一个第二阵列块和所述第一阵列块，所述第二阵列块基本上相似于所述第一阵列块；和
第三互连路由通道，通过该路由通道，第三组本地互连线路延伸，第三组本地互连线路被设置传送输入信息的超集。
3.如权利要求1所述的存储器，其中第一组本地互连线路正交地延伸到第二组本地互连线路。
4.如权利要求1所述的存储器，其中第一互连路由通道比第二互连路由通道延伸一个更长的距离。
5.如权利要求1所述的存储器，进一步包含：第一解码电路，该第一解码电路被设置用来充分地分析地址位以便选择至少两个子阵列块中的一个，和包括第二解码电路，该第二解码电路被设置用来充分地分析地址位的剩余子集，以便选择位于被选择的至少两个子阵列块中的一个中的至少两个低级子阵列块中的一个，该至少两个低级子阵列块中的一个包含相应于地址位的存储器位置。
6.如权利要求5所述的存储器，其中第一组本地互连线路被设置为至少传输地址位，和第二组本地互连线路被设置为至少传输地址位的剩余子集和由第一个解码电路提供的一个或多个解码信号。
7.如权利要求5所述的存储器，其中：
第一互连路由通道包含第一解码电路；和
在两个子阵列块中的每个中的第二互连路由通道包含相关的第二解码电路。
8.如权利要求5所述的存储器，其中第一互连路由通道包含第一解码电路和用于两个子阵列块中的每个中的部分或所有第二解码电路。
9.如权利要求1所述的存储器，其中
第一互连路由通道位于两个子阵列块之间；和
在两个子阵列块中的每个中的第二互连路由通道位于相关的两个低级子阵列块之间。
10.如权利要求9所述的存储器，其中第一组本地互连线路是来自一个金属层以便在第一组本地互连线路中的许多互连线路被连到两个子阵列块中的每一个的一部分上。
11.如权利要求9所述的存储器，其中在两个子阵列块中的每个中的第二组本地互连线路是来自一个金属层，以便在第二组本地互连线路中的许多互连线路被连到相关的两个低级子阵列块中的每一个的一部分上。
12.如权利要求1所述的存储器，其中：
每个低级子阵列块包含多个存储器单元阵列块，每个存储器单元阵列块具有多个沿着预先设计的数量的行和列安排的存储器单元；和
第一和第二相邻的存储器单元阵列块被耦合到数据传输块，该数据传输块被设置为选择性的传输数据到在一个或两个第一和第二相邻的存储器单元阵列块中的多个存储器单元中的一个，或从在一个或两个第一和第二相邻的存储器单元阵列块中的多个存储器单元中的一个传输数据。
13.如权利要求12所述的存储器，其中每个低级子阵列块进一步包含延伸到相关的存储器单元阵列块上的多条数据线，该数据线被耦合到数据传输块以便在存储器访问操作中，借助于数据传输块，在数据线和一个或两个第一和第二存储器单元阵列块之间传输数据。
14.如权利要求13所述的存储器，其中数据传输块包含：
多个传感放大器；和
列多路复用器，该列多路复用器被设置为选择性的从在一个或两个第一和第二相邻的存储器单元阵列块中的多个存储器单元中选择的一个传输数据到多个传感放大器，
其中多个传感放大器被耦合在列多路复用器和数据线之间。
15.如权利要求12所述的存储器，其中在每个低级子阵列块中的每两个相邻的存储器单元阵列块以镜像方式构造。
16.如权利要求12所述的存储器，其中每个低级子阵列块包含至少一个多余的存储器单元阵列块。
17.如权利要求16所述的存储器，其中多余存储器单元阵列块至少之一被设置，以便包含一个或更多的损坏的单元的低级子阵列块的存储器单元阵列块能被相关的多余的存储器单元阵列块代替。
18.如权利要求16所述的存储器，其中至少一个多余的存储器单元阵列块被设置，以便在一个低级子阵列块的存储器单元阵列块中损坏的行或列能被相关的多余的单元阵列块的行或列代替。
19.如权利要求12所述的存储器，其中在每个低级子阵列块中的存储器单元阵列块的至少之一包含一个或多个的多余的单元的行和/或列。
20.如权利要求19所述的存储器，其中一个或多个在存储器单元阵列块至少之一中的多余的单元的行和/或列被设置，以便在低级子阵列块的任何存储器单元阵列块中的损坏的单元的行或列，能被相关的存储器单元阵列块至少之一的多余的行或列代替。
21.如权利要求12所述的存储器，其中：
在每个低级子阵列块中的每个存储器单元阵列块包含一个或多个多余的单元的行和/或列；和
在每个存储器单元阵列块中的一个或多个多余的单元的行和/或列被设置，以便在低级子阵列块的第一存储器单元阵列块中的损坏的单元的行或列能被第一存储器单元阵列块中的多余的行或列代替。
22.如权利要求12所述的存储器，其中：
第一互连路由通道或每个第二互连路由通道包含存储器单元的至少一个多余的块；和
每个存储器单元的多余的块被设置，以便在多个存储器单元阵列块的任何一个中的一个或多个损坏的存储器单元能被在存储器单元的多余的块的至少之一中的一个或更多的存储器单元代替。
23.如权利要求1所述的存储器，其中：
每个低级子阵列块包含多个沿着预定数量的行和列安排的存储器单元；
每个沿着每行的单元包含一个或多个终端，该终端耦合到一起形成沿着相关单元的行延伸的字线；和
每个沿着每列的单元包含一个或多个其它终端，该终端耦合到一起形成一个或多个沿着相关单元的列延伸的位线。
24.如权利要求23所述的存储器，其中每个低级子阵列块进一步包含数据传输块，该数据传输块被设置以便选择性的在选择的多个存储器单元和多个数据线之间传输数据。
25.如权利要求24所述的存储器，其中每个数据传输块包含多个传感放大器，该传感放大器耦合在相关的低级子块中的多个存储器单元和多个数据线之间，以便放大从选择的所述多个存储器单元中的一个接收的信号，并且在所述的数据线上提供该放大的信号。
26.如权利要求25所述的存储器，其中每个数据传输块进一步包含列多路复用器，该列多路复用器被设置为选择性的耦合在相关的低级子块中的多个单元列到相关的多个传感放大器。
27.如权利要求23所述的存储器，其中多个存储器单元是易失的或非易失的存储器单元。
28.如权利要求1所述的存储器，其中至少两个子阵列块基本上互相相似，并且至少两个低级子阵列块基本上互相相似。
29.如权利要求1所述的存储器，其中输入信息包含用于访问在半导体存储器中的存储器位置的地址位信息。
30.如权利要求1所述的存储器，其中：
每个低级子阵列块包含第一侧，该第一侧平行于第二组本地互连线路延伸，和第二侧，该第二侧平行于第一组本地互连线路延伸；和
每个低级子阵列块被耦合以便沿着第一侧接收解码的地址信号和沿着第二级接收或传输数据。
31.如权利要求1所述的存储器，其中：
两个子阵列块以镜像方式被构造；并且
在每个子阵列块中的两个低级子阵列块以镜像方式被构造。
32.如权利要求1所述的存储器，该存储器被设置以便在存储器访问被选择的至少两个子阵列块的一个中的至少两个低级子阵列块的一个传输或接收数据。
33.如权利要求1所述的存储器，其中每个第一和第二组本地互连线路被设置以便至少传输地址信号，解码地址信号，和数据信号。
34.如权利要求1所述的存储器，其中在两个子阵列块的每一个中第一组本地互连线路比第二组本地互连线路包含一个更多数量的互连线路。
35.如权利要求1所述的存储器，其中从第一互连路由通道延伸的预定数量的互连线路比从第二互连路由通道延伸的预定数量的互连线路有更宽的宽度。
36.一种具有多个存储器单元的半导体存储器，该存储器包含：
第一阵列块，该第一阵列块具有至少两个第一低级(1LL)块，该两个第一低级块被第一互连路由通道分离，通过该第一互连路由通道，第一组本地互连线路延伸，至少两个1LL块中的每一个包含至少两个第二低级(2LL)块，该第二低级块被第二互连路由通道分离，通过该第二互连路由通道，第二组本地互连线路正交延伸到第一组本地互连线路，至少两个2LL块中的每一个包含至少两个第三低级(3LL)块，该第三低级块被第三互连路由通道分离，通过该第三互连路由通道，第三组本地互连线路正交延伸到第二组本地互连线路，
其中第一组本地互连线路被设置以便传输输入信息用于访问一个或多个所述多个存储器单元，第二组本地互连线路被设置以便传输输入信息的子集S1，并且第三组本地互连线路被设置以便传输输入信息的子集S1的子集S2。
37.如权利要求36所述的存储器，该存储器进一步包含第一高级阵列块，该第一高级阵列块包含：
至少第二阵列块和所述第一阵列块，所述第二阵列块基本上相似于所述第一阵列块；
在所述第一和第二阵列块之间的第四互连路由通道；和
第四组本地互连线路，该互连线路通过第四互连路由通道正交的延伸到第三组本地互连线路，该第四组本地互连线路被设置以便传输输入信息的延伸集。
38.如权利要求36所述的存储器，其中第一互连路由通道比第二互连路由通道延伸更长的距离，而第二互连路由通道比第三互连路由通道延伸更长的距离。
39.如权利要求36所述的存储器，其中：
至少两个3LL块的每个包含多个存储器单元阵列块；
每个存储器单元阵列块包含多个沿着预定数量的行和列安排的存储器单元；和
在至少两个3LL中的每个中的第一和第二相邻的存储器单元阵列块被耦合到一个数据传输块，该数据传输块被设置以便选择性的传输数据到在第一和第二相邻存储器单元阵列块的一个或两者中的被选择的多个存储器单元中，或从在第一和第二相邻存储器单元阵列块的一个或两者中的被选择的多个存储器单元中传输数据。
40.如权利要求39所述的存储器，其中：
至少两个3LL块的每个进一步包含延伸到相关的多个存储器单元阵列块上的多个数据线；和
在至少两个3LL块的每个中的多条数据线被耦合到相关的数据传输块，以便在存储器访问操作中，借助于数据传输块在数据线和一个或两个第一和第二存储器单元阵列块之间传输数据。
41.如权利要求40所述的存储器，其中每个数据传输块包含：
多个传感放大器；和
列多路复用器，该列多路复用器被设置以便选择性的从在一个或两个第一和第二存储器单元阵列块中的多个存储器单元中选择一个传输数据到多个传感放大器，
其中多个传感放大器被耦合在列多路复用器和数据线之间。
42.如权利要求39所述的存储器，其中在至少两个3LL块的每个中的每两个相邻的存储器单元阵列块以镜像方式被构造。
43.如权利要求36所述的存储器，该存储器进一步包含：
第一解码电路，被设置为充分的分析地址位以便选择至少两个1LL块的一个；
第二解码电路，被设置为充分的分析地址位的剩余子集SS1，以便选择在至少两个1LL块的选择的一个中的至少两个2LL块的一个；和
第三解码电路，被设置为充分的分析地址位的剩余子集SS1的剩余子集SS2，以便选择在被选择的至少两个2LL块的一个中的至少两个3LL块的一个，在被选择的至少两个3LL块的一个中包含对应于地址位的存储器单元。
44.如权利要求43所述的存储器，其中：
第一组本地互连线路被设置以便至少传输地址位；
第二组本地互连线路被设置以便至少传输地址位的剩余子集SS1；和由第一解码电路提供的解码信号；和
第三组本地互连线路被设置以便至少传输地址位的剩余子集SS2和由第二解码电路提供的解码信号。
45.如权利要求36所述的存储器，其中多个存储器单元是易失的或非易失的存储器单元。
46.如权利要求36所述的存储器，其中：
该至少两个1LL块基本上彼此相似，
该至少两个2LL块基本上彼此相似，和
该至少两个3LL块基本上彼此相似。
47.如权利要求36所述的存储器，其中：
至少两个3LL块中的每个包含第一侧，该第一侧平行于第三组本地互连线路延伸，和第二侧，该第二侧平行于第二组本地互连线路延伸；和
至少两个3LL块的每个被耦合以便沿着第一侧接收解码的地址信号和沿着第二侧接收或传输数据。
48.如权利要求36所述的存储器，其中在存储器访问中，在被选择的至少两个2LL块的一个中的至少两个3LL块的一个中传输或接收数据。
49.如权利要求36所述的存储器，其中在一个存储器访问中，在从至少两个1LL块的每个中的被选择的至少两个2LL块的一个中的至少两个3LL块中的至少一个被选择以便同时的传输或接收数据。
50.如权利要求36所述的存储器，其中：
从第一互连路由通道延伸的预定数量的互连线路比从第二互连路由通道延伸的预定数量的互连线路有更宽的宽度；和
从第二互连路由通道延伸的预定数量的互连线路比从第三互连路由通道延伸的预定数量的互连线路有更宽的宽度。
51.一种形成具有多个存储器单元的半导体存储器的方法，包含：
形成第一阵列块，该阵列块包含至少两个第一低级(1LL)块，该第一低级块被第一互连路由通道分离，通过该路由通道，第一组本地互连线延伸；
形成在至少两个1LL块的每个中的至少两个第二低级(2LL)块，这两个2LL块被第二互连路由通道分离，通过该路由通道，第二组本地互连线路正交的延伸到第一组互连线路；和
形成在至少两个2LL块的每个中的至少两个第三低级(3LL)块，这两个3LL块被第三互连路由通道分离，通过该路由通道，第三组本地互连线路正交的延伸到第二组互连线路，
其中第一组本地互连线路被设置以便传输输入信息，用于访问一个或多个所述多个存储器单元，第二组本地互连线路被设置以便传输输入信息的子集S1，和第三组本地互连线路被设置以便传输输入信息的子集S1的子集S2。
52.如权利要求51所述的方法，进一步包含：形成第一高级阵列块，该第一高级阵列块至少包含所述第一阵列块和第二基本相似的阵列块，该第二阵列块被第四互连路由通道分离，通过该路由通道，第四组本地互连线路正交延伸到第三组本地互连线，第四组本地互连线被设置以便传输输入信息的延伸集。
53.如权利要求51所述的方法，进一步包含：
形成在至少两个3LL块的每个中的多个存储器单元阵列块，每个存储器单元阵列块具有沿预定数量的行和列安排的多个存储器单元；和
耦合在至少两个3LL块的每个中的第一和第二相邻的存储器单元阵列块到数据传输块，设置该数据传输块以便选择性的传输数据到在一个或两个第一和第二相邻的存储器单元阵列块中的选择的多个存储器单元中的一个，或从在一个或两个第一和第二相邻的存储器单元阵列块中的选择的多个存储器单元中的一个传输数据。
54.如权利要求53所述的方法，进一步包含：
放多个传感放大器在数据传输块中；和
放列多路复用器在数据传输块中，该列多路复用器被设置以便选择性的从在一个或两个第一和第二存储器阵列单元块中的选择的多个存储器单元传输数据到多个传感放大器，其中多个传感放大器被耦合在列多路复用器和数据线路之间。
55.如权利要求51所述的方法，进一步包含：
在第一互连路由通道中放置第一解码电路，该第一解码电路被设置为充分的分析地址位，以便选择至少两个1LL块中的一个；
在第二互连路由通道中放置第二解码电路，该第二解码电路被设置为充分的分析地址位的剩余子集SS1，以便选择在被选择的至少两个1LL块的一个中的至少两个2LL块中的一个；和
在第三互连路由通道中放置第三解码电路，该第三解码电路被设置为充分的分析地址位的剩余子集SS1的剩余子集SS2，以便选择在被选择的至少两个2LL块的一个中的至少两个3LL块中的一个，被选择的至少两个3LL块的其中一个包含和地址位相关的存储器单元。
56.如权利要求51所述的方法，其中：
该至少两个1LL块基本上彼此相似，
该至少两个2LL块基本上彼此相似，和
该至少两个3LL块基本上彼此相似。
57.如权利要求51所述的方法，其中：
从第一互连路由通道延伸的预定数量的互连线路比从第二互连路由通道延伸的预定数量的互连线路有更宽的宽度；和
从第二互连路由通道延伸的预定数量的互连线路比从第三互连路由通道延伸的预定数量的互连线路有更宽的宽度。
58.如权利要求51所述的方法，其中第一互连路由通道比第二互连路由通道延伸一个更长的距离，而第二互连路由通道比第三互连路由通道延伸更长的距离。
59.如权利要求51所述的方法，其中多个存储器单元是易失的或非易失的存储器单元。
60.一种形成半导体存储器的方法，包含：
形成第一阵列块，该阵列块具有多个存储器单元阵列块，每个存储器单元阵列块包含沿着预定数量的行和列安排的多个存储器单元；
形成第一高级-1(HL1)块，该第一HL1块至少包含所述第一阵列块和第二阵列块，所述第一和第二阵列块被第一互连路由通道分离，通过该路由通道，第一组本地互连线延伸；
形成第一高级-2(HL2)块，该HL2块至少包含所述第一HL1块和第二HL1块，第二HL1块基本上相似于第一HL1块，这第一和第二HL1块被第二互连路由通道分离，通过该路由通道，第二组本地互连线路正交的延伸到第一组本地互连线路；和
形成第一高级-3(HL3)块，该HL3块至少包含所述第一HL2块和第二HL2块，第二HL2块基本上相似于第一HL2块，所述第一和第二HL2块被第三互连路由通道分离，通过该路由通道，第三组本地互连线路正交的延伸到第二组本地互连线路，
其中第三组本地互连线路被设置以便传输输入信息用于访问一个或多个所述多个存储器单元，第二组本地互连线路被设置以便传输输入信息的子集S1，和第一组本地互连线路被设置以便传输输入信息的子集S1的子集S2。
61.如权利要求60所述的方法，其中第三互连路由通道比第二互连路由通道延伸一个更长的距离，而第二互连路由通道比第一互连路由通道延伸一个更长的距离。
62.如权利要求60所述的方法，其中在第一和第二HL1块的每一个中的，第一和第二相邻的存储器单元阵列块被耦合到一个数据传输块，该数据传输块被设置以便选择性的传输数据到在第一和第二相邻存储器单元阵列块的一个或两个中的选择的多个存储器单元中的一个或从在第一和第二相邻存储器单元阵列块的一个或两个中的选择的多个存储器单元中的一个传输数据。
CN01812359A 2000-07-05 2001-06-22 高速低功率半导体存储器结构 Pending CN1465095A (zh)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
US21578100P 2000-07-05 2000-07-05
US60/215,781 2000-07-05
US09/872,766 US6567290B2 (en) 2000-07-05 2001-06-01 High-speed low-power semiconductor memory architecture
US09/872,766 2001-06-01
PCT/US2001/019896 WO2002003459A2 (en) 2000-07-05 2001-06-22 High-speed low-power semiconductor memory architecture

Publications (1)

Publication Number Publication Date
CN1465095A true CN1465095A (zh) 2003-12-31

Family

ID=26910383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN01812359A Pending CN1465095A (zh) 2000-07-05 2001-06-22 高速低功率半导体存储器结构

Country Status (7)

Country Link
US (3) US6567290B2 (zh)
EP (1) EP1303877A2 (zh)
JP (1) JP2004503042A (zh)
KR (1) KR20030021242A (zh)
CN (1) CN1465095A (zh)
AU (1) AU2001270055A1 (zh)
WO (1) WO2002003459A2 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103885727A (zh) * 2014-04-02 2014-06-25 清华大学 合成孔径雷达实时转置处理方法及系统
CN104884992A (zh) * 2012-12-28 2015-09-02 皮克斯特隆尼斯有限公司 并入高纵横比电互连件的显示设备
CN112119458A (zh) * 2018-05-07 2020-12-22 美光科技公司 存储器装置的通道路由

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6567290B2 (en) * 2000-07-05 2003-05-20 Mosaic Systems, Inc. High-speed low-power semiconductor memory architecture
US6675319B2 (en) * 2000-12-27 2004-01-06 Han-Ping Chen Memory access and data control
US6804809B1 (en) * 2002-10-30 2004-10-12 Polarfab, Llc System and method for defining a semiconductor device layout
JP2005339674A (ja) * 2004-05-27 2005-12-08 Hitachi Ltd 半導体記憶装置
JP4534132B2 (ja) * 2004-06-29 2010-09-01 エルピーダメモリ株式会社 積層型半導体メモリ装置
JP4421957B2 (ja) * 2004-06-29 2010-02-24 日本電気株式会社 ３次元半導体装置
JP4721776B2 (ja) * 2004-07-13 2011-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7088638B1 (en) 2005-02-09 2006-08-08 International Business Machines Corporation Global and local read control synchronization method and system for a memory array configured with multiple memory subarrays
KR101399549B1 (ko) 2007-09-04 2014-05-28 삼성전자주식회사 반도체 메모리 장치 및 그것의 블록 관리 방법
US8397011B2 (en) * 2007-10-05 2013-03-12 Joseph Ashwood Scalable mass data storage device
US8230176B2 (en) * 2009-06-26 2012-07-24 International Business Machines Corporation Reconfigurable cache
WO2012168954A1 (en) 2011-06-10 2012-12-13 Micron Technology Inc. Apparatus and methods to perform read-while write (rww) operations
KR101905246B1 (ko) * 2014-09-30 2018-10-05 주식회사 엘지화학 리튬 이차전지의 제조방법
US10082541B2 (en) * 2015-06-11 2018-09-25 Altera Corporation Mixed redundancy scheme for inter-die interconnects in a multichip package

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1218406A (en) * 1968-07-04 1971-01-06 Ibm An electronic data processing system
US3633175A (en) * 1969-05-15 1972-01-04 Honeywell Inc Defect-tolerant digital memory system
US3753244A (en) * 1971-08-18 1973-08-14 Ibm Yield enhancement redundancy technique
US3781826A (en) * 1971-11-15 1973-12-25 Ibm Monolithic memory utilizing defective storage cells
US3753242A (en) * 1971-12-16 1973-08-14 Honeywell Inf Systems Memory overlay system
US3755791A (en) * 1972-06-01 1973-08-28 Ibm Memory system with temporary or permanent substitution of cells for defective cells
US3803560A (en) * 1973-01-03 1974-04-09 Honeywell Inf Systems Technique for detecting memory failures and to provide for automatically for reconfiguration of the memory modules of a memory system
US3821715A (en) * 1973-01-22 1974-06-28 Intel Corp Memory system for a multi chip digital computer
GB1461245A (en) * 1973-01-28 1977-01-13 Hawker Siddeley Dynamics Ltd Reliability of random access memory systems
JPS58222562A (ja) * 1982-06-19 1983-12-24 Mitsubishi Electric Corp 半導体記憶装置
JP2514365B2 (ja) * 1987-06-16 1996-07-10 三菱電機株式会社 機能ブロックのアドレスデコ−ド装置
DE3881883T2 (de) * 1988-08-30 1993-12-23 Ibm Digitales Filter für einen Sigma-Delta-Dekoder.
DE68929518T2 (de) * 1988-10-05 2005-06-09 Quickturn Design Systems, Inc., Mountain View Verfahren zur Verwendung einer elektronisch wiederkonfigurierbaren Gatterfeld-Logik und dadurch hergestelltes Gerät
US5452231A (en) * 1988-10-05 1995-09-19 Quickturn Design Systems, Inc. Hierarchically connected reconfigurable logic assembly
WO1990007777A1 (en) * 1988-12-24 1990-07-12 Alcatel N.V. Asynchronous timing circuit for a 2-coordinate memory
US5170375A (en) * 1989-04-21 1992-12-08 Siemens Aktiengesellschaft Hierarchically constructed memory having static memory cells
WO1991010198A1 (en) * 1990-01-05 1991-07-11 Maspar Computer Corporation Router chip with quad-crossbar and hyperbar personalities
US5208491A (en) * 1992-01-07 1993-05-04 Washington Research Foundation Field programmable gate array
US5452239A (en) * 1993-01-29 1995-09-19 Quickturn Design Systems, Inc. Method of removing gated clocks from the clock nets of a netlist for timing sensitive implementation of the netlist in a hardware emulation system
US5864165A (en) * 1994-11-02 1999-01-26 Lsi Logic Corporation Triangular semiconductor NAND gate
US5973376A (en) * 1994-11-02 1999-10-26 Lsi Logic Corporation Architecture having diamond shaped or parallelogram shaped cells
JP3235390B2 (ja) * 1995-02-03 2001-12-04 株式会社日立製作所 析出強化型オーステナイト鋼単結晶及びその用途
US5594363A (en) * 1995-04-07 1997-01-14 Zycad Corporation Logic cell and routing architecture in a field programmable gate array
US5712579A (en) * 1995-10-16 1998-01-27 Xilinx, Inc. Deskewed clock distribution network with edge clock
US5742181A (en) * 1996-06-04 1998-04-21 Hewlett-Packard Co. FPGA with hierarchical interconnect structure and hyperlinks
US5987086A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic layout standard cell routing
US6006024A (en) * 1996-11-01 1999-12-21 Motorola, Inc. Method of routing an integrated circuit
US5984510A (en) * 1996-11-01 1999-11-16 Motorola Inc. Automatic synthesis of standard cell layouts
DE19740695C2 (de) * 1997-09-16 2002-11-21 Infineon Technologies Ag Datenspeicher mit Mehrebenenhierarchie
US6545505B1 (en) * 1997-09-30 2003-04-08 Cypress Semiconductor Corporation Hybrid routing architecture for high density complex programmable logic devices
US5966027A (en) * 1997-09-30 1999-10-12 Cypress Semiconductor Corp. Symmetric logic block input/output scheme
US6242767B1 (en) * 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
US6038627A (en) * 1998-03-16 2000-03-14 Actel Corporation SRAM bus architecture and interconnect to an FPGA
US6407576B1 (en) * 1999-03-04 2002-06-18 Altera Corporation Interconnection and input/output resources for programmable logic integrated circuit devices
US6486702B1 (en) * 1999-07-02 2002-11-26 Altera Corporation Embedded memory blocks for programmable logic
US6294926B1 (en) * 1999-07-16 2001-09-25 Philips Electronics North America Corporation Very fine-grain field programmable gate array architecture and circuitry
US6285212B1 (en) * 2000-03-06 2001-09-04 Actel Corporation Block connector splitting in logic block of a field programmable gate array
US6467074B1 (en) * 2000-03-21 2002-10-15 Ammocore Technology, Inc. Integrated circuit architecture with standard blocks
US6567290B2 (en) * 2000-07-05 2003-05-20 Mosaic Systems, Inc. High-speed low-power semiconductor memory architecture
US6613611B1 (en) * 2000-12-22 2003-09-02 Lightspeed Semiconductor Corporation ASIC routing architecture with variable number of custom masks
US6885043B2 (en) * 2002-01-18 2005-04-26 Lightspeed Semiconductor Corporation ASIC routing architecture

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104884992A (zh) * 2012-12-28 2015-09-02 皮克斯特隆尼斯有限公司 并入高纵横比电互连件的显示设备
CN103885727A (zh) * 2014-04-02 2014-06-25 清华大学 合成孔径雷达实时转置处理方法及系统
CN112119458A (zh) * 2018-05-07 2020-12-22 美光科技公司 存储器装置的通道路由
CN112119458B (zh) * 2018-05-07 2022-03-25 美光科技公司 存储器装置的通道路由
US11658156B2 (en) 2018-05-07 2023-05-23 Micron Technology, Inc. Channel routing for memory devices

Also Published As

Publication number Publication date
US7020001B2 (en) 2006-03-28
US6809947B2 (en) 2004-10-26
US6567290B2 (en) 2003-05-20
WO2002003459A3 (en) 2002-05-30
WO2002003459A2 (en) 2002-01-10
US20020012262A1 (en) 2002-01-31
JP2004503042A (ja) 2004-01-29
KR20030021242A (ko) 2003-03-12
US20050041513A1 (en) 2005-02-24
US20030161203A1 (en) 2003-08-28
EP1303877A2 (en) 2003-04-23
AU2001270055A1 (en) 2002-01-14

Similar Documents

Publication Publication Date Title
CN1465095A (zh) 高速低功率半导体存储器结构
CN1134016C (zh) 动态存储器
US6069039A (en) Plane decode/virtual sector architecture
KR100950634B1 (ko) 입방 메모리 어레이, 메모리 회로 생성 방법, 입방 메모리 어레이 작동 방법 및 메모리 장치 보유 회로
CN1039606C (zh) 消除存储器件中故障的冗余电路
US8547719B2 (en) Stacked memory device and method thereof
JPH04228188A (ja) 半導体記憶装置
US9001584B2 (en) Sub-block decoding in 3D memory
JP3212867B2 (ja) 半導体記憶装置
CN101038922A (zh) 非易失存储器装置和用于其的操作方法
KR20210047413A (ko) 플래시 메모리 장치 및 플래시 메모리 셀들을 포함하는 컴퓨팅 장치
KR0158112B1 (ko) 다수개의 뱅크들을 가지는 반도체 메모리 장치
CN1135563C (zh) 具有高空间效率的布图的半导体存储器
US20020163033A1 (en) Non-volatile semiconductor memory
US6249451B1 (en) Data line connections with twisting scheme technical field
US8230167B1 (en) Block mapping circuit and method for memory device
KR100666325B1 (ko) 메모리 셀 어레이 블록 할당 방법, 메모리 셀 어레이블록의 어드레싱 방법 및 이를 이용한 반도체 메모리 장치
CN1637939A (zh) 半导体存储装置
CN1629974A (zh) 存储电路及其生成方法
EP0913831B1 (en) Space-efficient master data line (MDQ) switch placement
JP4033438B2 (ja) 半導体記憶装置
USRE38651E1 (en) Variable depth and width memory device
CN1959844A (zh) 半导体存储器件
KR100307219B1 (ko) 디램의구성방법
CN118430604A (zh) 存储阵列、存储装置及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication