CN112119458A - 存储器装置的通道路由 - Google Patents

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Abstract

描述用于在存储器装置与主机装置的接口之间路由信号的系统及装置。一些存储器技术可具有经定义预配置接口(例如，凸出)，其中每一接口端子可具有特定位置及特定功能。使用预配置接口可允许装置制造商及存储器制造商制造能够在无特定设计的情况下彼此连接的部件。在一些情况中，存储器装置可包含重布层，所述重布层包含多个互连件，所述多个互连件可经配置以耦合所述存储器装置的通道端子与相关联于所述主机装置的接口。

Description

存储器装置的通道路由
交叉参考
本专利申请案主张基思(Keeth)在2019年3月11日申请的标题为“存储器装置的通道路由(CHANNEL ROUTING FOR MEMORY DEVICES)”的第16/298,338号美国专利申请案及由基思在2018年5月7日申请的标题为“存储器装置的通道路由(CHANNEL ROUTING FORMEMORY DEVICES)”的第62/667,897号美国临时专利申请案的优先权，所述专利申请案中的每一者被转让给其受让人，且其中每一者以全文引用方式并入本文中。
背景技术
下文大体上涉及与存储器装置的系统及装置通道路由。
存储器装置广泛用于在各种电子装置中存储信息，所述电子装置例如计算机、无线通信装置、相机、数字显示器及类似物。信息通过编程存储器装置的不同状态被存储。举例来说，二进制装置具有两种状态，通常由逻辑“1”或逻辑“0”标示。在其它系统中，可存储两种以上状态。为了存取经存储信息，电子装置的组件可读取或感测存储器装置中的经存储状态。为了存取信息，电子装置的组件可写入或编程存储器装置中的状态。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)及其它。存储器装置可为易失性或非易失性的。非易失性存储器(例如，FeRAM)可甚至在不存在外部电源的情况下维持其经存储逻辑状态达延长时段。易失性存储器装置(例如，DRAM)可随时间的推移丢失其经存储状态，除非其由外部电源周期性刷新。FeRAM可使用类似装置架构作为易失性存储器但可具有非易失性性质，这是由于使用了铁电电容器作为存储装置。
改进存储器装置大体上可包含增加存储器单元密度、提高读取/写入速度、提高可靠性、增加数据保留、降低电力消耗或降低制造成本等等。先进的存储器技术已实现这些度量中的许多度量的改进，但高可靠性、低延时及/或低功率装置往往很贵且无法扩展。随着高可靠性、低延迟、低功率存储器的应用数量的增加，对可扩展、高效且具有成本效益的装置的需求也随之增加。
附图说明
图1说明根据本发明的实例的支持存储器装置的通道路由的存储器裸片的实例。
图2说明根据本发明的实例的支持存储器装置的通道路由的装置的实例。
图3说明根据本发明的实例的支持存储器装置的通道路由的装置的实例。
图4说明根据本发明的实例的支持存储器装置的通道路由的存储器裸片的实例。
图5说明根据本发明的实例的支持存储器装置的通道路由的数据通道的实例。
图6说明根据本发明的实例的支持存储器装置的通道路由的图的实例。
图7说明根据本发明的实例的支持存储器装置的通道路由的图的实例。
图8说明根据本发明的实例的支持存储器装置的通道路由的图的实例。
图9说明根据本发明的实例的支持存储器装置的通道路由的装置的实例。
图10说明根据本发明的实例的支持存储器装置的通道路由的装置的实例。
图11说明根据本发明的实例的支持存储器装置的通道路由的图的实例。
具体实施方式
一些存储器装置包含各种组件之间的相对较长的导电路径且需要增加的电力来通过较长导电路径执行操作(例如，存取操作)。一些存储器技术可包含遍及裸片区分布的多个通道端子。遍及裸片区分布通道端子可缩短主机装置与存储器单元之间的导电路径且可减少用于存取存储器单元的电力量。存储器技术的此类配置可能不能与例如用于某些存储器技术的凸出(bumpout)的其它(例如，预先存在的)接口完全或容易地兼容。描述用于在针对存储器技术的存储器装置与接口(例如，HBM或HBM2的凸出)之间路由通道的系统及装置。
本文中描述用于在存储器装置与主机装置的接口之间路由信号的系统及装置。一些存储器技术具有经定义预配置接口(例如，凸出)，其中每一接口端子可具有特定位置及特定功能。使用预配置接口可促进制造能够在无特定设计的情况下彼此连接的部件。在一些情况中，存储器装置可包含包含多个互连件的重布层。多个互连件可经配置以耦合存储器装置的通道端子与相关联于主机装置的接口。
下文在图1中说明的示范性系统的上下文中进一步描述上文介绍的本发明的特征。特定实例及其它特征由涉及与存储器装置的通道路由的设备图及系统图(图2到11)进一步说明且参考所述设备图及系统图进行描述。
图1说明根据本发明的各种方面的实例存储器裸片100。在一些实例中，存储器裸片100也可称为电子存储器设备、存储器阵列、存储器单元阵列或存储器单元层。存储器裸片100可包含包括可编程以存储不同状态的存储器单元105的存储器阵列148。存储器单元105可经布置于可独立地存取的一或多个存储器单元存储体中。每一存储器单元105可编程以存储标示为逻辑0及逻辑1的两种状态。在一些情况中，存储器单元105经配置以存储两种以上逻辑状态。
存储器单元105可存储表示电容器中的可编程状态的电荷；举例来说，带电及不带电电容器可分别表示两种逻辑状态。DRAM架构可使用此设计，且所采用的电容器可包含具有线性或顺电电极化性质的电介质材料作为绝缘体。FeRAM架构也可采用此设计。
可通过激活存取线110及数字线115对存储器单元105执行例如读取及写入的操作。存取线110也可称为字线110，且位线115也可称为数字线115。在不失理解或操作的情况下，对字线及位线或其类似物的参考是可互换的。激活字线110或数字线115可包含将电压施加于相应线。字线110及数字线115可由导电材料制成，例如金属(例如，铜(Cu)、铝(Al)、金(Au)、钨(W)等)、金属合金、碳、导电掺杂半导体或其它导电材料、合金、化合物或类似物。
根据图1的实例，每一行存储器单元105连接到单个字线110，且每一列存储器单元105连接到单个数字线115。通过激活一条字线110及一条数字线115(例如，将电压施加于字线110或数字线115)，可在其相交点处存取单个存储器单元105。存取存储器单元105可包含读取或写入存储器单元105。字线110与数字线115的相交点可称为存储器单元的地址。另外或替代地，例如，每一行存储器单元105可经布置于一或多个存储器单元存储体中。
在一些架构中，单元的逻辑存储装置(例如，电容器)可通过选择组件(未展示)与数字线电隔离。字线110可连接到且可控制所述选择组件。举例来说，所述选择组件可为晶体管，且字线110可连接到晶体管的栅极。激活字线110在存储器单元105的电容器与其对应数字线115之间产生电连接或闭合电路。接着，可存取数字线以读取或写入存储器单元105。
存取存储器单元105可通过行解码器120及列解码器130控制。举例来说，行解码器120可从存储器控制器140接收行地址且基于接收到的行地址激活适当字线110。类似地，列解码器130从存储器控制器140接收列地址且激活适当数字线115。行解码器120及列解码器130可分别接收定位于一个特定存储器单元存储体内的存储器单元的行地址及列地址。另外或替代地，每一存储器单元存储体可与单独行解码器120及列解码器130电子通信。举例来说，存储器裸片100可包含标记为WL_1到WL_M的多条字线110及标记为DL_1到DL_N的多条数字线115，其中M及N取决于阵列大小。因此，通过激活字线110及数字线115，例如，WL_2及DL_3，可存取其相交点处的存储器单元105。
在存取存储器单元105之后，可由感测组件125读取或感测所述单元以确定存储器单元105的经存储状态。举例来说，在存取存储器单元105之后，存储器单元105的电容器可放电到其对应数字线115上。使电容器放电可起因于偏置电容器或将电压施加于电容器。放电可导致数字线115的电压中的变化，感测组件125可将所述变化与参考电压(未展示)进行比较以便确定存储器单元105的经存储状态。举例来说，如果数字线115具有比参考电压更高的电压，那么感测组件125可确定存储器单元105中的经存储状态是逻辑1，且反之亦然。感测组件125可包含各种晶体管或放大器以便检测及放大信号中的差，这可称为锁存。接着，检测到的存储器单元105的逻辑状态可通过列解码器130输出作为输出135。在一些情况中，感测组件125可为列解码器130或行解码器120的部分。或者，感测组件125可连接到列解码器130或行解码器120或与列解码器130或行解码器120电子通信。
存储器单元105可通过类似地激活相关字线110及数字线115被设置或写入-例如，逻辑值可被存储于存储器单元105中。列解码器130或行解码器120可接受将写入到存储器单元105的数据，例如输入/输出135。存储器单元105可通过跨电容器施加电压来写入。在下文更详细论述此过程。
在一些情况中，通过输入/输出135与主机装置路由信号可使用额外互连件。当存储器裸片100的凸出矩阵不匹配主机装置的凸出矩阵时可发生此类情况。本文中揭示用于耦合较细粒度的DRAM存储器堆叠与HBM凸出或HBM2凸出的系统及装置。还揭示用于耦合较细粒度的DRAM存储器堆叠与HBM凸出(例如，HBM3)(包含遍及裸片区分布的凸出(例如，图11))的系统及装置。
存储器控制器140可通过各种组件(例如，行解码器120、列解码器130及感测组件125)控制存储器单元105的操作(例如，读取、写入、重写、刷新、放电等)。存储器控制器140可为存储器裸片100的组件，或在各种实例中可在存储器裸片100外部。在一些情况中，行解码器120、列解码器130及感测组件125中的一或多者可与存储器控制器140共同定位。存储器控制器140可产生行及列地址信号以便激活所要字线110及数字线115。存储器控制器140可经由横穿存储器阵列148的至少一个通道激活特定存储器单元存储体的所要字线110及数字线115。存储器控制器140还可产生且控制在存储器裸片100的操作期间使用的各种电压或电流。举例来说，其可在存取一或多个存储器单元105之后将放电电压施加于字线110或数字线115。存储器控制器140可经由通道145耦合到存储器单元105。在图1中将通道145说明为与行解码器120及列解码器130的逻辑连接，但所属领域的技术人员应认识到，可采用其它配置。如本文中描述，存储器控制器140每时钟循环可多次与单元105交换数据(例如，来自读取或写入操作)。
存储器控制器140还可经配置以与主机装置(未展示)传达命令、数据及其它信息。存储器控制器140可使用调制方案来调制在存储器阵列与主机装置之间传达的信号。在一些情况中，使用的调制方案可基于用于耦合主机装置与存储器装置的通信媒体(例如，有机衬底或高密度中介层)的类型选择。I/O接口可基于选择了哪一类型的调制方案进行配置。
存储器裸片100可包含存储器阵列148，其可上覆于例如阵列下CMOS(CuA)150的互补金属氧化物半导体(CMOS)区。存储器阵列148可包含连接到字线110及数字线115的存储器单元105。CuA 150可下伏于存储器阵列148且包含支持电路系统。CuA 150可下伏于行解码器120、感测组件125、列解码器130及/或存储器控制器140。或者，CuA 150可包含行解码器120、感测组件125、列解码器130及存储器控制器140中的一或多者。支持电路系统可支持以堆叠式配置存在的一或多个额外存储器单元阵列。在堆叠式配置中，CuA 150可促进存取每一阵列中的一或多个存储器单元。举例来说，CuA 150可促进耦合到存储器阵列148的通道的存储器单元、耦合到耦合到存储器列148的额外阵列的通道的存储器单元与控制器之间的数据传送。
一般来说，本文论述的经施加电压或电流的振幅、形状或持续时间可调整或改变且可针对在操作存储器裸片100中论述的各种操作不同。此外，可同时存取存储器裸片100内的一个、多个或所有存储器单元105；例如，可在其中所有存储器单元105或一群组存储器单元105都被设置到单个逻辑状态的复位操作期间同时存取存储器裸片100的多个或所有单元。
图2说明根据本发明的各种实例的支持存储器装置的通道路由的设备或系统200。系统200可包含主机装置205及多个存储器装置210。多个存储器装置210可为精细粒度的存储器装置(例如，精细粒度的DRAM或精细粒度的FeRAM)的实例。
主机装置205可为处理器(例如，中央处理单元(CPU)、图形处理单元(GPU))或芯片上系统(SoC)。在一些情况中，主机装置205可为与存储器装置分离的组件使得主机装置205可与存储器装置分开制造。主机装置205可在存储器装置210外部(例如，膝上型计算机、服务器、个人计算装置、智能电话、个人计算机)。在系统200中，存储器装置210可经配置以存储用于主机装置205的数据。
主机装置205可使用通过信号路径传递的信号与存储器装置210交换信息。信号路径可为消息或传输从传输组件达到接收组件所采用的任何路径。在一些情况中，信号路径可为与至少两个组件耦合的导体，其中导体可选择性地允许电子在至少两个组件之间流动。信号路径可如针对无线通信(例如，射频(RF)或光学)的情况中那样形成于无线媒体中。在一些情况中，信号路径可至少部分包含高密度中介层，例如硅中介层。信号路径可至少部分包含例如存储器装置的有机衬底的第一衬底及例如可与存储器装置210及主机装置205中的至少一者(如果并非是两者)耦合的封装衬底(例如，第二有机衬底)的第二衬底。
在一些应用中，系统200可受益于主机装置205与存储器装置210之间的高速连接。因而，一些存储器装置210支持具有每秒数太字节(TB/s)带宽要求的应用、过程、主机装置或处理器。在可接受能量预算内满足此带宽约束在某些背景下提出挑战。
存储器装置210可经配置使得存储器装置210中的存储器单元与主机装置205之间的信号路径在材料性质、操作环境、组件布局及应用所允许的情况下尽可能短。举例来说，存储器装置210可为在主机装置与存储器阵列之间具有点到点连接的无缓冲存储器装置。在另一实例中，耦合存储器装置210与主机装置205的数据通道可包括一点到多点配置，其中主机装置205的一个引脚与至少两个存储器阵列的对应引脚耦合。在另一实例中，耦合存储器装置210与主机装置205的数据通道可经配置成比其它设计短，例如其它接近存储器应用(例如，采用GDDR5兼容DRAM的图形卡)。
在一些情况中，高密度中介层(例如，硅中介层或玻璃中介层)可用于耦合存储器装置210与主机装置205。取决于主机装置205的约束(例如，带宽约束)，可使用各种不同类型的通信媒体(例如，硅中介层或有机中介层)。存储器装置210的存储器裸片可经配置以与多种类型的通信媒体(例如，中介层及/或多种类型的衬底，例如有机衬底)一起工作。因而，存储器装置210的存储器裸片可基于用于耦合主机装置205与存储器装置210的通信媒体(例如，衬底或高密度中介层)的类型重新配置。
在一些情况中，主机装置205可经配置有包括端子设计(例如，矩阵或图案)的特定接口或凸出，且存储器装置210可经配置有不同端子矩阵。此失配可使存储器装置210与主机装置205难以通信。重布层可包含经配置以耦合主机装置205的端子设计与存储器装置210的端子设计的多个互连件。此配置可使具有非匹配凸出的装置能够彼此通信。
图3说明根据本发明的各种实例的一或多个装置300的实例。存储器装置300包含至少一个存储器裸片305及通信媒体310。在一些情况中，通信媒体310可为衬底的实例。
存储器裸片305可包含可编程以存储不同逻辑状态的多个存储器单元(如图1中展示且参考图1描述)。举例来说，每一存储器单元可经编程以存储一或多个逻辑状态(例如，逻辑‘0’、逻辑‘1’、逻辑‘00’、逻辑‘01’、逻辑‘10’、逻辑‘11’)。存储器裸片305的存储器单元可使用任何数量的存储技术来存储数据，包含DRAM、FeRAM、相变存储器(PCM)、3DXPointTM存储器、NAND存储器、NOR存储器或其组合。在一些情况中，单个存储器装置可包含使用第一存储器技术(例如，DRAM)的第一存储器裸片及使用不同于第一存储器技术的第二存储器技术(例如，FeRAM)的第二存储器裸片。
存储器裸片305可为二维(2D)存储器单元阵列的实例。在一些情况中，多个存储器裸片305可彼此上下堆叠以形成三维(3D)阵列。存储器裸片可包含彼此上下堆叠的多个存储器单元层。如与2D阵列相比，此配置可增加可形成于单个裸片或衬底上的存储器单元的数量。此又可降低存储器阵列的制造成本或增加存储器阵列的性能或两者。阵列的每一层级可经定位使得跨每一层级的存储器单元可彼此近似对准，从而形成存储器单元堆叠。在一些情况中，存储器裸片305可直接彼此上下堆叠。在其它情况中，存储器裸片305中的一或多者可经定位远离存储器裸片的堆叠(例如，在不同存储器堆叠中)。
举例来说，第一存储器装置315可为包含单个存储器裸片305及通信媒体310的单个裸片封装的实例。第二存储器装置320可为包含两个存储器裸片305-a:b及通信媒体310的两高式(two-high)装置的实例。第三存储器装置325可为包含四个存储器裸片305-a到305-d及通信媒体310的四高式装置的实例。第四存储器装置330可为包含八个存储器裸片305-a到305-h及通信媒体310的八高式装置的实例。存储器装置300可包含任何数量的存储器裸片305，在一些实例中，其可堆叠于共同中介层(例如，共同衬底)的顶部上。将裸片展示为不同阴影以更清楚地展现不同层。在一些情况中，不同层中的存储器裸片可类似于存储器装置中的邻近裸片那样进行配置。
存储器裸片305可包含一或多个通路(例如，穿硅通路(TSV))。在一些情况中，一或多个通路可为耦合控制器与存储器单元的内部信号路径的部分。通路可用于在例如存储器裸片100彼此上下堆叠时在存储器裸片305之间通信。一些通路可用于促进存储器装置的控制器与存储器裸片305的至少一些存储器裸片之间的通信。在一些情况中，单个通路可与多个存储器裸片305耦合。
通信媒体310可为用于耦合存储器裸片305与主机装置(图3中未展示)使得信号可在存储器裸片305与主机装置之间进行交换的任何结构或媒体。通信媒体310可为衬底、有机衬底、高密度中介层、硅中介层、玻璃中介层、硅光子、光学通信或其它有线通信的实例。在一些情况中，通信媒体310可为可受益于多配置I/O的任何结构。通信媒体310可定位于存储器阵列的上方、下方或侧。通信媒体310可不限于处于其它组件下方但可相对于存储器阵列及/或其它组件呈任何配置。在一些例子中，通信媒体310可称为衬底，然而，此类参考不被认为是限制性的。
通信媒体310可由不同类型的材料形成。在一些情况中，通信媒体310可为一或多个有机衬底。举例来说，通信媒体310可包含与主机装置及存储器裸片305的堆叠中的至少一者(如果并非是两者)耦合的封装衬底(例如，有机衬底)。在另一实例中，通信媒体310可包含存储器装置的有机衬底及封装衬底。衬底可为机械地支撑及/或电连接组件的印刷电路板的实例。衬底可使用从层压于非导电材料的层上及/或之间的导电材料(例如，铜)的一或多个层蚀刻的导电轨、垫及其它特征。组件可被紧固(例如，焊接)到衬底上以电连接且机械地紧固所述组件。在一些情况中，衬底的非导电材料可由包含树脂浸渍的酚醛纸或酚醛棉纸、树脂浸渍的玻璃纤维、金属芯板、聚酰亚胺箔、卡普顿(Kapton)、UPILEX、聚酰亚胺-含氟聚合物复合箔、味之素堆积膜(ABF)或其它材料或其组合的多种不同材料形成。
在一些情况中，通信媒体310可为例如硅中介层或玻璃中介层的高密度中介层。此高密度中介层可经配置以在经连接组件(例如，存储器装置及主机装置)之间提供宽的通信通路。高密度中介层可包含可展现针对在装置之间通信的高电阻(例如，相对有损耗)的多个通道。由于用于形成通道的导体的尺寸，通道可为高电阻性的。在一些情况中，通道在一些情况中可独立于彼此。一些通道可为单向的，且一些通道可为双向的。
高密度中介层可通过供应较高数量的通道连接组件来提供宽的通信通路。在一些情况中，通道可为细连接器迹线(例如，铜)，借此使每一个别通道有损耗。因为每一通道可为高电阻性的，所以随着传送数据的频率增加，传送数据所需的电力与频率呈非线性关系上升。此类特性可强加在给定通过硅中介层的通道的传输电力量的情况下可用于传输数据的实际频率阈值(例如，上限)。
为了增加给定时间量内传送的数据量，高密度中介层可包含数量非常高的通道。因而，使用高密度中介层的存储器装置的总线可比在一些DRAM架构(例如DDR4(双倍数据速率第四代同步动态随机存取存储器)或GDDR5(双倍数据速率类型五同步图形随机存取存储器))中使用的其它类型存储器装置(例如，使用有机衬底的存储器装置)的总线宽。衬底(例如，硅、玻璃、有机物)可由不同于形成封装的衬底的第二材料的第一材料(例如，硅、玻璃、有机物)形成。在一些情况中，第一材料可与第二材料相同。
存储器裸片305可与内置自测试(BIST)衬底耦合。BIST衬底可与通信媒体310耦合。存储器堆叠可为无缓冲的，意味着基底层可不包含重新驱动器以及其它组件。BIST衬底可经配置有允许对存储器堆叠进行测试的组件，而非执行缓冲器的功能的组件。在此类情况中，存储器堆叠可为无缓冲的且具有BIST衬底。
图4说明根据本发明的各种实例的存储器裸片400的实例。存储器裸片400可为参考图3描述的存储器裸片305的实例。在一些情况中，存储器裸片400可称为存储器阵列、存储器单元阵列或存储器单元层。存储器裸片400的各种组件可经配置以促进主机装置与同存储器裸片400相关联的存储器装置之间的高带宽数据传送。
存储器裸片400可包含多个存储器单元存储体405(如通过白色框表示)、横穿存储器裸片400的存储器单元的多个输入/输出(I/O)区410(有时称为I/O条带或I/O区域)及耦合存储器裸片400与主机装置的多个数据通道415。存储器单元存储体405中的每一者可包含经配置以存储数据的多个存储器单元。存储器单元可为DRAM存储器单元、FeRAM存储器单元或其它类型的存储器单元。多个I/O区410中的至少一些区(如果并非是每一区)可包含经配置以耦合存储器裸片400的存储器单元与电源及接地的多个电源引脚及接地引脚。
存储器裸片400可划分成与不同数据通道415相关联的单元区域420。举例来说，单个数据通道415可经配置以耦合单个单元区域420与主机装置。I/O通道的引脚可经配置以将存储器裸片400的多个单元区域420耦合到电源、接地、虚拟接地及/或其它支持组件。
为了在主机装置(未展示)与存储器裸片400之间提供高数据吞吐量(例如，数TB/s)，任何给定存储器单元与主机接口之间的路径长度可相较于先前解决方案缩短。另外，缩短任何给定存储器单元与主机装置之间的数据路径还可降低在那个给定存储器单元的存取操作(例如，读取操作或写入操作)期间消耗的电力。可采用不同架构及/或策略来减小数据路径的大小。
在一些实例中，存储器裸片400可经分区多个单元区域420。每一单元区域420可与数据通道415相关联。作为一个实例说明两种不同类型的单元区域420，但是整个存储器裸片400可经填入有具有任何形状的任何数量的单元区域420。单元区域420可包含多个存储器单元存储体405。在单元区域420中可存在任何数量的存储体405。举例来说，存储器裸片400说明可包含八个存储体405的第一单元区域420及可包含十六个存储体405-a的第二单元区域420-a。
然而，单元区域中的其它数量的存储体是可行的(例如，二个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个、十六个、十七个、十八个、十九个、二十个、二十一个、二十二个、二十三个、二十四个、二十五个、二十六个、二十七个、二十八个、二十九个、三十个、三十一个、三十二个等)。单元区域420的大小可基于主机装置的带宽约束、主机装置或存储器装置的电力要求、数据通道的大小、用于耦合存储器裸片400与主机装置的中介层的类型、与数据通道相关联的数据速率、其它考虑或其任何组合进行选择。在一些情况中，存储器裸片400可经分区使得每一单元区域420可为相同大小。在其它情况中，存储器裸片400可经分区使得存储器裸片400可具有不同大小的单元区域420。
数据通道415(与单元区域相关联)可包含用于耦合单元区域420的存储器单元与主机装置的一定数量的引脚。数据通道415的至少一部分可包括衬底(例如，高密度中介层或有机衬底)的通道。数据通道415可包含指定在数据通道415存在多少数据引脚425(有时称为DQ引脚)的数据宽度。举例来说，数据通道可具有两个数据引脚(例如，X2通道)、四个数据引脚(例如，X4通道)、八个数据引脚(例如，X8通道)、十六个数据引脚(例如，X16通道)等的通道宽度。数据通道还可包含至少一个命令/地址(C/A)引脚430。单元区域420中的每一存储器单元可经配置以使用与单元区域420相关联的引脚425、430将数据传送到主机装置及从主机装置传送数据。数据通道415还可包含时钟引脚(例如，CLK)及/或读取时钟引脚或传回时钟引脚(RCLK)。
在一些情况中，数据通道的通道宽度可基于用于耦合存储器装置与主机装置的通信媒体(例如，高密度中介层或有机衬底)的类型改变。举例来说，如果第一衬底(例如，高密度中介层)用于耦合存储器装置与主机装置，那么通道宽度可为X8。然而，在另一实例中，如果不同衬底(例如，有机衬底)用于耦合存储器装置与主机装置，那么通道宽度可为X4。存储器裸片400的I/O接口(图4中未展示)可经配置以支持两种通道宽度。在一些例子中，为了维持数据宽度、数据吞吐量或数据可存取性，可使用不同调制方案跨具有不同宽度的通道传达数据。举例来说，PAM4可用于调制跨X4通道传达的信号，且NRZ可用于调制跨X8通道传达的信号。
在一些情况中，通道可使用作为扇出封装的部分的互连件与主机装置耦合。以此方式，存储器裸片400可实现遍及存储器裸片400分布的短引脚长度及通道的优点且仍与主机装置耦合。
在一些情况中，I/O区410(例如，I/O条带)可平分单元区域420中的存储器单元存储体405。以此方式，可缩短任何个别存储器单元的数据路径。
图5说明根据本发明的各种实例的支持存储器装置的通道路由的数据通道配置500的实例。举例来说，第一数据通道配置505说明服务第一单元区域515的独立数据通道510。第二数据通道配置520说明其中两个单元区域(例如，第二单元区域530及第三单元区域535)的数据通道共享时钟引脚的数据通道对525。在一些情况中，数据通道配置的通道宽度可至少部分基于用于耦合主机装置与存储器装置的通信媒体(例如，有机衬底或高密度中介层)的类型进行调整。举例来说，如果使用了有机衬底，那么数据通道可具有第一通道宽度，且如果使用了高密度中介层，那么数据通道可具有大于第一通道宽度的第二通道宽度(例如，两倍那么大)。
数据通道510说明包含具有通道宽度四(例如，存在四个数据引脚)的八个层的堆叠式存储器装置的数据通道。数据通道510中的每一行引脚可与单独层中的单元区域相关联。第一单元区域515说明单个层的单元区域。因而，第一单元区域515可与数据通道510的引脚的单个行相关联。数据通道中的引脚的数量可为基于存储器装置中的层的数量，这是因为单个数据通道可经配置以与多个层耦合。
在一些情况中，术语数据通道可指代与单个层的单个单元区域相关联的引脚。术语数据通道可指代与跨多个层的多个单元区域相关联的引脚。在一些实例中，数据通道可与任何给定层或存储器裸片的单个单元区域耦合(例如，无需与另一单元区域耦合)。对于第二数据通道配置520的数据通道对525来说，情况也是如此。数据通道对525展示跨存储器装置的多个层的单元区域的引脚。尽管展示的数据通道510及数据通道对525与八个层中的单元区域相关联，但任何数量的层是可能的。举例来说，数据通道510及数据通道对525可与存储器装置的一个、二个、三个、四个、五个、六个、七个、八个、九个、十个、十一个、十二个、十三个、十四个、十五个或十六个(或十六个以上)个层中的单元区域相关联。
数据通道510包含四个数据引脚(DQ0-DQ4)、时钟引脚(CLK)、读取时钟引脚或传回时钟引脚(RCLK)及命令/地址引脚(CA)。在其它情况中，数据通道可具有不同等级或不同通道宽度。在此类情况中，数据引脚的数量可为不同的。举例来说，数据通道510可具有通道宽度八且可包含八个数据引脚。本发明考虑与区域相关联的任何数量的数据引脚。数据通道510可包含任何数量的C/A引脚。举例来说，数据通道510可包含一个、二个、三个或四个C/A引脚。在一些情况中，数据通道510可包含用于促进错误校正及校正程序的错误校正码(ECC)引脚(未展示)。
数据通道对525可类似地体现为数据通道510，除了与两个不同单元区域相关联的两个数据通道可经配置以共享时钟引脚外。因而，在数据通道对525中，时钟引脚(例如，CLK及RCLK)可与存储器装置的相同层的两个单元区域耦合，而数据通道对525的其它引脚(例如，DQ引脚、C/A引脚、ECC引脚)可与单个层的单个单元区域耦合。举例来说，所说明的数据通道对525可具有宽度四。因而，四个数据引脚及一个C/A引脚(例如，通道0-层0)可与第二单元区域530耦合，且四个数据引脚及一个C/A引脚(通道8-层0)可与第三单元区域535耦合。
数据通道对525可降低存储器装置的复杂性及存储器装置的功耗。举例来说，通过将单组时钟信号发送到层中的两个单元区域，其可减小存储器装置中的时钟组件的数量，且借此减少用以驱动时钟信号的电力量。
在一些情况中，数据通道的通道宽度可基于用于耦合主机装置与存储器装置的衬底的类型及/或用于调制在主机装置与存储器装置之间传达的信号的调制方案的类型进行配置。不同类型的衬底可能够支持不同信号频率。举例来说，有机衬底可经配置以由于用于传达信号的线的大小而支持比高密度中介层(例如，硅及/或玻璃)更高的信号频率。在此类实例中，高密度中介层可经配置以通过使用较宽通道以与有机衬底相同的速率传送数据。
存储器装置可经配置以与多种不同接口耦合。举例来说，通道510或525的端子可处于与终止同主机装置相关联的凸出或疏通(ballout)不同的位置中。在此类情况中，互连件可用于桥接间隙且耦合通道510、525与主机装置。
图6说明根据本发明的各种实例的支持存储器装置的通道路由的接口605的图600的实例。接口605可包含多个接口端子610。接口端子610可经配置以与存储器装置的特定引脚耦合。
一些存储器技术已定义一组预配置接口端子，其中每一接口端子具有特定位置及特定功能。每一端子的位置及功能可被预配置且不经受改变。这样，装置制造商可构建与一组静态端子交互的部件，且存储器制造商可制造与一组相同静态端子交互的存储器装置。这使存储技术可以与更多的设计者及装置制造商互换使用且具有更多功能。
接口605可接触衬底615或构建于衬底615上。接口605可定位于衬底615的集中式位置中。在一些情况中，接口605可相对于衬底615定位在中心外。接口605的裸片面积可小于与接口605耦合的存储器装置或存储器裸片的裸片面积。在一些情况中，接口605可相对于对应存储器装置的区集中。衬底615可为存储器装置的部件或可为例如主机装置的装置的部件。
接口605可包括多个接口端子610。每一接口端子610可具有在接口605中的预配置位置及/或预配置功能。在一些情况中，相同功能的端子可分组在一起。举例来说，与存储器装置耦合的数据引脚的通道端子的接口端子610可分组成群组620中的一者。群组620可包含经配置以与存储器装置的通道的数据引脚耦合的多个接口端子610。在一些情况中，群组620中的至少一些群组(如果不是每一群组)可包含多个HBM通道(例如，两个或更多个)。
在一些情况中，接口605可称为凸出或疏通。凸出可包含多个凸块，其中每一凸块可对应于至少一个接口端子610。接口605可包括包含多个行及多个列的接口端子610的凸块矩阵。每一接口端子610的位置可部分通过其行及列指定定义。举例来说，在HBM的一些实例中，接口605可包括凸块矩阵中的220行及68列的接口端子610或凸块。接口605可与存储器装置的裸片中心对准。在一些情况中，接口605可与存储器装置的裸片成某另一类型的对准。
每一类型的存储器技术或存储器技术的子集可具有不同接口布局。举例来说，尽管HBM可具有第一接口布局，但HBM2可具有可不同于第一接口布局的第二接口布局。在一些情况中，两种不同存储器技术可具有相同数量的接口端子及相同大小的端子矩阵，但每一接口端子的功能可不同，从而导致不同布局。
当存储器装置及主机装置未使用相同预配置接口时，可出现问题。本文中描述用于用非兼容部件耦合接口与一组预配置引脚的技术，所述非兼容部件不包含具有一组相同预配置引脚的对应接口。
图7说明根据本发明的各种实例的支持存储器装置的通道路由的图800的实例。图700说明包含多个通道710及多个通道端子715的存储器裸片705。图700还说明上覆存储器裸片705的集中式接口720或疏通。集中式接口720包含多个接口端子725，其中接口端子725中的一些接口端子可经配置于群组730中。图700说明接口720的位置可如何不与存储器裸片705的通道端子715对准及那如何可阻碍存储器裸片705与接口720之间的连接。在一些情况中，群组730中的至少一些群组(如果不是每一群组)可包含多个HBM通道(例如，两个或更多个)。
存储器裸片705可为参考图4描述的存储器裸片400的实例。存储器裸片705可划分成区域735，每一区域735可包含多个存储体740，且每一存储体740可包含多个存储器单元。存储器裸片705的区域735可耦合到单个通道710。通道710可经配置以耦合存储器裸片705的区域735与接口720(例如，且最终或间接与主机装置耦合)。
通道710可耦合区域735的存储器单元与通道端子715。多个通道710可包含与存储器单元耦合的多个引脚745。引脚745可专用于特定功能，如参考图5更详细描述。举例来说，引脚可为数据引脚、时钟引脚、命令/地址引脚或其它类型的引脚或其一些组合。通道端子715可包含专用于一或多种类型的引脚745的至少一子集(例如，部分)。
在一些情况中，存储器裸片705可为存储器裸片堆叠中的若干存储器裸片705中的一者。通道端子715可对应于存储器裸片705中的TSV位置。引脚745在存储器单元与TSV之间路由信号，且TSV在引脚与通道端子715之间路由信号。在一些实例中，存储器装置的多个通道710的引脚计数可小于HBM疏通的引脚计数。在一些实例中，存储器装置的多个通道710的引脚计数可大于HBM疏通的引脚计数。
最小化存储器裸片705内引脚745的长度可降低在存储器裸片705的存取操作(例如，读取或写入)期间消耗的电力及/或可减小存取操作的延时。进一步最小化通道端子715与接口端子725之间的导电路径还可减小能量消耗及延时。
通道端子715可相对于存储器裸片705分布以最小化存储器单元与主机装置之间的路径长度。在一些情况中，每一区域735的通道端子715可定位于区域735内。共享通道端子715可服务存储器裸片705中的两个区域。在此类情况中，共享通道端子715可包含可由两个区域共享的一些端子及可专用于每一区域(例如，不被共享)的一些通道。
相较于其它存储器裸片可减小功耗及延时的另一设计特征可衬底的电源平面或接地平面与存储器裸片705之间的直接连接。存储器裸片705可包含用于与电源或接地耦合的多个I/O区750(例如，I/O条带)。I/O区750可包含多个电源端子及/或接地端子(例如，电源凸块或接地凸块)。在一些情况中，通过中介层或其它通信媒体的TSV可提供存储器裸片705与电源平面或接地平面之间的直接耦合。
在一些情况中，存储器裸片705的通道端子715的位置及集中式接口720的接口端子725的位置可能不能完美地匹配。此失配在其它设计中可导致存储器裸片705在无通道710的额外路由的情况下无法与集中式接口720通信。在一些情况中，装置700可包含重布层，其可包含耦合通道端子715与接口端子725以补偿失配的多个互连件。
图9说明根据本发明的各种实例的支持存储器装置的通道路由的图1000的实例。图800说明多个互连件805可如何耦合存储器裸片705-a的通道710-a与集中式接口720-a。
互连件805可经配置以在接口端子725-a的位置(例如，凸出上的凸块位置)与通道710-a的通道端子715-a的位置(例如，存储器裸片705-a中的穿硅通路(TSV)位置)之间路由信号。互连件805可经配置以将接口端子725-a的群组730-a耦合到通道端子715-a。互连件805可经配置以在存储器裸片705-a与接口720-a之间平移。举例来说，如果存储器裸片使用第一存储器技术(例如，较细粒度的DRAM)，且接口720-a是用于第二存储器技术(例如，HBM、HBM2、HBM3、HBM3x等)，那么互连件805可经配置以耦合可遍及存储器裸片705-a分布的通道端子715-a与集中式接口720-a的接口端子725-a。
互连件805可包含将端子耦合在一起的多种不同路径。图800将互连件说明为通道端子715-a与接口端子725-a之间的直线。然而，在一些情况中，本发明考虑具有互连件805的弯曲、曲线及其它扰动的其它路径。
互连件805可包括形成于接口端子725-a与通道端子715-a之间的导电路径。导电路径可经配置以在两个经连接端子之间传达信号。互连件805可经配置以连接将不同布局用于其端子的两种存储器技术。举例来说，互连件805可经配置以耦合具有遍及存储器裸片分布的通道端子的精细粒度的DRAM存储器裸片与HBM凸出、HBM2凸出或一些其它预配置布局或凸出。
图11说明根据本发明的各种实例的支持存储器装置的通道路由的装置900的实例。装置900可包含使用高密度中介层915(例如硅中介层或玻璃中介层)与存储器装置910耦合的主机装置905。高密度中介层915可定位于封装衬底925上。在一些情况中，封装衬底925可包含电源或接地平面930或两者。装置900可为参考图2描述的系统200的实例。主机装置905可为参考图2描述的主机装置205的实例。存储器装置910可为参考图2到5描述的存储器装置210、300及存储器装置的部分的实例。封装衬底925可为参考图3描述的衬底的实例。存储器装置910可包含一或多个存储器裸片920。存储器裸片920可各自为参考图3、4及7到8描述的存储器裸片305、400及705的实例。在一些情况中，存储器裸片920可称为存储器阵列、存储器单元阵列或存储器单元层。
高密度中介层915可包含耦合存储器装置910与主机装置905的多个通道。此类通道可具有电阻，且所述电阻可影响以给定数据速率或频率传输数据要花费的电力量。随着使用封装衬底925传递的信号的频率增加，传输信号所需的电力量可增加(例如，以非线性关系)。存储器装置910的数据速率可基于用于传递信号的衬底的类型。在一些情况中，存储器装置910的数据速率还可基于主机装置905的性能约束。举例来说，随着主机装置905的性能约束增加，功耗的可接受阈值也可增加。
存储器装置910的其它特性还可基于所述性能约束及/或通信媒体的类型确定。举例来说，可确定数据通道的通道宽度。在许多存储器装置中，数据通道的量可通过遗留技术固定(例如，主机装置905与存储器装置910之间的数据通道的数量可为十六个数据通道)。随着通道宽度增加，用于传递有效负载数据、控制数据及/或时钟信号的引脚的数量可增加。在其它实例中，单元区域中的存储体的数量，或换种方式来说，使用单个数据通道存取的存储体的数量，可基于所述性能约束及/或通信媒体的类型确定。在其它实例中，用于存储器装置中的时钟信号的数量可基于所述性能约束及/或通信媒体的类型确定。
另外，时钟信号的各种特性可基于所述性能约束及/或通信媒体的类型确定。举例来说，时钟信号的频率及相位可基于所述性能约束及/或通信媒体的类型确定。在其它实例中，ECC引脚的使用可基于所述性能约束及/或通信媒体的类型确定。在其它实例中，引脚驱动器可基于所述性能约束及/或通信媒体的类型激活或取消激活。在其它实例中，存储器装置是否包含数据通道对可基于所述性能约束及/或通信媒体的类型确定。在其它实例中，通过引脚传递的信号的调制方案(例如，NRZ或PAM4)可基于所述性能约束及/或通信媒体的类型确定。
在一些实例中，具有封装衬底925的存储器装置910可经配置以满足主机装置905的固定性能约束(例如，4TB/s)。在此类实例中，存储器装置910可具有19GB/s的数据速率，数据通道的通道宽度可为具有单个C/A引脚的四个数据引脚(例如，X4)(例如，参考图5所描述的数据通道510)，单元区域中的存储器单元存储体的数量可为十六，且存储器装置910可包含4相位时钟信号。4相位时钟信号可包含处于4GHz及零相位的第一信号、处于4GHz及90度相位的第二信号、处于4GHz及180度相位的第三信号及处于4GHz及270度相位的第四信号。在其它实例中，时钟信号的频率及相位可不同。
存储器装置910可包含可包括多个互连件805-a的重布层935(RDL)。重布层935可为扇出封装的实例且可使用扇出封装制造技术形成。在一些情况中，接口720-a可定位于存储器装置910与高密度中介层915之间。接口720-a可包含多个接口端子725-a。重布层935可经配置以耦合接口720-a的接口端子725-a与存储器装置910的通道端子715-b。
存储器装置910可包含彼此上下堆叠的多个存储器裸片920。每一存储器裸片920可为参考图7及8描述的存储器裸片705的实例。在一些情况中，通道710-b可包含延伸于存储器裸片920之间的多个TSV。每一存储器裸片920可包含将存储器单元耦合到通道710-b的多个引脚。通道端子715-b可为通道710-b终止于最下存储器裸片920的底部的位置。存储器装置910的存储器单元可使用高密度中介层915的通道、互连件805-a、通道710-b及/或存储器裸片920内的引脚通过点到点连接与主机装置905耦合。
图12说明根据本发明的各种实例的支持存储器装置的通道路由的装置1000的实例。装置1000说明封装衬底925-a的电源平面1005及接地平面1010与存储器装置910-a的存储器裸片920-a之间的电源及接地连接的路由。装置1000可为参考图9描述的装置900的实例。因而，此处不再重复装置1000的各种组件的完整描述。
装置1000可包含多个电源通道1015及/或多个接地通道1020。多个电源通道1015可经配置以耦合存储器装置910-a的一或多个存储器裸片920-a与封装衬底的电源平面1005。多个接地通道1020可经配置以耦合存储器装置910-a的存储器裸片920-a中的一或多者与封装衬底的接地平面1010。在一些情况中，电源通道1015及接地通道1020可包括TSV及一或多个引脚。引脚可用于通过存储器裸片920-a分布电源及接地电势。
在一些情况中，接口可定位于存储器装置910-a与高密度中介层915-a之间。接口可包含专用于电源及/或接地电势的多个接口端子。这多个接口端子可经分组及定位于类似位置中。为了减少存储器装置910-a中每位使用的电力量，电源平面1005及/或接地平面1010与相应存储器裸片920-a之间的路径可相较于其它存储器技术缩短。代替将电源通道1015及/或接地通道1020路由到接口及/或专用接口端子，接地通道1020及接地通道1020可包含延伸穿过高密度中介层且创建与电源平面1005及/或接地平面1010的直接连接的一或多个TSV。在一些情况中，TSV还可至少部分穿过封装衬底及/或重布层(如果存在)及/或接口(如果存在)。
存储器装置910-a还可包含I/O区(例如，I/O区750)。存储器裸片705的I/O区可包含电源通道1015及/或接地通道1020。存储器装置910-a的每一区域735可经配置以跨至少一个I/O区使得可最小化每一存储器单元与电源通道1015与接地通道1020之间的距离。
尽管未明确展示，但在一些实例中，装置1000的存储器装置910-b可包含重布层。在此类情况中，电源通道或接地通道可包含延伸穿过重布层以及其它存储器裸片的TSV。
图13说明根据本发明的各种实例的支持存储器装置的通道路由的图1100的实例。图1100说明存储器裸片705-b可如何与接口1105耦合，专用于数据通道的接口1105的接口端子可跨存储器裸片705-b的裸片区分布而非被集中。
接口1105可包含经配置以与存储器裸片705-b的多个接口端子。代替被集中，接口端子的部分可遍及裸片区分布。举例来说，接口端子的群组1110可分散于裸片区的四个不同象限中。给定通道端子715-b遍及存储器裸片705-b的分布性质，接口端子的位置与通道端子的位置之间的距离可小于当使用集中式接口时的情况，参考图7描述的此接口720。在一些情况中，接口1105可包含在群组1110之间间隔开分布。接口1105可包含由没有接口端子的空间分开的接口端子的丛。在一些情况中，群组1110中的至少一些群组(如果不是每一群组)可包含多个HBM通道(例如，两个或更多个)。
接口1105的接口端子可使用多个互连件1115与通道端子715-b耦合。互连件1115可为参考图8及9描述的互连件805的实例。互连件1115可为重布层及/或扇出封装的部分。互连件1115的平均长度可小于互连件805的平均长度，这是因为接口端子的群组1110经定位成更靠近存储器裸片705-b的通道端子715-b。
互连件1115可经配置以在接口端子725-b的位置(例如，凸出上的凸块位置)与通道710-b的通道端子715-b的位置(例如，存储器裸片705-b中的TSV位置)之间路由信号。互连件1115可经配置以在存储器裸片705-b与接口720-b之间平移。举例来说，如果存储器裸片使用第一存储器技术(例如，较细粒度的DRAM)，且接口1105是用于第二存储器技术(例如，HBM、HBM2、HBM3、HBM3x等)，那么互连件1115可经配置以耦合遍及存储器裸片705-b分布的通道端子715-b与遍及接口1105分布的接口端子725-b。
在一个实例中，一种装置或系统可包含：存储器装置，其包括存储器单元阵列及多个通道，所述多个通道与分布于所述存储器单元阵列中的多个通道端子耦合，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域中的至少一个区域耦合；衬底，其包括集中式接口，所述集中式接口经配置以与所述存储器装置的所述多个通道端子耦合且在所述衬底与所述存储器装置之间建立通信链路；及多个互连件，其经配置以与遍及所述存储器装置的所述存储器单元阵列分布的所述多个通道端子及所述衬底的所述集中式接口耦合。
在一些实例中，所述衬底的所述集中式接口包括高带宽存储器(HBM)疏通。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可小于所述HBM疏通的引脚计数。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可大于所述HBM疏通的引脚计数。在装置或系统的一些实例中，所述存储器装置进一步包括：多个电源引脚，其终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。
在装置或系统的一些实例中，所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。在装置或系统的一些实例中，所述衬底的所述集中式接口可经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。
在装置或系统的一些实例中，所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与电源的一或多个穿硅通路(TSV)。
在装置或系统的一些实例中，所述电源可为所述衬底的电源平面。在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可与所述多个区域中的区域相关联。
在装置或系统的一些实例中，所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可定位于与所述通道端子相关联的所述区域内。在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可定位于与所述通道端子相关联的所述区域的至少两个存储体之间。
在装置或系统的一些实例中，所述存储器装置可为无缓冲存储器装置。在装置或系统的一些实例中，所述存储器装置进一步包括一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
在装置或系统的一些实例中，通道对可与彼此邻近的两个区域相关联。在装置或系统的一些实例中，所述存储器装置进一步包括经配置以允许在将所述存储器单元阵列与所述衬底的所述集中式接口耦合之前对所述存储器单元阵列进行测试的测试衬底。在装置或系统的一些实例中，重布层与所述存储器装置及所述衬底耦合，所述重布层包括所述多个互连件。
在装置或系统的一些实例中，所述多个互连件可使用扇出封装(FOP)技术形成。在装置或系统的一些实例中，所述衬底可为经配置以将信息存储于与所述集中式接口耦合的所述存储器装置上的主机装置的部分。在装置或系统的一些实例中，所述主机装置可经配置以与高带宽存储器(HBM)装置通信。
在一个实例中，一种装置或系统可包含：存储器装置，其包括存储器单元阵列及多个通道，所述多个通道与分布于所述存储器单元阵列中的多个通道端子耦合，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域中的至少一个区域耦合；衬底，其包括分布于所述衬底中的多个接口，所述多个接口经配置以与所述存储器装置的所述多个通道端子耦合且在所述衬底与所述存储器装置之间建立通信链路；及多个互连件，其与分布于所述存储器装置的所述存储器单元阵列中的所述多个通道端子及分布于所述衬底中的所述多个接口耦合。
在装置或系统的一些实例中，所述多个接口中的每一接口包括高带宽存储器(HBM)疏通的一部分。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可小于所述HBM疏通的引脚计数。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可大于所述HBM疏通的引脚计数。
在装置或系统的一些实例中，每一接口可经配置以与通道端子的子集耦合。在装置或系统的一些实例中，每一接口可在所述衬底中定位成接近与所述接口相关联的通道端子的所述子集。
在装置或系统的一些实例中，所述存储器装置进一步包括：多个电源引脚，其终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。在装置或系统的一些实例中，所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。
在装置或系统的一些实例中，所述衬底中的每一接口可经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。在装置或系统的一些实例中，所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与电源的一或多个穿硅通路(TSV)。
在装置或系统的一些实例中，所述电源可为所述衬底的电源平面。在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可与所述多个区域中的区域相关联。在装置或系统的一些实例中，所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。
在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可定位于与所述通道端子相关联的所述区域内。在装置或系统的一些实例中，所述多个通道端子中的每一通道端子可定位于与所述通道端子相关联的所述区域的至少两个存储体之间。
在装置或系统的一些实例中，所述存储器装置可为无缓冲存储器装置。在装置或系统的一些实例中，所述存储器装置进一步包括一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
在装置或系统的一些实例中，通道对可与彼此邻近的两个区域相关联。在装置或系统的一些实例中，所述存储器装置进一步包括经配置以允许在将所述存储器单元阵列与所述衬底耦合之前对所述存储器单元阵列进行测试的测试衬底。
在装置或系统的一些实例中，重布层与所述存储器装置及所述衬底耦合，所述重布层包括所述多个互连件。在装置或系统的一些实例中，所述多个互连件可使用扇出封装(FOP)技术形成。
在装置或系统的一些实例中，所述衬底可为经配置以将信息存储于与所述多个接口耦合的所述存储器装置上的主机装置的部分。在装置或系统的一些实例中，所述主机装置可经配置以与高带宽存储器(HBM)装置通信。
在一个实例中，一种装置或系统可包含：存储器单元阵列及终止于多个通道端子处的多个通道，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域的区域及所述多个通道端子的通道端子耦合，所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的占用面积内；重布层，其包括与所述多个通道端子耦合的多个互连件；及衬底，其包括与所述多个通道端子、所述多个互连件耦合的集中式接口。
在装置或系统的一些实例中，所述衬底的所述集中式接口包括高带宽存储器(HBM)疏通。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可小于所述HBM疏通的引脚计数。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可大于所述HBM疏通的引脚计数。
在装置或系统的一些实例中，多个电源引脚终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。在装置或系统的一些实例中，所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。在装置或系统的一些实例中，所述衬底的所述集中式接口可经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。
在装置或系统的一些实例中，所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与所述衬底的电源平面的一或多个穿硅通路(TSV)。在装置或系统的一些实例中，所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。
在装置或系统的一些实例中，所述存储器装置可为无缓冲存储器装置。上文描述的装置或系统的一些实例还可包含一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
在装置或系统的一些实例中，测试衬底经配置以允许在将所述存储器单元阵列与所述衬底的所述集中式接口耦合之前对所述存储器单元阵列进行测试。在装置或系统的一些实例中，所述多个互连件可使用扇出封装(FOP)技术形成。
在一个实例中，一种装置或系统可包含：存储器单元阵列及终止于多个通道端子处的多个通道，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域的区域及所述多个通道端子的通道端子耦合，所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的占用面积内；重布层，其包括与所述多个通道端子耦合的多个互连件；及衬底，其包括分布于所述衬底中的多个接口，所述多个接口与所述多个通道端子耦合。
在装置或系统的一些实例中，所述多个接口中的每一接口包括高带宽存储器(HBM)疏通的一部分。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可小于所述HBM疏通的引脚计数。在装置或系统的一些实例中，所述存储器单元阵列的所述多个通道的引脚计数可大于所述HBM疏通的引脚计数。
在装置或系统的一些实例中，每一接口可经配置以与通道端子的子集耦合。在装置或系统的一些实例中，每一接口可在所述衬底中定位成接近与所述接口相关联的通道端子的所述子集。
在装置或系统的一些实例中，多个电源引脚终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。在装置或系统的一些实例中，所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。
在装置或系统的一些实例中，所述衬底中的每一接口可经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。在装置或系统的一些实例中，所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与所述衬底的电源平面的一或多个穿硅通路(TSV)。
在装置或系统的一些实例中，所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。在装置或系统的一些实例中，所述存储器装置可为在所述存储器单元阵列与所述多个通道之间具有直接连接的无缓冲存储器装置。
上文描述的装置或系统的一些实例还可包含一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
在装置或系统的一些实例中，测试衬底经配置以允许在将所述存储器单元阵列与所述衬底耦合之前对所述存储器单元阵列进行测试。在装置或系统的一些实例中，所述多个互连件可使用扇出封装(FOP)技术形成。
本文描述的信息及信号可使用多种不同工艺及技术中的任一者表示。举例来说，在整个以上描述中可参考的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。一些图可将信号说明为单个信号；然而，所属领域的一般技术人员应理解，信号可表示信号总线，其中总线可具有多种位宽度。
如本文中使用，术语“虚拟接地”指代保持在约零伏特(0V)的电压下但不与接地直接连接的电路的节点。因此，虚拟接地的电压可暂时波动且在稳态下返回到约0V。虚拟接地可使用各种电子电路元件(例如由运算放大器及电阻器组成的分压器)实施。其它实施方案也是可能的。“虚拟接地”或“虚拟地接地”意味着连接到约0V。
术语“电子通信”及“耦合”是指支持电子在组件之间流动的组件之间的关系。此可包含组件之间的直接连接或可包含中间组件。彼此电子通信或耦合到彼此的组件可主动交换电子或信号(例如，在通电电路中)或无法主动交换电子或信号(例如，在未通电电路中)但一旦电路被通电就可经配置且可操作以交换电子或信号。通过实例，经由开关(例如，晶体管)物理地连接的两个组件电子通信或可耦合，无论开关的状态为何(例如，断开或闭合)。
本文中使用的术语“层”指代几何结构的层面或薄片，每一层可具有三个维度(例如，高度、宽度及深度)且可覆盖部分或全部表面。举例来说，层可为三维结构，其中两个维度大于第三维度，例如薄膜。层可包含不同元件、组件及/或材料。在一些情况中，一个层可由两个或更多个子层组成。在附图中的一些中，出于说明目的描绘三维层的两个维度。然而，所属领域的技术人员应认识到，层的性质是三维的。
如本文中使用，术语“电极”可指代电导体，且在一些情况中，可用作到存储器阵列的存储器单元或其它组件的电接点。电极可包含迹线、电线、导电线、导电层或在存储器阵列的元件或组件之间提供导电路径的类似物。
硫族化物材料可为包含元素S、Se及Te中的至少一者的材料或合金。本文论述的相变材料可为硫族化物材料。硫族化物材料可包含S、Se、Te、Ge、As、Al、Sb、Au、铟(In)、镓(Ga)、锡(Sn)、铋(Bi)、钯(Pd)、钴(Co)、氧(O)、银(Ag)、镍(Ni)、铂(Pt)的合金。实例硫族化物材料及合金可包含(但不限于)Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd或Ge-Te-Sn-Pt。如本文使用，带连字符的化学成分表示法指示特定化合物或合金中包含的元素且希望表示涉及所指示元素的所有化学计量。举例来说，Ge-Te可包含GexTey，其中x及y可为任何正整数。可变电阻材料的其它实例可包含二元金属氧化物材料或混合价氧化物，其包含两种或两种以上金属，例如，过渡金属、碱土金属及/或稀土金属。实例不限于特定可变电阻材料或与存储器单元的存储器元件相关联的材料。举例来说，可变电阻材料的其它实例可用于形成存储器元件且可包含硫族化物材料、巨磁阻材料或聚合物基材料等。
术语“隔离”指代其中电子目前无法在组件之间流动的组件之间的关系；如果在组件之间存在开路，那么组件彼此隔离。举例来说，通过开关物理地连接的两个组件可在开关断开时彼此隔离。
如本文中使用，术语“短接”指代其中导电路径经由讨论中的两个组件之间的单个中间组件的激活建立于组件之间的组件之间的关系。举例来说，短接到第二组件的第一组件可在两个组件之间的开关闭合时与第二组件交换电子。因此，短接可为使电荷能够在电子通信的组件(或线)之间流动的动态操作。
本文论述的装置，包含存储器阵列，可经形成在半导体衬底上，例如硅、锗、硅锗合金、砷化镓、氮化镓等。在一些情况中，衬底是半导体晶片。在其它情况中，衬底可为绝缘体上硅(SOI)衬底，例如玻璃上硅(SOG)或蓝宝石上硅(SOP)或另一衬底上的半导体材料外延层。衬底或衬底的子区域的导电性可通过使用各种化学物种(包含(但不限于)磷、硼或砷)进行掺杂来控制。掺杂可在衬底的初始形成或生长期间通过离子植入或通过任何其它掺杂方法执行。
本文中论述的一或多个晶体管可表示场效晶体管(FET)，且包括包含源极、漏极及栅极的三端子装置。端子可通过导电材料(例如金属)连接到其它电子元件。源极及漏极可为导电的且可包括重掺杂(例如退化)半导体区域。源极及漏极可通过轻掺杂半导体区域或沟道分离。如果沟道是n型(例如，多数载体是信号)，那么FET可称为n型FET。如果沟道是p型(例如，多数载体是空穴)，那么FET可称为p型FET。沟道可由绝缘栅极氧化物覆盖。沟道导电性可通过将电压施加于栅极来控制。举例来说，分别将正电压或负电压施加于n型FET或p型FET可导致沟道变成导电的。当大于或等于晶体管的阈值电压的电压被施加于晶体管栅极时，晶体管可“接通”或“激活”。当小于晶体管的阈值电压的电压被施加于晶体管栅极时，晶体管可“关断”或“取消激活”。
本文结合附图陈述的描述描述了实例配置且并不代表可实施或在权利要求书的范围内的所有实例。本文使用的术语“示范性”意味着“用作实例、例子或说明”，而非“优选的”或“优于其它实例”。详细描述包含用于提供对所描述技术的理解目的的具体细节。然而，可在没有这些具体细节的情况下实践这些技术。在一些例子中，以框图形式展示众所周知的结构及装置，以便避免使所描述实例的概念模糊不清。
在附图中，类似组件或特征可具有相同的参考标记。此外，相同类型的各种组件可通过用短划线及区分类似组件的第二标记跟随参考标记来区分。如果在说明书中仅使用第一参考标记，那么所述描述适用于具有相同第一参考标记的类似组件中的任何一者，而与第二参考标记无关。
本文描述的信息及信号可使用多种不同工艺及技术中的任一者表示。举例来说，在整个以上描述中可引用的数据、指令、命令、信息、信号、位、符号及芯片可由电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示。
结合本文的揭示内容描述的各种说明性框、组件及模块可用通用处理器、DSP、ASIC、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或经设计以执行本文描述的功能的其任何组合来实施或执行。通用处理器可为微处理器，但在替代例中，处理器可为任何常规处理器、控制器、微控制器或状态机。处理器也可被实施为计算装置的组合(例如，数字信号处理器(DSP)与微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
本文描述的功能可经实施于由处理器、固件或其任何组合执行的硬件、软件中。如果被实施于由处理器执行的软件中，那么功能可作为一或多个指令或代码被存储在计算机可读媒体上或作为一或多个指令或代码通过计算机可读媒体传输。其它实例及实施方案在本发明及所附权利要求书的范围内。举例来说，由于软件的性质，上文描述的功能可使用由处理器、硬件、固件、硬写或这些内容中的任一者的组合执行的软件实施。实施功能的特征也可物理地定位在各个位置处，包含经分布使得功能的部分在不同物理位置处实施。而且，如本文使用，包含在权利要求书中使用，项目列表(例如，由例如“…中的至少一者”或“…中的一或多者”的短语开头的项目列表)中所使用的“或”指示包含列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。而且，如本文使用，短语“基于”不应被解释为对一组封闭条件的引用。举例来说，被描述为“基于条件A”的示范性步骤可为基于条件A及条件B两者而不脱离本发明的范围。换句话来说，如本文使用，短语“基于”应以与短语“至少部分基于”相同的方式来解释。
计算机可读媒体包括非暂时性计算机存储媒体及通信媒体，所述通信媒体包括促进将计算机程序从一个地方传送到另一个地方的任何媒体。非暂时性存储媒体可为可由通用或专用计算机存取的任何可用媒体。通过实例且非限制，非暂时性计算机可读媒体可包括RAM、ROM、电可擦除可编程只读存储器(EEPROM)、光盘(CD)ROM或其它光盘存储装置、磁盘存储装置或其它磁性存储装置或可用于载送或存储呈指令或数据结构形式的所要程序代码构件且可由通用或专用计算机或通用或专用处理器存取的任何其它非暂时性媒体。而且，任何连接都适当地称为计算机可读媒体。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)从网站、服务器或其它远程源传输软件，那么媒体定义中包含同轴电缆、光纤电缆、双绞线、数字用户线(DSL)或无线技术(例如红外、无线电及微波)。如本文使用，磁盘及光碟包含CD、激光盘、光盘、数字多功能盘(DVD)、软盘及蓝光盘，其中磁盘通常磁性地再现数据，而光盘用激光光学地再现数据。上述内容的组合也包含在计算机可读媒体的范围内。
提供本文的描述以使所属领域的技术人员能够制作或使用本发明。所属领域的技术人员将容易地明白对本发明的各种修改，且在不脱离本发明的范围的情况下，本文定义的一般原理可应用到其它变型。因此，本发明不限于本文描述的实例及设计，而是应符合与本文揭示的原理及新型特征一致的最广范围。

Claims (35)

1.一种系统，其包括：
存储器装置，其包括存储器单元阵列及多个通道，所述多个通道与分布于所述存储器单元阵列中的多个通道端子耦合，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域中的至少一个区域耦合；
衬底，其包括集中式接口，所述集中式接口经配置以与所述存储器装置的所述多个通道端子耦合且在所述衬底与所述存储器装置之间建立通信链路；及
多个互连件，其经配置以与遍及所述存储器装置的所述存储器单元阵列分布的所述多个通道端子及所述衬底的所述集中式接口耦合。
2.根据权利要求1所述的系统，其中所述衬底的所述集中式接口包括高带宽存储器HBM疏通。
3.根据权利要求2所述的系统，其中所述存储器单元阵列的所述多个通道的引脚计数小于所述HBM疏通的引脚计数。
4.根据权利要求2所述的系统，其中所述存储器单元阵列的所述多个通道的引脚计数大于所述HBM疏通的引脚计数。
5.根据权利要求1所述的系统，其中所述存储器装置进一步包括：
多个电源引脚，其终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。
6.根据权利要求5所述的系统，其中所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。
7.根据权利要求5所述的系统，其中所述衬底的所述集中式接口经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。
8.根据权利要求5所述的系统，其中所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与电源的一或多个穿硅通路TSV。
9.根据权利要求8所述的系统，其中所述电源是所述衬底的电源平面。
10.根据权利要求1所述的系统，其中所述多个通道端子中的每一通道端子与所述多个区域中的区域相关联。
11.根据权利要求10所述的系统，其中所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。
12.根据权利要求10所述的系统，其中所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域内。
13.根据权利要求12所述的系统，其中所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的至少两个存储体之间。
14.根据权利要求1所述的系统，其中所述存储器装置是无缓冲存储器装置。
15.根据权利要求1所述的系统，其中所述存储器装置进一步包括一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
16.根据权利要求15所述的系统，其中通道对与彼此邻近的两个区域相关联。
17.根据权利要求1所述的系统，其中所述存储器装置进一步包括经配置以允许在将所述存储器单元阵列与所述衬底的所述集中式接口耦合之前对所述存储器单元阵列进行测试的测试衬底。
18.一种系统，其包括：
存储器装置，其包括存储器单元阵列及多个通道，所述多个通道与分布于所述存储器单元阵列中的多个通道端子耦合，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域中的至少一个区域耦合；
衬底，其包括分布于所述衬底中的多个接口，所述多个接口经配置以与所述存储器装置的所述多个通道端子耦合且在所述衬底与所述存储器装置之间建立通信链路；及
多个互连件，其与分布于所述存储器装置的所述存储器单元阵列中的所述多个通道端子及分布于所述衬底中的所述多个接口耦合。
19.根据权利要求18所述的系统，其中所述多个接口中的每一接口包括高带宽存储器HBM疏通的一部分。
20.根据权利要求19所述的系统，其中所述存储器单元阵列的所述多个通道的引脚计数小于所述HBM疏通的引脚计数。
21.根据权利要求18所述的系统，其中：
每一接口经配置以与通道端子的子集耦合；且
每一接口在所述衬底中定位成接近与所述接口相关联的通道端子的所述子集。
22.根据权利要求18所述的系统，其中所述存储器装置进一步包括：
多个电源引脚，其终止于定位于延伸穿过所述存储器单元阵列的一或多个输入/输出区中的多个电源端子处。
23.根据权利要求22所述的系统，其中所述多个电源引脚包含多个接地引脚，且所述多个电源端子包含多个接地端子。
24.根据权利要求22所述的系统，其中所述衬底中的每一接口经配置以使用所述多个互连件中的至少一些互连件与定位于所述一或多个输入/输出区中的所述多个电源引脚耦合。
25.根据权利要求22所述的系统，其中所述多个电源引脚包括延伸穿过所述存储器装置的一或多个层以直接耦合所述存储器单元阵列与电源的一或多个穿硅通路TSV。
26.根据权利要求25所述的系统，其中所述电源是所述衬底的电源平面。
27.根据权利要求18所述的系统，其中所述多个通道端子中的每一通道端子与所述多个区域中的区域相关联。
28.根据权利要求27所述的系统，其中所述多个通道中的每一通道包括延伸于所述区域的通道端子与所述区域的存储器单元之间的多个引脚。
29.根据权利要求27所述的系统，其中所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域内。
30.根据权利要求29所述的系统，其中所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的至少两个存储体之间。
31.根据权利要求18所述的系统，其中所述存储器装置进一步包括一或多个通道对，每一通道对包括专用于第一区域的第一组引脚、专用于不同于所述第一区域的第二区域的第二组引脚及由所述第一区域及所述第二区域共享的第三组引脚。
32.根据权利要求31所述的系统，其中通道对与彼此邻近的两个区域相关联。
33.根据权利要求18所述的系统，其中所述存储器装置进一步包括经配置以允许在将所述存储器单元阵列与所述衬底耦合之前对所述存储器单元阵列进行测试的测试衬底。
34.一种存储器装置，其包括：
存储器单元阵列及终止于多个通道端子处的多个通道，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域的区域及所述多个通道端子的通道端子耦合；所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的占用面积内；
重布层，其包括与所述多个通道端子耦合的多个互连件；及
衬底，其包括与所述多个通道端子、所述多个互连件耦合的集中式接口。
35.一种存储器装置，其包括：
存储器单元阵列及终止于多个通道端子处的多个通道，所述存储器单元阵列包括各自包含多个存储器单元存储体的多个区域，所述多个通道中的每一通道与所述多个区域的区域及所述多个通道端子的通道端子耦合；所述多个通道端子中的每一通道端子定位于与所述通道端子相关联的所述区域的占用面积内；
重布层，其包括与所述多个通道端子耦合的多个互连件；及
衬底，其包括分布于所述衬底中的多个接口，所述多个接口与所述多个通道端子耦合。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105346A (ko) * 2018-03-05 2019-09-17 삼성전자주식회사 메모리 패키지 및 메모리 장치
US11450613B2 (en) * 2018-03-23 2022-09-20 Intel Corporation Integrated circuit package with test circuitry for testing a channel between dies
WO2020084489A1 (en) * 2018-10-26 2020-04-30 Nokia Technologies Oy Arrangement of memory cells for a quantum-computing device
WO2021232259A1 (en) * 2020-05-20 2021-11-25 Yangtze Memory Technologies Co., Ltd. 3d nand flash memory device and integration method thereof
US11983059B2 (en) * 2020-12-03 2024-05-14 Micron Technology, Inc. Memory expansion card
US20230077784A1 (en) * 2021-09-14 2023-03-16 Micron Technology, Inc. Testing circuit for a memory device
US11893253B1 (en) * 2022-09-20 2024-02-06 Western Digital Technologies, Inc. Dynamic TD-PPM state and die mapping in multi-NAND channels

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538928B1 (en) * 1999-10-12 2003-03-25 Enhanced Memory Systems Inc. Method for reducing the width of a global data bus in a memory architecture
CN1465095A (zh) * 2000-07-05 2003-12-31 马赛克系统有限公司 高速低功率半导体存储器结构
US20090059641A1 (en) * 2007-08-29 2009-03-05 Jeddeloh Joe M Memory device interface methods, apparatus, and systems
CN102129881A (zh) * 2010-01-15 2011-07-20 多利吉科技股份有限公司 适用于外设互联速捷接口的固态储存磁盘装置及系统
CN103855129A (zh) * 2012-12-06 2014-06-11 德州仪器公司 半导体装置及用于制作半导体装置的方法
US20160357630A1 (en) * 2015-06-05 2016-12-08 Samsung Electronics Co., Ltd. Semiconductor memory device providing analysis and correcting of soft data fail in stacked chips

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8994170B2 (en) 2013-02-27 2015-03-31 Invensas Corporation Microelectronic unit and package with positional reversal
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
JP6507975B2 (ja) * 2014-10-02 2019-05-08 日立金属株式会社 半導体パッケージ回路基板、およびそれを用いた半導体パッケージ
KR20170079544A (ko) * 2015-12-30 2017-07-10 에스케이하이닉스 주식회사 래치 회로 및 이를 포함하는 반도체 장치
US9761564B1 (en) 2016-06-30 2017-09-12 Micron Technology, Inc. Layout of transmission vias for memory device
KR20180006229A (ko) * 2016-07-08 2018-01-17 삼성전자주식회사 스택 구조의 반도체 메모리 패키지, 메모리 장치 및 반도체 메모리 시스템
KR102624199B1 (ko) * 2016-11-17 2024-01-15 에스케이하이닉스 주식회사 관통 실리콘 비아 기술을 적용한 반도체 패키지

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6538928B1 (en) * 1999-10-12 2003-03-25 Enhanced Memory Systems Inc. Method for reducing the width of a global data bus in a memory architecture
CN1465095A (zh) * 2000-07-05 2003-12-31 马赛克系统有限公司 高速低功率半导体存储器结构
US20090059641A1 (en) * 2007-08-29 2009-03-05 Jeddeloh Joe M Memory device interface methods, apparatus, and systems
CN102129881A (zh) * 2010-01-15 2011-07-20 多利吉科技股份有限公司 适用于外设互联速捷接口的固态储存磁盘装置及系统
CN103855129A (zh) * 2012-12-06 2014-06-11 德州仪器公司 半导体装置及用于制作半导体装置的方法
US20160357630A1 (en) * 2015-06-05 2016-12-08 Samsung Electronics Co., Ltd. Semiconductor memory device providing analysis and correcting of soft data fail in stacked chips

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