JP3250956B2 - 半導体メモリ装置の列駆動配線構造及び列駆動方法 - Google Patents
半導体メモリ装置の列駆動配線構造及び列駆動方法Info
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- JP3250956B2 JP3250956B2 JP31665895A JP31665895A JP3250956B2 JP 3250956 B2 JP3250956 B2 JP 3250956B2 JP 31665895 A JP31665895 A JP 31665895A JP 31665895 A JP31665895 A JP 31665895A JP 3250956 B2 JP3250956 B2 JP 3250956B2
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- G—PHYSICS
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- G11C8/10—Decoders
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
関するもので、特に、複数の列プリデコーディング信号
から多数の列選択信号を発生してメモリセルアレイの列
を選択する際の列駆動に関するものである。
関するもので、特に、複数の列プリデコーディング信号
から多数の列選択信号を発生してメモリセルアレイの列
を選択する際の列駆動に関するものである。
【０００２】
【従来の技術】一般に半導体メモリ装置は、多数のワー
ド線及びビット線とメモリセルを備えたメモリセルアレ
イと、このメモリセルアレイのメモリセルを指定して必
要な情報を書込み、読出すための回路とをもつことは常
識である。そして、情報の書込、読出を行うメモリセル
の指定は、提供されるアドレスから行(row) と列(colum
n)に該当する複数のデコーディング信号を発生し、これ
らデコーディング信号を適切に配列して駆動することに
よって行われる。このような機能を行う周辺回路のうち
の列デコーダは、プリデコーダから発生したプリデコー
ディング信号を受けて選択対象のビット線と入出力線を
接続させるための列選択信号を発生する働きをもつ。図
１に、このような列デコーダの一般的回路構成を示し説
明する。
ド線及びビット線とメモリセルを備えたメモリセルアレ
イと、このメモリセルアレイのメモリセルを指定して必
要な情報を書込み、読出すための回路とをもつことは常
識である。そして、情報の書込、読出を行うメモリセル
の指定は、提供されるアドレスから行(row) と列(colum
n)に該当する複数のデコーディング信号を発生し、これ
らデコーディング信号を適切に配列して駆動することに
よって行われる。このような機能を行う周辺回路のうち
の列デコーダは、プリデコーダから発生したプリデコー
ディング信号を受けて選択対象のビット線と入出力線を
接続させるための列選択信号を発生する働きをもつ。図
１に、このような列デコーダの一般的回路構成を示し説
明する。
【０００３】ＰＭＯＳトランジスタＰ１〜Ｐ３及びＮＭ
ＯＳトランジスタＮ１〜Ｎ３で１つのＮＯＲ論理回路Ｎ
ＯＲ１が構成され、またＰＭＯＳトランジスタＰ４〜Ｐ
６及びＮＭＯＳトランジスタＮ４〜Ｎ６でもう１つのＮ
ＯＲ論理回路ＮＯＲ２が構成されている。これらＮＯＲ
論理回路ＮＯＲ１，ＮＯＲ２に印加される列プリデコー
ディング信号ＤＣＡ３Ｂ４Ｂ，ＤＣＡ３Ｂ４，ＤＣＡ５
Ｂ６Ｂ，ＤＣＡ７Ｂは、分割したメモリセルアレイの１
つで所定のグループに分割された列線を選択するために
使用される。例えば、全体で８Ｍｂ(Megabit) のメモリ
セルアレイが２Ｍｂ容量のメモリバンク４つに分割さ
れ、更に各メモリバンクが４つのメモリブロックに分割
されており、そして各メモリブロックの列線が３２の列
グループに分割されているとした場合、前記列プリデコ
ーディング信号は、３２の列グループをもつ１メモリブ
ロック該当の１２８の列線を選択するために利用される
列プリデコーディング原(original)信号のうちのＤＣＡ
３，ＤＣＡ４，ＤＣＡ５，ＤＣＡ６，ＤＣＡ７の組合せ
により、いずれか１つの列グループを選択するのに使用
されるものである。
ＯＳトランジスタＮ１〜Ｎ３で１つのＮＯＲ論理回路Ｎ
ＯＲ１が構成され、またＰＭＯＳトランジスタＰ４〜Ｐ
６及びＮＭＯＳトランジスタＮ４〜Ｎ６でもう１つのＮ
ＯＲ論理回路ＮＯＲ２が構成されている。これらＮＯＲ
論理回路ＮＯＲ１，ＮＯＲ２に印加される列プリデコー
ディング信号ＤＣＡ３Ｂ４Ｂ，ＤＣＡ３Ｂ４，ＤＣＡ５
Ｂ６Ｂ，ＤＣＡ７Ｂは、分割したメモリセルアレイの１
つで所定のグループに分割された列線を選択するために
使用される。例えば、全体で８Ｍｂ(Megabit) のメモリ
セルアレイが２Ｍｂ容量のメモリバンク４つに分割さ
れ、更に各メモリバンクが４つのメモリブロックに分割
されており、そして各メモリブロックの列線が３２の列
グループに分割されているとした場合、前記列プリデコ
ーディング信号は、３２の列グループをもつ１メモリブ
ロック該当の１２８の列線を選択するために利用される
列プリデコーディング原(original)信号のうちのＤＣＡ
３，ＤＣＡ４，ＤＣＡ５，ＤＣＡ６，ＤＣＡ７の組合せ
により、いずれか１つの列グループを選択するのに使用
されるものである。
【０００４】ＮＯＲ論理回路ＮＯＲ１により生成される
信号はＮＯＲゲートＮＲ１〜ＮＲ４へ入力され、ＮＯＲ
論理回路ＮＯＲ２により生成される信号はＮＯＲゲート
ＮＲ５〜ＮＲ８へ入力される。そして、ＮＯＲゲートＮ
Ｒ１，ＮＲ５には列プリデコーディング信号ＤＣＡ０Ｂ
１Ｂ２ＢＵ、ＮＯＲゲートＮＲ２，ＮＲ６には列プリデ
コーディング信号ＤＣＡ０Ｂ１Ｂ２ＢＬ、ＮＯＲゲート
ＮＲ３，ＮＲ７には列プリデコーディング信号ＤＣＡ０
１Ｂ２ＢＵ、ＮＯＲゲートＮＲ４，ＮＲ８には列プリデ
コーディング信号ＤＣＡ０１Ｂ２ＢＬがそれぞれ入力さ
れる。尚、これら列プリデコーディング信号の符号中の
“Ｂ”は反転を示し、符号末尾の“Ｕ”，“Ｌ”は、１
つのメモリブロックで１対の列選択信号を区分するため
に使用される。
信号はＮＯＲゲートＮＲ１〜ＮＲ４へ入力され、ＮＯＲ
論理回路ＮＯＲ２により生成される信号はＮＯＲゲート
ＮＲ５〜ＮＲ８へ入力される。そして、ＮＯＲゲートＮ
Ｒ１，ＮＲ５には列プリデコーディング信号ＤＣＡ０Ｂ
１Ｂ２ＢＵ、ＮＯＲゲートＮＲ２，ＮＲ６には列プリデ
コーディング信号ＤＣＡ０Ｂ１Ｂ２ＢＬ、ＮＯＲゲート
ＮＲ３，ＮＲ７には列プリデコーディング信号ＤＣＡ０
１Ｂ２ＢＵ、ＮＯＲゲートＮＲ４，ＮＲ８には列プリデ
コーディング信号ＤＣＡ０１Ｂ２ＢＬがそれぞれ入力さ
れる。尚、これら列プリデコーディング信号の符号中の
“Ｂ”は反転を示し、符号末尾の“Ｕ”，“Ｌ”は、１
つのメモリブロックで１対の列選択信号を区分するため
に使用される。
【０００５】ＮＯＲゲートＮＲ１の出力は直列接続のイ
ンバータＩ１，Ｉ５を通じて列選択信号ＣＳＬ０Ｕとし
て、また、ＮＯＲゲートＮＲ２の出力は直列接続のイン
バータＩ２，Ｉ６を通じて列選択信号ＣＳＬ０Ｌとして
発生される。ＮＯＲゲートＮＲ３の出力は直列接続のイ
ンバータＩ３，Ｉ７を通じて列選択信号ＣＳＬ１Ｕとし
て、また、ＮＯＲゲートＮＲ４の出力は直列接続のイン
バータＩ４，Ｉ８を通じて列選択信号ＣＳＬ１Ｌとして
発生される。ＮＯＲゲートＮＲ５の出力は直列接続のイ
ンバータＩ９，Ｉ１３を通じて列選択信号ＣＳＬ２Ｕと
して、また、ＮＯＲゲートＮＲ６の出力は直列接続のイ
ンバータＩ１０，Ｉ１４を通じて列選択信号ＣＳＬ２Ｌ
として発生される。ＮＯＲゲートＮＲ７の出力は直列接
続のインバータＩ１１，Ｉ１５を通じて列選択信号ＣＬ
Ｓ３Ｕとして、また、ＮＯＲゲートＮＲ８の出力は直列
接続のインバータＩ１２，Ｉ１６を通じて列選択信号Ｃ
ＳＬ３Ｌとして発生される。
ンバータＩ１，Ｉ５を通じて列選択信号ＣＳＬ０Ｕとし
て、また、ＮＯＲゲートＮＲ２の出力は直列接続のイン
バータＩ２，Ｉ６を通じて列選択信号ＣＳＬ０Ｌとして
発生される。ＮＯＲゲートＮＲ３の出力は直列接続のイ
ンバータＩ３，Ｉ７を通じて列選択信号ＣＳＬ１Ｕとし
て、また、ＮＯＲゲートＮＲ４の出力は直列接続のイン
バータＩ４，Ｉ８を通じて列選択信号ＣＳＬ１Ｌとして
発生される。ＮＯＲゲートＮＲ５の出力は直列接続のイ
ンバータＩ９，Ｉ１３を通じて列選択信号ＣＳＬ２Ｕと
して、また、ＮＯＲゲートＮＲ６の出力は直列接続のイ
ンバータＩ１０，Ｉ１４を通じて列選択信号ＣＳＬ２Ｌ
として発生される。ＮＯＲゲートＮＲ７の出力は直列接
続のインバータＩ１１，Ｉ１５を通じて列選択信号ＣＬ
Ｓ３Ｕとして、また、ＮＯＲゲートＮＲ８の出力は直列
接続のインバータＩ１２，Ｉ１６を通じて列選択信号Ｃ
ＳＬ３Ｌとして発生される。
【０００６】この図１に示す列デコーダにおいて、Ａで
示した部分は、列線と列プリデコーディング信号線との
間の接続のためのストラッピングエリア（結束領域）に
該当する部分を表す。
示した部分は、列線と列プリデコーディング信号線との
間の接続のためのストラッピングエリア（結束領域）に
該当する部分を表す。
【０００７】このような一般的構成を有する列デコーダ
を用いた半導体メモリ装置の要部構成を図２に概略的に
示す。同図には、８Ｍｂメモリセルアレイの１／４相当
の１メモリバンク（２Ｍｂ容量）が示してあり、上述の
ように４つのメモリブロックＭＢ１，ＭＢ２，ＭＢ３，
ＭＢ４に分けられている。また更に、１メモリブロック
は８つのサブブロックＳＢ１〜ＳＢ８に分けられてお
り、１つのサブブロックに２５６のワード線が設けられ
る。メモリブロックＭＢ１〜ＭＢ４の１つ、例えばメモ
リブロックＭＢ１には、１２８の列線１があり、これら
に１２８の列選択信号ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ
１Ｕ，……，ＣＳＬ６３Ｕ，ＣＳＬ６３Ｌが列デコーダ
ＤＣＤ１から提供される。
を用いた半導体メモリ装置の要部構成を図２に概略的に
示す。同図には、８Ｍｂメモリセルアレイの１／４相当
の１メモリバンク（２Ｍｂ容量）が示してあり、上述の
ように４つのメモリブロックＭＢ１，ＭＢ２，ＭＢ３，
ＭＢ４に分けられている。また更に、１メモリブロック
は８つのサブブロックＳＢ１〜ＳＢ８に分けられてお
り、１つのサブブロックに２５６のワード線が設けられ
る。メモリブロックＭＢ１〜ＭＢ４の１つ、例えばメモ
リブロックＭＢ１には、１２８の列線１があり、これら
に１２８の列選択信号ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ
１Ｕ，……，ＣＳＬ６３Ｕ，ＣＳＬ６３Ｌが列デコーダ
ＤＣＤ１から提供される。
【０００８】
【発明が解決しようとする課題】図２のような半導体メ
モリ装置では、１メモリバンク内の列線選択のために、
１６の列プリデコーディング信号ＤＣＡ０Ｂ１Ｂ２Ｂ
Ｕ，ＤＣＡ０１Ｂ２ＢＵ，ＤＣＡ０Ｂ１Ｂ２ＢＬ，ＤＣ
Ａ０１Ｂ２ＢＬ，ＤＣＡ０Ｂ１２ＢＵ，ＤＣＡ０１２Ｂ
Ｕ，ＤＣＡ０Ｂ１２ＢＬ，ＤＣＡ０１２ＢＬ，ＤＣＡ０
Ｂ１Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｌ，Ｄ
ＣＡ０Ｂ１２Ｕ，ＤＣＡ０１２Ｕ，ＤＣＡ０Ｂ１２Ｌ，
ＤＣＡ０１２Ｌ用の１６本の列プリデコーディング信号
線６が全メモリブロックＭＢ１〜ＭＢ４にかけて伸張さ
れる。このため、周辺回路領域での専有面積が大きくな
る結果を招いている。また、通常このような信号線には
導電性のポリシリコンが使用されるが、信号線が長くな
るとその配線負荷による信号の伝送速度や効率が低下す
る。
モリ装置では、１メモリバンク内の列線選択のために、
１６の列プリデコーディング信号ＤＣＡ０Ｂ１Ｂ２Ｂ
Ｕ，ＤＣＡ０１Ｂ２ＢＵ，ＤＣＡ０Ｂ１Ｂ２ＢＬ，ＤＣ
Ａ０１Ｂ２ＢＬ，ＤＣＡ０Ｂ１２ＢＵ，ＤＣＡ０１２Ｂ
Ｕ，ＤＣＡ０Ｂ１２ＢＬ，ＤＣＡ０１２ＢＬ，ＤＣＡ０
Ｂ１Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｌ，Ｄ
ＣＡ０Ｂ１２Ｕ，ＤＣＡ０１２Ｕ，ＤＣＡ０Ｂ１２Ｌ，
ＤＣＡ０１２Ｌ用の１６本の列プリデコーディング信号
線６が全メモリブロックＭＢ１〜ＭＢ４にかけて伸張さ
れる。このため、周辺回路領域での専有面積が大きくな
る結果を招いている。また、通常このような信号線には
導電性のポリシリコンが使用されるが、信号線が長くな
るとその配線負荷による信号の伝送速度や効率が低下す
る。
【０００９】他方、半導体メモリ装置の実際のレイアウ
ト上では、１メモリブロックに属する１２８の列線（列
選択信号が送られる信号線）は、列プリデコーディング
信号線（列プリデコーディング信号が送られる信号線）
のそれぞれと、例えば図示のようにそのままストラッピ
ング（結束）される訳ではなく、１ストラッピングエリ
アにつき３２ずつの列線と列プリデコーディング信号線
をストラッピングするようにして４つのストラッピング
エリアでストラッピングするようになっている。これ
は、製造工程と設計配置における効率を考慮してのこと
である。そして通常、このような信号線は導電性のポリ
シリコンを使用して、トランジスタのゲート用ポリシリ
コンと同層に形成される。このような列線と列プリデコ
ーディング信号線とのストラッピングエリアにおいては
根本的にポリシリコンによる負荷で信号遷移速度の遅延
が不可避であるにもかかわらず、上記のように１メモリ
バンク全体にわたって列プリデコーディング信号線を伸
張させる状態であれば、その遅延がいっそう悪化してし
まうことになる。
ト上では、１メモリブロックに属する１２８の列線（列
選択信号が送られる信号線）は、列プリデコーディング
信号線（列プリデコーディング信号が送られる信号線）
のそれぞれと、例えば図示のようにそのままストラッピ
ング（結束）される訳ではなく、１ストラッピングエリ
アにつき３２ずつの列線と列プリデコーディング信号線
をストラッピングするようにして４つのストラッピング
エリアでストラッピングするようになっている。これ
は、製造工程と設計配置における効率を考慮してのこと
である。そして通常、このような信号線は導電性のポリ
シリコンを使用して、トランジスタのゲート用ポリシリ
コンと同層に形成される。このような列線と列プリデコ
ーディング信号線とのストラッピングエリアにおいては
根本的にポリシリコンによる負荷で信号遷移速度の遅延
が不可避であるにもかかわらず、上記のように１メモリ
バンク全体にわたって列プリデコーディング信号線を伸
張させる状態であれば、その遅延がいっそう悪化してし
まうことになる。
【００１０】このような従来技術に鑑みて本発明では、
レイアウト上の余裕度を増し得るような列駆動配線構造
及び列駆動方法を提供する。また、列系統の信号伝送に
おける信号伝送速度及び遷移速度を向上させ、更には列
系統の信号伝送におけるノイズ分散効果を実現できるよ
うな列駆動配線構造及び列駆動方法を提供する。
レイアウト上の余裕度を増し得るような列駆動配線構造
及び列駆動方法を提供する。また、列系統の信号伝送に
おける信号伝送速度及び遷移速度を向上させ、更には列
系統の信号伝送におけるノイズ分散効果を実現できるよ
うな列駆動配線構造及び列駆動方法を提供する。
【００１１】
【課題を解決するための手段】この目的を達成するため
に本発明では、多数の列線を有したメモリブロックが複
数設けられ、複数の列プリデコーディング信号を基に前
記多数の列線を選択駆動する列デコーダを備えた半導体
メモリ装置の列駆動配線構造において、前記多数の列線
が１メモリブロックにつき複数の列グループに分けら
れ、これら列グループに属する列線を選択するための列
プリデコーディング信号線が、担当のメモリブロックご
とに分割されて該当メモリブロック専用に配線されてい
ることを特徴とした列駆動配線構造を提供する。
に本発明では、多数の列線を有したメモリブロックが複
数設けられ、複数の列プリデコーディング信号を基に前
記多数の列線を選択駆動する列デコーダを備えた半導体
メモリ装置の列駆動配線構造において、前記多数の列線
が１メモリブロックにつき複数の列グループに分けら
れ、これら列グループに属する列線を選択するための列
プリデコーディング信号線が、担当のメモリブロックご
とに分割されて該当メモリブロック専用に配線されてい
ることを特徴とした列駆動配線構造を提供する。
【００１２】また本発明によれば、多数の列線を有した
メモリブロックが複数設けられ、複数の列プリデコーデ
ィング信号を基に前記多数の列線を選択駆動する列デコ
ーダを備えた半導体メモリ装置の列駆動方法において、
前記多数の列線を１メモリブロックにつき複数の列グル
ープに分けるようにし、そして、前記列グループに属す
る列線を選択するための列プリデコーディング信号をメ
モリブロックごとに担当を分けて該当メモリブロック専
用に提供し、各メモリブロックで列グループを１ずつ活
性化させることを特徴とした列駆動方法が提供される。
メモリブロックが複数設けられ、複数の列プリデコーデ
ィング信号を基に前記多数の列線を選択駆動する列デコ
ーダを備えた半導体メモリ装置の列駆動方法において、
前記多数の列線を１メモリブロックにつき複数の列グル
ープに分けるようにし、そして、前記列グループに属す
る列線を選択するための列プリデコーディング信号をメ
モリブロックごとに担当を分けて該当メモリブロック専
用に提供し、各メモリブロックで列グループを１ずつ活
性化させることを特徴とした列駆動方法が提供される。
【００１３】
【発明の実施の形態】以下、本発明による半導体メモリ
装置の実施形態につき添付の図面を参照して詳細に説明
する。
装置の実施形態につき添付の図面を参照して詳細に説明
する。
【００１４】図３に、本発明による列駆動配線構造を示
す。この実施形態におけるメモリセルアレイの容量は前
述の図２の場合と同じである。即ち、４つのメモリブロ
ックＭＢ１〜ＭＢ４は全部で２Ｍｂ容量のメモリバンク
を形成し、各メモリブロックＭＢ１〜ＭＢ４は８つのサ
ブブロックＳＢ１〜ＳＢ８に分けられている。また、図
２の場合と同様に、１メモリブロックには１２８の列線
１１が配列されており、これら列線１１は３２の列グル
ープに区分されている。そして、各メモリブロックＭＢ
１〜ＭＢ４には各担当の列デコーダＤＣＤ１〜ＤＣＤ４
が備えられている。
す。この実施形態におけるメモリセルアレイの容量は前
述の図２の場合と同じである。即ち、４つのメモリブロ
ックＭＢ１〜ＭＢ４は全部で２Ｍｂ容量のメモリバンク
を形成し、各メモリブロックＭＢ１〜ＭＢ４は８つのサ
ブブロックＳＢ１〜ＳＢ８に分けられている。また、図
２の場合と同様に、１メモリブロックには１２８の列線
１１が配列されており、これら列線１１は３２の列グル
ープに区分されている。そして、各メモリブロックＭＢ
１〜ＭＢ４には各担当の列デコーダＤＣＤ１〜ＤＣＤ４
が備えられている。
【００１５】列線と列プリデコーディング信号線との間
のストラッピングについて、各メモリブロックＭＢ１〜
ＭＢ４では前述の従来の場合と同様に、３２ずつの列線
及び列プリデコーディング信号線を１組とする４つのス
トラッピングエリアが設定されている。しかしながら、
次に説明するように、列選択信号と列プリデコーディン
グ信号との間の駆動関係とそのための配線構造は、前述
の従来の場合とは大きく異なっている。
のストラッピングについて、各メモリブロックＭＢ１〜
ＭＢ４では前述の従来の場合と同様に、３２ずつの列線
及び列プリデコーディング信号線を１組とする４つのス
トラッピングエリアが設定されている。しかしながら、
次に説明するように、列選択信号と列プリデコーディン
グ信号との間の駆動関係とそのための配線構造は、前述
の従来の場合とは大きく異なっている。
【００１６】まず、各メモリブロックＭＢ１〜ＭＢ４内
で列選択信号が送られる列線１１の配置（又はコーディ
ング）について、次のようにしている。１番目のメモリ
ブロックＭＢ１では、列選択信号ＣＳＬｉＵ（ｉ＝０＋
８ｎ；ｎ＝０〜３１），ＣＳＬｉＬ（ｉ＝０＋８ｎ；ｎ
＝０〜３１），ＣＳＬｊＵ（ｊ＝１＋８ｎ；ｎ＝０〜３
１），ＣＳＬｊＬ（ｊ＝１＋８ｎ；ｎ＝０〜３１）を配
列している。即ち、ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ１
Ｕ，ＣＳＬ１Ｌ，ＣＳＬ８Ｕ，ＣＳＬ８Ｌ，ＣＳＬ９
Ｕ，ＣＳＬ９Ｌ，……，ＣＳＬ２４８Ｕ，ＣＳＬ２４８
Ｌ，ＣＳＬ２４９Ｕ，ＣＳＬ２４９Ｌの順に配列してあ
る。また、２番目のメモリブロックＭＢ２では、列選択
信号ＣＳＬｉＵ（ｉ＝２＋８ｎ；ｎ＝０〜３１），ＣＳ
ＬｉＬ（ｉ＝２＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＵ
（ｊ＝３＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＬ（ｊ＝３
＋８ｎ；０〜３１）を配列している。即ち、ＣＳＬ２
Ｕ，ＣＳＬ２Ｌ，ＣＳＬ３Ｕ，ＣＳＬ３Ｌ，ＣＳＬ１０
Ｕ，ＣＳＬ１０Ｌ，ＣＳＬ１１Ｕ，ＣＳＬ１１Ｌ，…
…，ＣＳＬ２５０Ｕ，ＣＳＬ２５０Ｌ，ＣＳＬ２５１
Ｕ，ＣＳＬ２５１Ｌの順に配列してある。３番目のメモ
リブロックＭＢ３では、列選択信号ＣＳＬｉＵ（ｉ＝４
＋８ｎ；ｎ＝０〜３１），ＣＳＬｉＬ（ｉ＝４＋８ｎ；
ｎ＝０〜３１），ＣＳＬｊＵ（ｊ＝５＋８ｎ；ｎ＝０〜
３１），ＣＳＬｊＬ（ｊ＝５＋８ｎ；ｎ＝０〜３１）を
配列している。即ち、ＣＳＬ４Ｕ，ＣＳＬ４Ｌ，ＣＳＬ
５Ｕ，ＣＳＬ５Ｌ，ＣＳＬ１２Ｕ，ＣＳＬ１２Ｌ，ＣＳ
Ｌ１３Ｕ，ＣＳＬ１３Ｌ，……，ＣＳＬ２５２Ｕ，ＣＳ
Ｌ２５２Ｌ，ＣＳＬ２５３Ｕ，ＣＳＬ２５３Ｌの順に配
列してある。４番目のメモリブロックＭＢ４では、列選
択信号ＣＳＬｉＵ（ｉ＝６＋８ｎ；ｎ＝６〜３１），Ｃ
ＳＬｉＬ（ｉ＝６＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＵ
（ｊ＝７＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＬ（ｊ＝７
＋８ｎ；ｎ＝０〜３１）の順に配列している。即ち、Ｃ
ＳＬ６Ｕ，ＣＳＬ６Ｌ，ＣＳＬ７Ｕ，ＣＳＬ７Ｌ，ＣＳ
Ｌ１４Ｕ，ＣＳＬ１４Ｌ，ＣＳＬ１５Ｕ，ＣＳＬ１５
Ｌ，……，ＣＳＬ２５４Ｕ，ＣＳＬ２５４Ｌ，ＣＳＬ２
５５Ｕ，ＣＳＬ２５５Ｌの順に配列してある。
で列選択信号が送られる列線１１の配置（又はコーディ
ング）について、次のようにしている。１番目のメモリ
ブロックＭＢ１では、列選択信号ＣＳＬｉＵ（ｉ＝０＋
８ｎ；ｎ＝０〜３１），ＣＳＬｉＬ（ｉ＝０＋８ｎ；ｎ
＝０〜３１），ＣＳＬｊＵ（ｊ＝１＋８ｎ；ｎ＝０〜３
１），ＣＳＬｊＬ（ｊ＝１＋８ｎ；ｎ＝０〜３１）を配
列している。即ち、ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ１
Ｕ，ＣＳＬ１Ｌ，ＣＳＬ８Ｕ，ＣＳＬ８Ｌ，ＣＳＬ９
Ｕ，ＣＳＬ９Ｌ，……，ＣＳＬ２４８Ｕ，ＣＳＬ２４８
Ｌ，ＣＳＬ２４９Ｕ，ＣＳＬ２４９Ｌの順に配列してあ
る。また、２番目のメモリブロックＭＢ２では、列選択
信号ＣＳＬｉＵ（ｉ＝２＋８ｎ；ｎ＝０〜３１），ＣＳ
ＬｉＬ（ｉ＝２＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＵ
（ｊ＝３＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＬ（ｊ＝３
＋８ｎ；０〜３１）を配列している。即ち、ＣＳＬ２
Ｕ，ＣＳＬ２Ｌ，ＣＳＬ３Ｕ，ＣＳＬ３Ｌ，ＣＳＬ１０
Ｕ，ＣＳＬ１０Ｌ，ＣＳＬ１１Ｕ，ＣＳＬ１１Ｌ，…
…，ＣＳＬ２５０Ｕ，ＣＳＬ２５０Ｌ，ＣＳＬ２５１
Ｕ，ＣＳＬ２５１Ｌの順に配列してある。３番目のメモ
リブロックＭＢ３では、列選択信号ＣＳＬｉＵ（ｉ＝４
＋８ｎ；ｎ＝０〜３１），ＣＳＬｉＬ（ｉ＝４＋８ｎ；
ｎ＝０〜３１），ＣＳＬｊＵ（ｊ＝５＋８ｎ；ｎ＝０〜
３１），ＣＳＬｊＬ（ｊ＝５＋８ｎ；ｎ＝０〜３１）を
配列している。即ち、ＣＳＬ４Ｕ，ＣＳＬ４Ｌ，ＣＳＬ
５Ｕ，ＣＳＬ５Ｌ，ＣＳＬ１２Ｕ，ＣＳＬ１２Ｌ，ＣＳ
Ｌ１３Ｕ，ＣＳＬ１３Ｌ，……，ＣＳＬ２５２Ｕ，ＣＳ
Ｌ２５２Ｌ，ＣＳＬ２５３Ｕ，ＣＳＬ２５３Ｌの順に配
列してある。４番目のメモリブロックＭＢ４では、列選
択信号ＣＳＬｉＵ（ｉ＝６＋８ｎ；ｎ＝６〜３１），Ｃ
ＳＬｉＬ（ｉ＝６＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＵ
（ｊ＝７＋８ｎ；ｎ＝０〜３１），ＣＳＬｊＬ（ｊ＝７
＋８ｎ；ｎ＝０〜３１）の順に配列している。即ち、Ｃ
ＳＬ６Ｕ，ＣＳＬ６Ｌ，ＣＳＬ７Ｕ，ＣＳＬ７Ｌ，ＣＳ
Ｌ１４Ｕ，ＣＳＬ１４Ｌ，ＣＳＬ１５Ｕ，ＣＳＬ１５
Ｌ，……，ＣＳＬ２５４Ｕ，ＣＳＬ２５４Ｌ，ＣＳＬ２
５５Ｕ，ＣＳＬ２５５Ｌの順に配列してある。
【００１７】各メモリブロックＭＢ１〜ＭＢ４内で区分
される３２の列グループを選択するための列プリデコー
ディング信号（ＤＣＡ３４，ＤＣＡ５６，ＤＣＡ７によ
る組合せ信号）は、列プリデコーディング信号線１３
（４ビット），１４（４ビット），１５（２ビット）で
伝送される。これら列プリデコーディング信号線１３，
１４，１５は、図２の従来の場合同様に４つのメモリブ
ロックＭＢ１〜ＭＢ４にかけて伸張させてある。一方、
３２の列グループにおけるそれぞれ４つの列線選択用の
列選択信号を生成するための列プリデコーディング信号
（ＤＣＡ０，ＤＣＡ１，ＤＣＡ２，及び−Ｕ，−Ｌから
なる組合せ信号）は、列デコーディング信号線１６，１
７，１８，１９により伝送される。これら４群の列デコ
ーディング信号線１６，１７，１８，１９は、１群−１
メモリブロック担当とされ、該当するメモリブロックの
コア(core)へ向けて伸張されている。即ち、１番目のメ
モリブロックＭＢ１には、列プリデコーディング信号Ｄ
ＣＡ０Ｂ１Ｂ２ＢＵ，ＤＣＡ０１Ｂ２ＢＵ，ＤＣＡ０Ｂ
１Ｂ２ＢＬ，ＤＣＡ０１Ｂ２ＢＬを送る４本の列デコー
ディング信号線１６が専用に配線され、２番目のメモリ
ブロックＭＢ２では、列プリデコーディング信号ＤＣＡ
０Ｂ１２ＢＵ，ＤＣＡ０１２ＢＵ，ＤＣＡ０Ｂ１２Ｂ
Ｌ，ＤＣＡ０１２ＢＬを送る４本の列プリデコーディン
グ信号線１７が専用に配線され、３番目のメモリブロッ
クＭＢ３では、列プリデコーディング信号ＤＣＡ０Ｂ１
Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｕ，ＤＣＡ０Ｂ１Ｂ２Ｌ，ＤＣ
Ａ０１Ｂ２Ｌを送る列デコーディング信号線１８が専用
に配線され、そして４番目のメモリブロックＭＢ４で
は、列プリデコーディング信号ＤＣＡ０Ｂ１２Ｕ，ＤＣ
Ａ０１２Ｕ，ＤＣＡ０Ｂ１２Ｌ，ＤＣＡ０１２Ｌを送る
４本の列デコーディング信号線１９が専用に配線されて
いる。
される３２の列グループを選択するための列プリデコー
ディング信号（ＤＣＡ３４，ＤＣＡ５６，ＤＣＡ７によ
る組合せ信号）は、列プリデコーディング信号線１３
（４ビット），１４（４ビット），１５（２ビット）で
伝送される。これら列プリデコーディング信号線１３，
１４，１５は、図２の従来の場合同様に４つのメモリブ
ロックＭＢ１〜ＭＢ４にかけて伸張させてある。一方、
３２の列グループにおけるそれぞれ４つの列線選択用の
列選択信号を生成するための列プリデコーディング信号
（ＤＣＡ０，ＤＣＡ１，ＤＣＡ２，及び−Ｕ，−Ｌから
なる組合せ信号）は、列デコーディング信号線１６，１
７，１８，１９により伝送される。これら４群の列デコ
ーディング信号線１６，１７，１８，１９は、１群−１
メモリブロック担当とされ、該当するメモリブロックの
コア(core)へ向けて伸張されている。即ち、１番目のメ
モリブロックＭＢ１には、列プリデコーディング信号Ｄ
ＣＡ０Ｂ１Ｂ２ＢＵ，ＤＣＡ０１Ｂ２ＢＵ，ＤＣＡ０Ｂ
１Ｂ２ＢＬ，ＤＣＡ０１Ｂ２ＢＬを送る４本の列デコー
ディング信号線１６が専用に配線され、２番目のメモリ
ブロックＭＢ２では、列プリデコーディング信号ＤＣＡ
０Ｂ１２ＢＵ，ＤＣＡ０１２ＢＵ，ＤＣＡ０Ｂ１２Ｂ
Ｌ，ＤＣＡ０１２ＢＬを送る４本の列プリデコーディン
グ信号線１７が専用に配線され、３番目のメモリブロッ
クＭＢ３では、列プリデコーディング信号ＤＣＡ０Ｂ１
Ｂ２Ｕ，ＤＣＡ０１Ｂ２Ｕ，ＤＣＡ０Ｂ１Ｂ２Ｌ，ＤＣ
Ａ０１Ｂ２Ｌを送る列デコーディング信号線１８が専用
に配線され、そして４番目のメモリブロックＭＢ４で
は、列プリデコーディング信号ＤＣＡ０Ｂ１２Ｕ，ＤＣ
Ａ０１２Ｕ，ＤＣＡ０Ｂ１２Ｌ，ＤＣＡ０１２Ｌを送る
４本の列デコーディング信号線１９が専用に配線されて
いる。
【００１８】この実施形態の配線構造で各メモリブロッ
クＭＢ１〜ＭＢ４に含まれる列を活性化させる最適の方
式を説明する。１度のデータアクセスサイクルにおいて
各メモリブロックＭＢ１〜ＭＢ４のそれぞれで、１つの
ストラッピングエリアに属する８列グループ内における
４つの列線１１を駆動する列選択信号が活性化される。
即ち、各メモリブロックＭＢ１〜ＭＢ４で４本ずつ列線
１１が駆動され、１メモリバンク全体では１６の列線１
１が一度のサイクルで駆動される。例えば、メモリブロ
ックＭＢ１では、１番目のストラッピングエリアに属す
る１番目の列グループの４つの列線１１を駆動する列選
択信号ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ１Ｕ，ＣＳＬ１
Ｌが活性化され、メモリブロックＭＢ２では、１番目の
ストラッピングエリアに属する１番目の列グループの４
つの列線１１を駆動する列選択信号ＣＳＬ２Ｕ，ＣＳＬ
２Ｌ，ＣＳＬ３Ｕ，ＣＳＬ３Ｌが活性化され、メモリブ
ロックＭＢ３では、１番目のストラッピングエリアに属
する１番目の列グループの４つの列線１１を駆動する列
選択信号ＣＳＬ４Ｕ，ＣＳＬ４Ｌ，ＣＳＬ５Ｕ，ＣＳＬ
５Ｌが活性化され、そしてメモリブロックＭＢ４では、
１番目のストラッピングエリアに属する１番目の列グル
ープの４つの列線１１を駆動する列選択信号ＣＳＬ６
Ｕ，ＣＳＬ６Ｌ，ＣＳＬ７Ｕ，ＣＳＬ７Ｌが活性化され
る。このように、各メモリブロックＭＢ１〜ＭＢ４に分
散して列線１１を駆動することにより、ノイズの分散効
果が実現可能である。
クＭＢ１〜ＭＢ４に含まれる列を活性化させる最適の方
式を説明する。１度のデータアクセスサイクルにおいて
各メモリブロックＭＢ１〜ＭＢ４のそれぞれで、１つの
ストラッピングエリアに属する８列グループ内における
４つの列線１１を駆動する列選択信号が活性化される。
即ち、各メモリブロックＭＢ１〜ＭＢ４で４本ずつ列線
１１が駆動され、１メモリバンク全体では１６の列線１
１が一度のサイクルで駆動される。例えば、メモリブロ
ックＭＢ１では、１番目のストラッピングエリアに属す
る１番目の列グループの４つの列線１１を駆動する列選
択信号ＣＳＬ０Ｕ，ＣＳＬ０Ｌ，ＣＳＬ１Ｕ，ＣＳＬ１
Ｌが活性化され、メモリブロックＭＢ２では、１番目の
ストラッピングエリアに属する１番目の列グループの４
つの列線１１を駆動する列選択信号ＣＳＬ２Ｕ，ＣＳＬ
２Ｌ，ＣＳＬ３Ｕ，ＣＳＬ３Ｌが活性化され、メモリブ
ロックＭＢ３では、１番目のストラッピングエリアに属
する１番目の列グループの４つの列線１１を駆動する列
選択信号ＣＳＬ４Ｕ，ＣＳＬ４Ｌ，ＣＳＬ５Ｕ，ＣＳＬ
５Ｌが活性化され、そしてメモリブロックＭＢ４では、
１番目のストラッピングエリアに属する１番目の列グル
ープの４つの列線１１を駆動する列選択信号ＣＳＬ６
Ｕ，ＣＳＬ６Ｌ，ＣＳＬ７Ｕ，ＣＳＬ７Ｌが活性化され
る。このように、各メモリブロックＭＢ１〜ＭＢ４に分
散して列線１１を駆動することにより、ノイズの分散効
果が実現可能である。
【００１９】しかも、従来では１６本の列デコーディン
グ信号線６が４つのメモリブロック全部にかけて伸張し
ているのに比べて、本実施形態によれば、列デコーディ
ング信号線１６，１７，１８，１９に分割してあり、そ
の長さが短縮されている。従って、ポリシリコンの配線
負荷及びその容量による信号の伝送遅延や遷移速度の低
下等を抑制できる。また、本実施形態によれば、各メモ
リブロックＭＢ１〜ＭＢ４に属する列プリデコーディン
グ信号線１６，１７，１８，１９を、メモリの電源電圧
用や接地電圧用の電源線の配線領域に配置可能なので、
レイアウト上でも、図２のような従来の場合より格段に
余裕をもたせることができる。
グ信号線６が４つのメモリブロック全部にかけて伸張し
ているのに比べて、本実施形態によれば、列デコーディ
ング信号線１６，１７，１８，１９に分割してあり、そ
の長さが短縮されている。従って、ポリシリコンの配線
負荷及びその容量による信号の伝送遅延や遷移速度の低
下等を抑制できる。また、本実施形態によれば、各メモ
リブロックＭＢ１〜ＭＢ４に属する列プリデコーディン
グ信号線１６，１７，１８，１９を、メモリの電源電圧
用や接地電圧用の電源線の配線領域に配置可能なので、
レイアウト上でも、図２のような従来の場合より格段に
余裕をもたせることができる。
【００２０】
【発明の効果】本発明による列駆動形式によれば、特に
ビデオＲＡＭ等のブロック読出を遂行する場合において
有利である。即ち、図２に示す従来の場合であれば、１
つのメモリブロック内で隣接した数ビットの列線が駆動
されて相互キャパシタタンスによるノイズが発生し得る
が、本発明では、列線は１つのメモリブロックあたり４
本ずつ、１メモリバンクにかけて相互に隣接せずに駆動
可能なので、ノイズ分散によるノイズ抑制の効果を有す
ることになる。
ビデオＲＡＭ等のブロック読出を遂行する場合において
有利である。即ち、図２に示す従来の場合であれば、１
つのメモリブロック内で隣接した数ビットの列線が駆動
されて相互キャパシタタンスによるノイズが発生し得る
が、本発明では、列線は１つのメモリブロックあたり４
本ずつ、１メモリバンクにかけて相互に隣接せずに駆動
可能なので、ノイズ分散によるノイズ抑制の効果を有す
ることになる。
【００２１】このように本発明によれば、列プリデコー
ディング信号線からメモリセルアレイ内の列線に至る配
線負荷を減少させて列選択関連信号の伝送効率を向上さ
せ、またレイアウト上の余裕度を増大させられ、更に、
特にブロック読出におけるノイズ環境を改善させること
ができる。
ディング信号線からメモリセルアレイ内の列線に至る配
線負荷を減少させて列選択関連信号の伝送効率を向上さ
せ、またレイアウト上の余裕度を増大させられ、更に、
特にブロック読出におけるノイズ環境を改善させること
ができる。
【図１】半導体メモリ装置で使用される列デコーダの回
路図。
路図。
【図２】従来の列駆動配線構造を説明する概略配線図。
【図３】本発明による列駆動配線構造を説明する概略配
線図。
線図。
ＭＢ１〜ＭＢ４ メモリブロック ＳＢ１〜ＳＢ８ サブブロック ＤＣＤ１〜ＤＣＤ４ 列デコーダ ＣＳＬ 列選択信号 ＤＣＡ 列プリデコーディング信号 １１ 列線 １３，１４，１５ 列プリデコーディング信号線（列グ
ループ選択用） １６，１７，１８，１９ 列プリデコーディング信号線
（列線選択用）
ループ選択用） １６，１７，１８，１９ 列プリデコーディング信号線
（列線選択用）
Claims (2)
- 【請求項１】 多数の列線を有したメモリブロックが複
数設けられ、複数の列プリデコーディング信号を基に前
記多数の列線を選択駆動する列デコーダを備えた半導体
メモリ装置の列駆動配線構造において、 前記多数の列線が１メモリブロックにつき複数の列グル
ープに分けられ、そして、各メモリブロック内の前記列
グループを選択するための列プリデコーディング信号線
が、全メモリブロック共通に伸延させて配線されるとと
もに、その選択された列グループに属する列線を選択す
るための列プリデコーディング信号線が、担当のメモリ
ブロックごとに分割されて該当メモリブロック専用に配
線されていることを特徴とする列駆動配線構造。 - 【請求項２】 １つのメモリブロック担当の列プリデコ
ーディング信号線と列線が、複数１組として所定のスト
ラッピングエリアで接続される請求項１記載の列駆動配
線構造。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940032810A KR0124051B1 (ko) | 1994-12-05 | 1994-12-05 | 다수개의 컬럼선택라인을 가지는 반도체메모리장치 및 컬럼구동방법 |
| KR1994P32810 | 1994-12-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08227583A JPH08227583A (ja) | 1996-09-03 |
| JP3250956B2 true JP3250956B2 (ja) | 2002-01-28 |
Family
ID=19400342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31665895A Expired - Fee Related JP3250956B2 (ja) | 1994-12-05 | 1995-12-05 | 半導体メモリ装置の列駆動配線構造及び列駆動方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5699299A (ja) |
| JP (1) | JP3250956B2 (ja) |
| KR (1) | KR0124051B1 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3512957B2 (ja) * | 1996-10-09 | 2004-03-31 | 株式会社東芝 | 半導体記憶装置 |
| US5793684A (en) * | 1997-07-10 | 1998-08-11 | Microchip Technology Incorporated | Memory device having selectable redundancy for high endurance and reliability and method therefor |
| DE102005029271B4 (de) * | 2005-06-23 | 2008-12-04 | Nokia Siemens Networks Gmbh & Co.Kg | Verfahren und Einrichtung zur Bestimmung des Leckwiderstands von zumindest einer Ader einer mehrere Adern aufweisenden Teilnehmeranschlussleitung in einem Kommunikationsnetz |
| US7723130B2 (en) * | 2008-02-18 | 2010-05-25 | United Microelectronics Corp. | Tooling method for fabricating a semiconductor device and semiconductor devices fabricated thereof |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5548225A (en) * | 1994-05-26 | 1996-08-20 | Texas Instruments Incorportated | Block specific spare circuit |
-
1994
- 1994-12-05 KR KR1019940032810A patent/KR0124051B1/ko not_active IP Right Cessation
-
1995
- 1995-12-05 US US08/590,707 patent/US5699299A/en not_active Expired - Fee Related
- 1995-12-05 JP JP31665895A patent/JP3250956B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08227583A (ja) | 1996-09-03 |
| KR960025739A (ko) | 1996-07-20 |
| US5699299A (en) | 1997-12-16 |
| KR0124051B1 (ko) | 1997-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20011009 |
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