JP2000228508A

JP2000228508A - 半導体記憶装置

Info

Publication number: JP2000228508A
Application number: JP2000020290A
Authority: JP
Inventors: Junichi Okamura; 淳一岡村
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1999-02-08
Filing date: 2000-01-28
Publication date: 2000-08-15
Also published as: US6249451B1

Abstract

(57)【要約】【課題】ローカルデータ線と主データ線の間の接続を
行うスペースを設けたＤＲＡＭ等の高度に集積された半
導体記憶装置を提供する。【解決手段】メモリセルアレイは、ロー及びカラムに
配列されたメモリセルを有している。ビット線は対応す
るカラムのメモリセルに接続され、ワード線ＷＬは、ビ
ット線とほぼ直交して配列され、対応するロウのメモリ
セルに接続されている。複数のローカルデータ線ＬＤＱ
はイコライザＬＤＱＥＱとの距離を短縮するため、曲げ
られている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えば半導体記憶
装置に係わり、特に、ダイナミック・ランダム・アクセ
ス・メモリ（ＤＲＡＭ）のためのデータ線のレイアウト
に関する。

【０００２】

【従来の技術】半導体記憶装置に対する高集積化の要求
に対応するため、ビット線、ワード線及びセンスアンプ
等は一層高密度なパターンが必要とされている。図１
（ａ）（ｂ）（ｃ）はこれらパターンの進展を示してい
る。図１（ａ）は、先の世代のＤＲＡＭのアーキテクチ
ャ（例えば、２５６Ｋビット乃至４Ｍビット等）を概略
的に示しており、ビット線ＢＬに接続されたメモリセル
（図示されていない）を含むメモリセルアレイ１０を示
している。メモリセルアレイ１０のビット線ＢＬはセン
スアンプ１４に接続され、センスアンプ１４は、データ
を入出力するための入出力（Ｉ／Ｏ）データ線に（例え
ばカラムスイッチに与えられたカラム選択信号によっ
て）選択的に接続される。

【０００３】図１（ｂ）は、後の世代のＤＲＡＭアーキ
テクチャ（例えば１６Ｍビット等）を概略的に示してお
り、複数のメモリセルアレイ２０を示している。各メモ
リセルアレイ２０は、ビット線ＢＬに接続されたメモリ
セル（図示されていない）を含んでいる。メモリセルア
レイ２０のビット線ＢＬはセンスアンプに接続され、セ
ンスアンプはローカルデータ線（ＬＤＱ）に選択的に接
続される。図面を簡潔化するため、図１（ｂ）にはセン
スアンプを示していない。センスアンプは、カラム選択
信号に応じてカラムスイッチにより選択的にＬＤＱに接
続される。ＬＤＱはスイッチ２２を介して主データ線
（ＭＤＱ）に選択的に接続される。

【０００４】図１（ｃ）は、さらに後の世代のＤＲＡＭ
アーキテクチャ（例えば６４Ｍビット以上）を概略的に
示したものであり、複数のメモリセルアレイ３０を示し
ている。各メモリセルアレイ３０は、ビット線に接続さ
れたメモリセルを含んでいる。図面を簡潔化するため、
図１（ｃ）にメモリセル及びビット線を示していない。
図１（ｂ）に示すＤＲＡＭアーキテクチャのように、メ
モリセルアレイのビット線は図示せぬセンスアンプに接
続され、このセンスアンプは選択的にＬＤＱに接続さ
れ、ＬＤＱはスイッチ２２を介して選択的にＭＤＱに接
続される。図１（ｃ）に示すＭＤＱは、メモリセルアレ
イの周辺に配置されている図１（ｂ）のＭＤＱに対し
て、メモリセルアレイ３０上を横切って配置されてい
る。図１（ｃ）に示すアーキテクチャは高集積化された
ＤＲＡＭに有効に適用できる。すなわち、メモリセルア
レイに重ねて形成された広いデータパスは、図１（ｂ）
に示すメモリセルアレイの周辺に形成された広いデータ
パスより“場所”を必要としないためである。さらに、
図１（ｂ）のアーキテクチャのようにメモリセルアレイ
の周辺に広いデータパスを形成した場合、配線容量及び
アクセス時間が増加するため、図１（ｃ）に示すアーキ
テクチャは、図１（ｂ）のアーキテクチャより利点を有
している。

【０００５】

【発明が解決しようとする課題】図２は図１（ｃ）に示
すアーキテクチャの詳細なブロック図を示しており、ビ
ット線及びそのビット線と交差して配置されたワード線
を含むメモリセルアレイ３０を示している。ビット線
は、“Ｓ／Ａ”と示したセンスアンプに接続されてい
る。カラム選択信号は、センスアンプＳ／ＡをＬＤＱ線
対（図２のＬＤＱ、／ＬＤＱ（／は反転信号を示してい
る））に選択的に接続するためにスイッチ（図２に示さ
れていない）を制御する。ＬＤＱ線対は、スイッチＭＤ
ＱＳＷを介してＭＤＱ線対（図２のＭＤＱ、／ＭＤＱ）
に接続されている。図２に示すアーキテクチャのような
アーキテクチャ（あるいは幾つかの別の類似したアーキ
テクチャ）を有するＤＲＡＭの物理的レイアウトは、Ｌ
ＤＱ線対とＭＤＱ線対との適切な接続のためになされる
べきであり、そうすることによりデータパスはメモリ装
置の入力／出力を効率的に行うように構成される。さら
に、物理的レイアウトにおいては、ＬＤＱ線対とＭＤＱ
線対とを接続するＭＤＱＳＷを配置するためのスペース
を設けなければならない。ＭＤＱＳＷのスペースを設け
たことにより、センスアンプを配置するために必要な面
積が増加しないことが望ましい。センスアンプは半導体
記憶装置において繰り返し多数使用される構造であるた
め、センスアンプを配置するための面積が僅かに増加し
ても、結果的にメモリ装置のサイズが大幅に増加してし
まう。ＭＤＱＳＷを配置するためのスペースをもたらす
レイアウト設計の一例は、米国特許第5,636,158 号の明
細書に記載されており、その内容は参照によりそのまま
本明細書に組み込まれる。この第5,636,158 号明細書に
おいて、隣接したメモリセルアレイ相互間のビット線部
分は、図３に示すように屈曲され、それによって１対の
センスアンプの間にスペースが設けられる。ＭＤＱＳＷ
や他のスペーサ装置をこのスペースに配置してもよい。
しかし、図３に示すスイッチ領域を形成するためにビッ
ト線を屈曲すると、隣接したセルアレイ相互間のスペー
ス“Ｓ”を十分に縮小できず、結果的にスペース“Ｓ”
の範囲に制限が生じてしまう。さらに、ビット線部分の
傾斜や屈曲は、メモリ装置の製造の際に使用されるリソ
グラフィあるいはエッチング処理が困難である。例えば
傾斜や屈曲された形状は、２５６ＭビットＤＲＡＭの製
造プロセスで使用される現在の技術、すなわちオフ・ア
クシス照射（輪帯照明）技術を使用する直線的な形状よ
りも処理が困難である。これは傾斜や屈曲を有する特徴
構造の半導体装置を大量生産する能力に悪影響を及ぼ
す。

【０００６】本発明は、上記課題を解決するためになさ
れたものであり、ローカルデータ線と主データ線とを最
適に接続し、データを入出力するために効果的に構成さ
れたデータパスを設け、さらに、ローカルデータ線と主
データ線とを接続するためのスイッチを設置するための
スペースを設けるために、ＤＲＡＭのように高集積化さ
れた半導体記憶装置用のレイアウトを提供することがで
き、さらに、大量生産に適したプロセスを使用して製造
することが可能な半導体記憶装置を提供しようとするも
のである。

【０００７】

【課題を解決するための手段】以上のように、メモリ装
置のレイアウトが改善されたことは明らかである。開示
されたレイアウトは、ローカルデータ線、センスアン
プ、イコライザ回路、関連制御回路を含む種々のアイテ
ム間に接続される構造である。

【０００８】本発明の特徴によれば、ローカルデータ線
対（ＬＤＱｓ）は、チップの占有面積が最小となるよう
に配置されている。ローカルデータ線とイコライズ回路
間（及び関連接続配線）の接続経路を短縮するため、そ
のイコライズ回路はローカルセンスアンプの一部として
設けられる。

【０００９】本発明の他の特徴によれば、ローカルデー
タ線は撚るように、互いの周囲に曲げられている。この
曲がりによって、各データ線はそれぞれ対応する各イコ
ライズ回路に接近される。接続配線の長さはそれに応じ
て短くなる。距離の短縮により、接続配線も短縮され占
有面積が削減される。

【００１０】さらに、本発明の他の特徴によれば、少な
くとも２つのスイッチが各ローカルデータ線によ設けら
れる。このスイッチはローカルデータ線とメインデータ
線を接続する。２つのスイッチを使うことにより、本発
明はメモリの有効性を高めるために２つの個別のメイン
データ線に接続することができる。

【００１１】さらに、本発明の他の特徴によれば、セン
スアンプドライバのスイッチは複数のセンスアンプのグ
ループに設けられる。同様に、センスアンプ用のイコラ
イズ回路も複数のセンスアンプのグループに設けられ
る。

【００１２】本発明によれば、占有面積を少なくとも７
％減少させることができる。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。

【００１４】この実施例では、本発明を階層構造で構成
されたＤＲＡＭに適用した場合について説明する。特
に、本発明は２５６ＭビットのＤＲＡＭに係わる。この
ＤＲＡＭは１６個のユニット回路を含み、各ユニット回
路は１６個のブロック回路を含み、各ブロック回路は１
６個のセグメントを含み、各セグメントは３２個（＋ス
ペア）のセグメントセルアレイ回路を含んでいる。各ユ
ニット回路は１６Ｍビットのデータを記憶する。したが
って、１６個のユニット回路は全体で２５６Ｍビットの
データを記憶する。ＤＲＡＭのメモリセルは、Nesbit氏
等による文献“A0.6 μｍ2 256Mb Trench DRAM Cell Wi
th Self Aligned BuriEd Strap(BEST) ”(IEDM Digest
of Trench Papers, December 1993, pp.627-620) に記
載されるトレンチキャシパタＤＲＡＭセルにより構成し
てもよい。この文献の内容は参照によりそのまま本明細
書に組み込まれる。

【００１５】図４は、２５６ＭビットのＤＲＡＭを構成
する１６個のユニット回路のうちの１つを示すブロック
図である。図４に示すユニット回路は、１６個の１Ｍビ
ットブロックと、１個の冗長ブロック（例えば１２８ｋ
ビット）と、１個の主データバスセンスアンプ列ＭＤＱ
Ｓ／Ａとを含んでいる。

【００１６】図５は、１つの１Ｍビットブロックを示し
ている。この１Ｍビットブロックは１６個のセグメント
を含んでいる。セグメントは図５において番号＜０＞乃
至＜１５＞で示されている。各セグメントは、５１２本
のワード線と１３２本のビット線対で構成されたメモリ
セルアレイを含んでいる。１３２本のビット線対のう
ち、４本のビット線対はスペアのビット線対として設け
られている。図５に示すように、セグメントはダブルセ
グメント対で構成されている。

【００１７】図６は、図５のダブルセグメント対を示す
ブロック図であり、第１のセグメント（図６の左側に記
載している）を詳細に記載している。図６の右側に示し
た第２のセグメントは、実質的に第１のセグメントの鏡
像である。第１のセグメントは、ＳＣＡ０乃至ＳＣＡ３
１で示す３２個のセグメントセルアレイ回路を含んでい
る。第１のセグメントはさらにスペアセルアレイ回路を
含んでいる。各セルアレイ回路は５１２本のワード線と
４つのビット線対を含み、各セルアレイ回路は２０４８
ビットを記憶する構成とされている。したがって、３２
個のセルアレイ回路の各セグメントは６５，５４６ビッ
トを記憶し、スペアが２０４８ビット設けられている。
したがって、各セグメント対は１３１，０７２ビットを
記憶し、４０９６のスペアビットを備えている。

【００１８】各セグメントセルアレイ回路は４個のセン
スアンプ３０２を有し、各センスアンプはＬＤＱと示し
たローカルデータバスに選択的に接続される。ローカル
データバスＬＤＱは、ダブルセグメントにおける両方の
セグメントの各セグメントセルアレイ回路に配置されて
いる。しかし、いずれかのセグメントにおけるカラム選
択線（例えばＣＳＬ０乃至ＣＳＬ３１あるいはスペアカ
ラム選択線ＳＣＳＬ）によって選択されたセグメントセ
ルアレイ回路だけが、ローカルデータバスＬＤＱとセン
スアンプとの間でデータの転送を行うことができる。

【００１９】各ダブルセグメント対は、８本の主データ
線を有する主データバスを含んでいる。データ線は、相
補型の配線対を含んでいることが好ましい。図６に示さ
れた構成において、主データ線の４本は“通過”主デー
タ線として示され、図６に示されたダブルセグメント対
の任意のローカルデータ線ＬＤＱには接続されていな
い。別の４本の主データ線は、主データ線スイッチＭＤ
ＱＳＷを通って４本のローカルデータ線ＬＤＱに選択的
に接続される。

【００２０】本実施例において、ブロック中の１６個の
セグメント（図５参照）の各セグメントは、１組の４本
の主データ線を含んでいる。４本の主データ線のセット
は、図４に示された１６個のブロックの各ブロック中の
対応するセグメントを通って配置され、ＭＤＱＳ／Ａ
列中のセンスアンプに接続されている。データ線の構成
に関する詳細は米国特許第5,546,349 号明細書に記載さ
れており、その内容は参照により本明細書に組み込まれ
る。

【００２１】図７は、隣接したセルアレイ間で共用され
る両サイドセンスアンプ列を有するセルアレイ回路の一
部分を示すブロック図である。図６のセンスアンプ３０
２は、このような両サイドセンスアンプによって構成さ
れる。センスアンプ列７１６はセルアレイＮ及びセルア
レイＮ−１の両方に共有され、センスアンプ列７１４は
セルアレイＮ及びセルアレイＮ＋１（図７には図示して
いない）の両方に共有され、センスアンプ列７１８はセ
ルアレイＮ−１及びセルアレイＮ−２（図７には図示し
ていない）の両方に共有されている。

【００２２】図８は、両サイドに共用されたセンスアン
プ、及びローカルデータ線ＬＤＱを主データ線ＭＤＱに
接続する主データバススイッチＭＤＱＳＷを概略的に示
す回路図である。図８に示すローカルデータ線ＬＤＱ
は、相補信号を伝送する単一の配線である。同様に、主
データ線ＭＤＱも相補信号を伝送を有する単一の配線で
ある。主データ線スイッチＭＤＱＳＷは２つのスイッチ
からなり、これらスイッチによりローカルデータ線対Ｌ
ＤＱを主データ線ＭＤＱ対に接続する。これらスイッチ
は好ましくはＭＯＳタイプのトランジスタにより構成さ
れる。

【００２３】センスアンプは、Ｎ型のセンスアンプと、
Ｐ型のセンスアンプとにより構成されている。Ｎ型のセ
ンスアンプは第１のＳ／Ａドライバ７０１から供給され
る信号／ＳＡＮにより制御され、Ｐ型のセンスアンプは
第２のＳ／Ａドライバ７０２から供給される信号ＳＡＰ
により制御される。Ｎ型及びＰ型のセンスアンプは共に
ラッチングセンスアンプ回路を形成する。センスアンプ
においてラッチされた信号は、カラム選択スイッチＣＯ
ＬＳＷを介してローカルデータ線ＬＤＱに伝送される。
カラム選択スイッチＣＯＬＳＷは、カラム選択信号ＣＳ
Ｌ（例えば、図５におけるＣＳＬ０乃至ＣＳＬ３１に対
応する信号）によって制御される。ラッチングセンスア
ンプは、２つのイコライザ／マルチプレクサ（ＥＱ／Ｍ
ＵＸ）回路の１つを通ってビット線対に接続され、各イ
コライザ／マルチプレクサはＮ型のセンスアンプ及びＰ
型のセンスアンプにそれぞれ隣接して配置されている。
イコライザ／マルチプレクサのマルチプレクサ部分は１
対のスイッチングトランジスタを含んでいる。それらは
図９に示すように、２つの相補信号線（ＢＬ、／ＢＬ）
にそれぞれ直列接続されている。

【００２４】図９において、第１のマルチプレクサは信
号ＭＵＸｉｌ（ｉ＝１）によって制御され、第２のマル
チプレクサは信号ＭＵＸｉｒ（ｉ＝１）によって制御さ
れる。図９において、ビット線イコライザ（ＢＬＥＱ）
は、ビット線対ＢＬ、／ＢＬの相互間に接続されてい
る。通常、このようなビット線イコライザは、ビット線
対の相互間に接続された単一のスイッチングトランジス
タ、あるいは一対のスイッチングトランジスタにより構
成される。

【００２５】図８及び図９において、２つのイコライザ
／マルチプレクサ（ＥＱ／ＭＵＸ）にはそれぞれに１つ
のビット線対が接続されている。したがって、２つのイ
コライザ／マルチプレクサには２対のビット線が接続さ
れている。さらに、イコライザ／マルチプレクサに接続
されたビット線対に隣接して、これらイコライザ／マル
チプレクサに接続されていない２対のビット線が配置さ
れている。つまり、図８及び図９に示すセンスアンプ
は、図７に示すように、隣接したセルアレイにより共用
される両サイドセンスアンプ回路である。

【００２６】さらに、図９は、ローカルデータバスＬＤ
Ｑに接続された主バススイッチＭＤＱＳＷを示してい
る。上述したように、センスアンプＳＡはＮ型及びＰ型
のセンスアンプ部分の両方を含み、ビット線イコライザ
ＢＬＥＱはシャントトランジスタスイッチを含んでい
る。信号ＭＵＸｉｌ及びＭＵＸｉｒによって制御される
ＭＯＳトランジスタは、２つのセルアレイによりセンス
アンプを共用できるようにするマルチプレクサを形成す
る。信号を伝送する前に、ローカルデータ線ＬＤＱ、／
ＬＤＱを構成する２つの相補配線は、ビット線イコライ
ザＢＬＥＱとほぼ同じ構成で配置されたローカルデータ
線イコライザＬＤＱＥＱ（以下、単にイコライザＬＤＱ
ＥＱとも言う）とイコライズされる。主データ線スイッ
チＭＤＱＳＷは、ローカルデータ線対ＬＤＱ、／ＬＤＱ
を主データ線対ＭＤＱに接続する。

【００２７】各ＬＤＱ線はイコライザＬＤＱＥＱに接続
される。本発明の特徴は、ＬＤＱ線とイコライザＬＤＱ
ＥＱの簡単な接続を提供することである。つまり、本発
明の特徴は、ローカルデータ線とローカルデータ線イコ
ライザＬＤＱＥＱとを簡単に接続するため、ローカルデ
ータ線を撚るように“曲げる”ことである。特に、小規
模のイコライザＬＤＱＥＱは各クロスポイントに配置し
てもよい。

【００２８】図１７は、本発明の一実施例に係わるＬＤ
Ｑ線とイコライザＬＤＱＥＱをアレンジした概略図を示
している。この場合、複数のイコライザＬＤＱＥＱは、
複数のＬＤＱ線にイコライズ電圧（ＶＢＬＥＱ）を供給
する。全てのＬＤＱ線用に１つのイコライザＬＤＱＥＱ
を用いる代わりに、複数の小さなイコライザが設けられ
る。図２０を用いて後述するように、少なくとも一実施
例において、これら小さなイコライザＬＤＱＥＱは、図
示せぬ複数のセンスアンプ（ＳＡ）に対応して配置され
る。複数のセンスアンプ（ＳＡ）にイコライザＬＤＱＥ
Ｑを配置する少なくとも１つの利点は、各センスアンプ
ＳＡのサイズがわずかに増加するが、イコライザを分割
するために必要な広さの領域を省けることである。配線
１７０１−１７０４はＬＤＱ線をイコライザＬＤＱＥＱ
に接続する。配線１７０１−１７０４が占める領域を最
小とするため、ＬＤＱ線（１−４）は、互いの位置が変
えられ、各イコライザＬＤＱＥＱの近傍に配置される。
ＬＤＱ線を曲げてイコライザＬＤＱＥＱと接続する構成
は、配線１７０１−１７０４の配線長を最短化できると
いう効果も有している。この接続には種々の方式が使用
される。例えばＬＤＱ線の部分ＡとＢは第１の層に配置
される。ＬＤＱ線の配置方向を変えて接続を完全とする
ため、部分Ｃは部分Ｂの上方を跨ったり下方に配置され
る。あるいは、部分Ａ及びＣが同層であり、部分Ｂが第
２の層であってもよい。

【００２９】ＬＤＱ線を曲げることにより、例えば図１
８に示す構成ように、各イコライザＬＤＱＥＱに対応す
るＬＤＱ線を容易に接続することができる。図１８は、
各ＬＤＱ線をイコライザＬＤＱＥＱに接続するため、多
数のジャンパーを必要とするレイアウト方式を示してい
る。この場合、複数のイコライザＬＤＱＥＱに複数のＬ
ＤＱ線を接続することは比較的簡単に見える。しかし、
配線１８０１−１８０４は、各接続を完全とするため、
必要とされる領域が増加することにより、チップのレイ
アウトに影響を与える。例えばＬＤＱ線との簡単な接続
に有効なイコライザの再配置が可能である反面、このよ
うな再配置は、ＬＤＱ線とＭＤＱ線を接続するためのス
イッチＳＷの効果的な配置に影響を与える。

【００３０】また、図１７に示すように、スイッチＳＷ
はＬＤＱ線とＭＤＱ線（例えば、ＭＤＱ１及びＭＤＱ
２）を接続する。図１８は、各ＬＤＱ線と１つのＭＤＱ
線を接続するためのひとつのスイッチを示しているのに
対して、図１７に示す本発明は、各ＬＤＱ線と少なくと
も２つの異なるＭＤＱ線（ＭＤＱ１とＭＤＱ）とを接続
する２つのスイッチを示している。各ＬＤＱ線とそれ以
上のＭＤＱ線を接続するために、より多くのスイッチＳ
Ｗが設けられていることが分かる。図１７に示すよう
に、これらスイッチは、配線接続に必要な領域を最小化
するために、ＬＤＱ線グループの各側方に位置される。
例えば、ＬＤＱ線とＭＤＱ１とを接続するスイッチＳＷ
は、ＬＤＱ線の左側に配置され、ＬＤＱ線とＭＤＱ２と
を接続するスイッチＳＷは、ＬＤＱ線の右側に配置され
る。また、例えば図１７の右側に示すように、スイッチ
ＳＷはイコライザＬＤＱＥＱ間に点在される。図１７と
図１８を比較すると、図１７に示す構成の場合、図１８
に示すようなＬＤＱ線とスイッチＳＷとを接続する長い
ジャンパー１８０５−１８０８が顕著に短縮される。

【００３１】さらに、ＭＤＱ線をＬＤＱ線と異なる層に
配置した場合、ＬＤＱ線とＭＤＱ線間を接続するための
占有面積を大幅に削減できる。この例において、スイッ
チＳＷとＭＤＱ線は、ＬＤＱ線の部分ＡとＢを含む第１
の層上の第２の層（部分Ｃを含む）でＬＤＱ線１−４と
接続してもよい。ここで、ＭＤＱ線と所要のＬＤＱ線間
のスイッチＳＷによる接続は、最小限とされる。ＬＤＱ
線は、ＭＤＱ線とスイッチＳＷに配置され、本発明の範
囲内であることは容易に理解できる。この他のアレンジ
において、スイッチは、上方に種々の配線が配置された
下地のシリコン又はエピタキシャル層に形成される。さ
らに、ＭＤＱ線、スイッチ、ＬＤＱ線は、領域を確保す
るため異なる層に全て配置される。

【００３２】図１９は、ＭＤＱ線、ＬＤＱ線、ＳＷ、イ
コライザＬＤＱＥＱのレイアウトを概略的に示してい
る。

【００３３】上記説明は４本のＬＤＱ線について説明し
たが、本発明はこれに限定されるものではなく、ＬＤＱ
線は、例えば他の本数（例えば２個のＬＤＱ線又は８個
のＬＤＱ線）にも適用できる。また、スイッチＳＷの数
はＬＤＱ線の数の倍数（例えば、２本のＬＤＱ線に対し
て４個のスイッチＳＷ、又は８本のＬＤＱ線に対して１
６個のスイッチＳＷ）を使用することもできる。

【００３４】従来、半導体記憶装置は、比較的高い電気
比抵抗を有するポリシリコン等の材料でワード線を形成
している。通常、ＤＲＡＭの記憶容量が増加するに従い
ワード線の長さが増加する。ワード線の長さが長くなる
と、ワード線の比抵抗及び寄生キャパシタンスが増加
し、信号を高速に伝送することが困難となる。そこで、
この問題を解決する方法の１つとして、第１及び第２の
ワード線部分を具備するワード線が使用される。すなわ
ち、図９に示すワード線ＷＬは、図１０（ｂ）に示すよ
うに、低い比抵抗を有する材料（例えばアルミニウム等
の金属）で形成された上方ワード線部分１０１をそれぞ
れ含み、この上方ワード線部分１０１はセルトランジス
タのゲートを形成する下方ワード線部分１０２と並列に
配置されている。上方ワード線及び下方ワード線は、予
め定められた間隔で配置された導電性のステッチ１０３
により接続される。

【００３５】図１０（ａ）に示すように、ワード線ＷＬ
は、ビット線ＢＬとほぼ直行する方向で、ビット線と交
差するように配置される。上方ワード線部分１０１と下
方ワード線部分１０２が互いに接続されるシャント領域
（あるいはステッチ領域）は、ビット線及びメモリセル
が設けられていない領域である。メモリセルアレイ１０
０中で、セル領域相互間にはスペース１０６が形成され
ている。２５６ＭビットのＤＲＡＭの場合、スペース１
０６の幅は約２．６４マイクロメートルであるが、これ
は一例であり、本発明はこれに限定されるものではな
い。ワード線方向に互いに離間された複数のサブアレイ
１０５は、図１０（ａ）の概略的な上部平面図に示され
るようなスペース１０６によって離間されている。

【００３６】図１１に示す概略的な上部平面図におい
て、ビット線はメモリセルアレイ中のこれらオープンス
ペースに存在していないため、オープンスペース１０７
はセンスアンプ領域に設けられる。センスアンプ領域中
のこれらオープンスペース１０７はローカルデータ線を
主データ線に接続するためのスイッチを形成するために
使用される。

【００３７】図１２は、ローカルデータ線ＬＤＱと主デ
ータ線ＭＤＱを選択的に接続するためのオープンスペー
ス１０７に配置されたスイッチＭＤＱＳＷの構成を示し
ている。このスイッチは、第１のセンスアンプ領域６０
と第２のセンスアンプ領域６２との間のオープンスペー
ス１０７に形成されている。図１２のスイッチ装置は、
第１のスイッチングトランジスタ６４及び第２のスイッ
チングトランジスタ６６を含んでいる。スイッチ制御信
号が供給されるゲート６８は、第１及び第２のスイッチ
ングトランジスタに共通である。ローカルデータ線ＬＤ
Ｑは第１のＬＤＱ配線７０と第２のＬＤＱ配線７２を含
んでいる。主データ線ＭＤＱ線は第１のＭＤＱ配線７４
と第２のＭＤＱ配線７６を含んでいる。第１のＬＤＱ配
線７０は第１のスイッチングトランジスタ６４のソース
／ドレイン（Ｓ／Ｄ）領域に接続されている。第１のコ
ネクタ７８は、第１のスイッチングトランジスタ６４の
ドレイン／ソース（Ｄ／Ｓ）領域と、第１のＭＤＱ配線
７４とに接続されている。同様に、第２のＬＤＱ配線７
２はスイッチングトランジスタ６６のソース／ドレイン
領域に接続されている。第２のコネクタ８０はスイッチ
ングトランジスタ６６のドレイン／ソース領域と、第２
のＭＤＱ配線７６に接続されている。第１、第２のスイ
ッチングトランジスタ６６及び６８がスイッチ制御信号
によってオンとされたとき、第１のＬＤＱ配線７０はス
イッチングトランジスタ６４を介して第１のＭＤＱ配線
７４に接続され、第１のコネクタ７８及び第２のＬＤＱ
配線７２はスイッチングトランジスタ６６及び第２のコ
ネクタ８０を介して第２のＭＤＱ配線７６に接続され
る。

【００３８】本発明において、メモリセルアレイ１００
は奇数個のサブアレイ１０５に分割される。図１３の上
部平面図に示すように、奇数個のサブアレイ（図１３の
場合には９）を設けることによって、偶数個のステッチ
領域（図１３の場合には８）がサブアレイ間に設けら
れ、それによって、偶数個の主データ線ＭＤＱがローカ
ルデータ線に接続される。半導体記憶装置は２進法の性
質を有しているため、主データ線は偶数個であることが
望ましい。最適な構成において、メモリセルアレイは２
ｎ＋１個（ｎ≧１）のサブアレイに分割される。図１３
に示す構成の場合、ｎ＝３である。図５に示す１Ｍビッ
トのブロックの場合、ブロックは３３個のサブセクショ
ンあるいはサブアレイに分割される。この場合、ｎ＝５
である。メモリセルアレイを２ｎ＋１個のサブアレイに
分割することにより、２ｎ個のステッチ領域が設けら
れ、２ｎ個の主データ線をローカルデータ線に接続する
ことができる。メモリ装置の出力は一般的に２ｎ個で構
成されるため、この構成は特に便利である。

【００３９】メモリ装置の２進法の性質のため、メモリ
セルアレイ中のメモリセルのカラムの数は偶数であり、
一般的に２のべき乗（すなわち、２ｎ）と等しい。２ｎ
個のカラムを奇数個のサブアレイに分割するため、少な
くとも幾つかのサブアレイのサイズは異なっていなけれ
ばならない。

【００４０】図１４（ａ）乃至図１４（ｃ）は、図５に
示す１Ｍビットのブロックを３２個のスペースに分割
し、それによってローカルデータ線を主データ線に接続
するスイッチ装置のためのスペースを設ける１つの方法
を示している。図１４（ｃ）の分解図に示すように、図
１４（ｂ）に概略的に示す基本回路は図６に示すセルア
レイ回路の１つに対応する。図１４（ｂ）に概略的に示
すように（ここにおいて１Ｍビットのブロックは＜０＞
乃至＜５２７＞の番号が付された５２８個のセルアレイ
回路を含んでいる）、スペースは、セグメント０のセル
アレイ回路＜１４＞と＜１５＞の間と、セグメント０の
セルアレイ回路＜３０＞と＜３１＞の間と、セグメント
１のセルアレイ回路＜４５＞と＜４６＞の間と、セグメ
ント１のセルアレイ回路＜６１＞と＜６２＞の間と、セ
グメント２のセルアレイ回路＜７６＞と＜７７＞の間
と、セグメント２のセルアレイ回路＜９２＞乃至＜９３
＞の間と、セグメント３のセルアレイ回路＜１０７＞と
＜１０８＞の間と、セグメント３のセルアレイ回路＜１
２３＞と＜１２４＞の間に設けられる。１Ｍビットのブ
ロック中の残りのセグメントのグループに対しても同じ
パターン（すなわち、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、
Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、Ｎ＝１５、Ｎ＝１６、
Ｎ＝１６）が繰り返される。

【００４１】上述のように、本発明の半導体記憶装置の
スペースの数及び位置は、（例えば入出力のデータ幅が
広いＤＲＡＭに対して）ローカルデータ線を主データ線
に接続するに十分な数のスイッチが形成されるように選
択される。例えばメモリセルアレイを２ｎ＋１個（ｎは
１以上）のサブアレイに分割すると、全部で２ｎ個のス
ペースがサブアレイ間に設けられる。データの入出力に
関して２ｎ本の主データ線を設けることが望ましいた
め、本発明は２ｎ個のステッチ領域及び２ｎ本の主デー
タ線において形成されたスイッチ間で都合のよい対応を
図ることができる。

【００４２】もちろん、２ｎ＋１個のサブアレイを設け
るため、メモリセルアレイを分割する別の方法を使用し
てもよく、本発明はこの点において限定されない。例え
ば、図１５は、５個（すなわち２２＋１）のサブアレイ
を設けるために、６４個のセルアレイ回路を分割する方
法を示している。この場合において、第１のサブアレイ
（Ａ）は１３個のセルアレイ回路を含み、第２のサブア
レイ（Ｂ）は１２個のセルアレイ回路を含み、第３のサ
ブアレイ（Ｃ）は１４個のセルアレイ回路を含み、第４
のサブアレイ（Ｂ）は１２個のセルアレイ回路を含み、
第５のサブアレイ（Ａ）は１３個のセルアレイ回路を含
んでいる。このパターンは必要に応じて繰り返してもよ
い。

【００４３】各ワード線の上部及び下部ワード線部分が
サブアレイ相互間の各スペースで一緒にステッチされる
必要はない。例えばワード線の上部及び下部ワード線部
分は、２つのステッチ領域毎、あるいは３つのステッチ
領域毎に一緒にステッチしてもよい。

【００４４】また、図１６（ａ）及び図１６（ｂ）に示
すように、隣接したワード線のステッチ領域は、互いに
関連してオフセットしてもよい。

【００４５】さらに、領域の削減は、サポート回路から
他のサポート回路に種々の回路を組み合わせることによ
りなされる。また、駆動トランジスタは、１つのアンプ
と反対のセンスアンプ群に電力を与えるために接続され
る。

【００４６】図２０は、４個のセンスアンプＳＡ１−４
を示している。センスアンプの各グループ用に、１つの
イコライザＥＱが設けられ、イコライズパルスφＥＱに
よって制御される。従来のシステムはメモリアレイの全
てのセンスアンプに対して１つのイコライザを用いてい
るのに対して、本発明の１つの特徴は、グループの各メ
モリアレイ用のセンスアンプを複数のグループに分解
し、１つのイコライザ（ＥＱ）をグループ用に使うこと
である。複数のセンスアンプのグループ毎にイコライザ
を設けることにより、各イコライザ回路のサイズを削減
できる。また、複数のセンスアンプのグループの一部と
してイコライザを設けることにより、個別のイコライザ
回路は不要である。

【００４７】さらに、図２０は、複数のセンスアンプの
グループに電源を供給するＮＳＥＴ及びＰＳＥＴを示し
ている。ここで、各グループのセンスアンプの数は４個
の場合を示している。しかし、他の例として、１グルー
プ、２、８、１６個のセンスアンプの組み合わせも可能
である。ＮＳＥＴトランジスタはφＮＳＥＴ信号によっ
て制御され、ＰＳＥＴトランジスタはφＰＳＥＴ信号に
よって制御される。一実施例において、センスアンプグ
ループ毎のＰＳＥＴトランジスタの数は、ＮＳＥＴトラ
ンジスタの数に等しい。他の実施例において、ＮＳＥＴ
トランジスタの数はＰＳＥＴトランジスタの数と異な
る。図２０において、１つのＮＳＥＴトランジスタは４
個のセンスアンプの各グループに対して設けられ、２個
のＰＳＥＴトランジスタは４個のセンスアンプの同じグ
ループに対して設けられる。（ＰＳＥＴトランジスタの
数と比較して）センスアンプのグループ毎のＮＳＥＴト
ランジスタの数を削減できる利点は、著しい性能の低下
を防止してＮＳＥＴトランジスタ用の領域を減少できる
ことである。同様に、ＰＳＥＴトランジスタの数をセン
スアンプグループ毎のＮＳＥＴトランジスタの数と比較
して削減できることが分かる。そのＰＳＥＴトランジス
タは電圧源に接続してもよい。ＮＳＥＴトランジスタは
前記電圧源より低い接地電位（あるいは電圧源）に接続
してもよい。ＰＳＥＴトランジスタとＮＳＥＴトランジ
スタは同じタイプのトランジスタとしてもよいことが分
かる。あるいは、ＰＳＥＴとＮＳＥＴトランジスタは異
なるタイプであってもよい。

【００４８】図２１は、本発明の実施例に係わるセンス
アンプの物理的なレイアウトを示している。同図におい
て、２個のＰＳＥＴトランジスタが、センスアンプ（例
えば、これに限定されないが、２個のｐチャネルトラン
ジスタ（ＰｃｈＦ／Ｆ）と２個のｎチャネルトランジ
スタ（ＮｃｈＦ／Ｆ）により構成されている）用に設
けられている。また、イコライザＥＱはセンスアンプ内
に設けられている。

【００４９】本発明は、メモリセルアレイが奇数個のア
レイに分割され、上部及び下部ワード線部分を一緒にス
テッチするステッチ領域がサブアレイ相互間の領域に形
成される記憶装置に限定されない。例えばワード線の遅
延を最小とする別の方式はローカルデコード／再駆動方
式を使用する。この場合、サブアレイ相互間のスペース
は、ローカルデコード及び再駆動回路を形成するために
使用すればよい。また、サブアレイ相互間のスペースに
ビット線が存在しないため、対応するオープンスペース
がセンスアンプ領域中に形成され、センスアンプにおけ
るこれらオープンスペースは、ローカルデータ線を主デ
ータ線に接続するスイッチの形成用に使用できる。

【００５０】上述のように、メモリセルアレイは奇数個
のサブアレイに分割される。上述のように、サブアレイ
相互間のスペースは第１及び第２のワード線部分を一緒
にステッチするために使用してもよいが、それに限定さ
れない。サブアレイ相互間のスペースにはビット線及び
メモリセルが形成されないため、対応するスペースはセ
ンスアンプのレイアウト中に形成される。これらスペー
スは、ローカルデータ線と主データ線を接続するスイッ
チを形成するために使用してもよい。

【００５１】この技術により、高集積化された半導体記
憶装置を形成できる。例えばセンスアンプのレイアウト
の幅は、上記米国特許第5,636,158 号明細書に記載され
たセンスアンプのレイアウトに比べて７％減少できると
推定される。さらに、本発明のレイアウトは、上記第5,
636,158 号明細書のレイアウトのように非線形のビット
線部分を含んでいない。このため、本発明のレイアウト
は大量生産に適している。

【００５２】その他、本発明は上記実施例に限定される
ものではなく、発明の要旨を変えない範囲において種々
変形実施可能なことは勿論である。

【００５３】

【発明の効果】以上、詳述したように本発明によれば、
ローカルデータ線と主データ線とを最適に接続し、デー
タを入出力するために効果的に構成されたデータパスを
設け、さらに、ローカルデータ線と主データ線とを接続
するためのスイッチを設置するためのスペースを設ける
ために、高集積化された半導体記憶装置用のレイアウト
を提供することができる。さらに、大量生産に適したプ
ロセスを使用して製造することが可能な半導体記憶装置
を提供できる。

【図面の簡単な説明】

【図１】図１（ａ）（ｂ）（ｃ）は種々の世代のＤＲＡ
Ｍの構造を概略的に示す平面図。

【図２】図１（ｃ）に示すＤＲＡＭを詳細に示すブロッ
ク図。

【図３】従来技術によるローカルデータ線と主データ線
とを接続するスイッチを配置するためのスペースを示す
平面図。

【図４】２５６ＭビットＤＲＡＭを構成する１６個のユ
ニット回路のうちの１つを示すブロック図。

【図５】図４に示すユニット回路の１Ｍビットブロック
の１つを構成する１６個のセグメントを示すブロック
図。

【図６】図５に示すダブルセグメント対を示すブロック
図。

【図７】隣接したセルアレイ相互間で両サイドセンスア
ンプ列が共用されているセグメントセルアレイ回路を示
すブロック図。

【図８】共用された両サイドセンスアンプを示す回路
図。

【図９】図８に示された素子の詳細を示す回路図。

【図１０】図１０（ａ）は第１のワード線部分が第２の
ワード線部分に接続されるステッチ領域を示す上部平面
図、図１０（ｂ）は図１０（ａ）の１０Ｂ−１０Ｂ線に
沿った断面図。

【図１１】センスアンプ領域におけるオープンスペース
を概略的に示す平面図。

【図１２】ローカルデータ線ＬＤＱと主データ線ＭＤＱ
を選択的に接続するＭＤＱＳＷを概略的に示す平面図。

【図１３】偶数個のステッチ領域を設けるためメモリセ
ルアレイを奇数個のサブアレイに分割する場合を示す平
面図。

【図１４】スイッチ装置のための３２個のスペースを設
けるために図５の１Ｍビットブロックを分割する１つの
方法を示す概略図。

【図１５】スイッチ装置のための４個のスペースを設け
るために６４個のセルアレイ回路を分割する１つの方法
を示す概略図。

【図１６】図１６（ａ）は隣接したワード線のためのオ
フセットステッチ領域を示す平面図、図１６（ｂ）は図
１６（ａ）の１６Ｂ−１６Ｂ線に沿った断面図。

【図１７】本発明の実施例に係わり、曲げられたローカ
ルデータ線を示す回路図。

【図１８】図１７と比較される本発明の前提としての回
路図。

【図１９】本発明の実施例に係わるローカルデータ線、
メインデータ線、サポート回路アンプの物理的なレイア
ウトを示す概略図。

【図２０】本発明の実施例に係わり、イコライザ回路に
おけるセンスアンプグループに電圧を供給するトランジ
スタを示す概略図。

【図２１】本発明の実施例に係わり、センスアンプの物
理的なレイアウトを示す概略図。

【符号の説明】

６０、６２…第１、第２のセンスアンプ領域、１０５…サブアレイ、１０６…スペース、１０７…オープンスペース、７１４、７１６、７１８…センスアンプ。ＷＬ…ワード線、ＢＬ…ビット線、ＬＤＱ…ローカルデータ線、ＭＤＱ…主データ線、ＬＤＯＥＱ…イコライザ、ＭＤＱＳＷ…スイッチ。

Claims

【特許請求の範囲】

【請求項１】ロー及びカラムに配列されたメモリセル
アレイと、前記メモリセルアレイに接続されたビット線と、前記ビット線に接続された少なくとも１つのセンスアン
プと、前記少なくとも１つのセンスアンプに接続された複数の
ローカルデータ線と、前記ローカルデータ線に接続された少なくとも１つのイ
コライザと、前記ローカルデータ線は、前記少なくとも１つのイコラ
イザと少なくとも１つの前記ローカルデータ線間の距離
を短くするために曲げられていることを特徴とする半導
体記憶装置。
【請求項２】前記少なくとも１つのイコライザは、前
記少なくとも１つのセンスアンプの近傍に形成されてい
ることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】前記ローカルデータ線の曲がりは、前記
少なくとも１つのイコライザに近接する１つのローカル
データ線の一部が他の複数の前記ローカルデータ線を跨
いでいることを特徴とする請求項１記載の半導体記憶装
置。
【請求項４】前記ローカルデータ線の少なくとも１つ
とメインデータ線の１つとを接続する第１のスイッチ
と、前記ローカルデータ線の少なくとも１つと他の前記メイ
ンデータ線とを接続する第２のスイッチとをさらに具備
することを特徴とする請求項１記載の半導体記憶装置。
【請求項５】メモリセルアレイと、前記メモリセルアレイに接続されたビット線と、前記ビット線に接続されたセンスアンプと、少なくとも前記センスアンプに接続されたローカルデー
タ線と、前記ローカルデータ線に接続された少なくとも１つの第
１のイコライザとを有し、少なくとも前記第１のイコライザは、前記センスアンプ
の近傍に形成されていることを特徴とする半導体記憶装
置。
【請求項６】前記少なくとも第１のイコライザに近接
する１つのローカルデータ線の一部は他の複数の前記ロ
ーカルデータ線を跨いでいることを特徴とする請求項５
記載の半導体記憶装置。
【請求項７】前記ローカルデータ線の少なくとも１つ
と前記メインデータ線の１つとを接続する第１のスイッ
チと、前記ローカルデータ線の少なくとも１つと他の前記メイ
ンデータ線とを接続する第２のスイッチとを具備するこ
とを特徴とする請求項５記載の半導体記憶装置。
【請求項８】前記第１のイコライザは、複数の他のロ
ーカルデータ線を跨ぐ前の少なくとも１つのローカルデ
ータ線に接続され、第２のイコライザは、複数の他のローカルデータ線を跨
いだ後の少なくとも１つのローカルデータ線に接続され
ることを特徴とする請求項６記載の半導体記憶装置。
【請求項９】ロー及びカラムに配列されたメモリセル
アレイと、前記メモリセルアレイに接続されたビット線と、前記ビット線に接続された少なくとも１つのセンスアン
プと、前記少なくとも１つのセンスアンプに接続された少なく
とも１つのローカルデータ線と、前記ローカルデータ線に接続された少なくとも１つのイ
コライザと、前記ローカルデータ線の少なくとも１つとメインデータ
線の１つとに接続された第１のスイッチと、前記ローカルデータ線の少なくとも１つと他の前記メイ
ンデータ線との間に接続された第２のスイッチとを具備
することを特徴とする半導体記憶装置。
【請求項１０】前記ローカルデータ線は、前記イコラ
イザと少なくとも１つの前記ローカルデータ線との距
離、及び前記少なくとも１つのローカルデータ線と前記
メインデータ線の１つとの距離を短縮するために曲げら
れていることを特徴とする請求項９記載の半導体記憶装
置。
【請求項１１】前記ローカルデータ線はローカルデー
タ線を有し、前記他のデータ線のセットはメインデータ
線を有することを特徴とする請求項９記載の半導体記憶
装置。
【請求項１２】前記ローカルデータ線の１つは他の前
記ローカルデータ線とクロスオーバーしていることを特
徴とする請求項９記載の半導体記憶装置。
【請求項１３】前記イコライザは、前記ローカルデー
タ線の１つが前記他のローカルデータ線とクロスオーバ
ーする前に前記ローカルデータ線の１つに接続され、他
のイコライザは前記ローカルデータ線の１つが前記他の
ローカルデータ線とクロスオーバーした後に前記他のロ
ーカルデータ線に接続されていることを特徴とする請求
項１２記載の半導体記憶装置。
【請求項１４】ローカルセンスアンプは前記ローカル
データ線にデータを出力し、少なくとも前記イコライザ
は前記センスアンプの近傍に形成されることを特徴とす
る請求項９記載の半導体記憶装置。
【請求項１５】複数のデータ線を含む複数のデータ線
セット及び前記データ線をイコライズするイコライザを
有する半導体装置の形成方法であって、第１のデータ線セットの第１のデータ線の第１の端部
を、第２のデータ線セットの第１のデータ線の第１の端
部に接続し、各データラインセットの前記第１のデータ線の第１の端
部に隣接して前記イコライザを配置することを特徴とす
る半導体記憶装置の形成方法。
【請求項１６】メインデータ線セットをさらに有し、前記第１のデータ線セットの第１のデータ線を第１のメ
インデータ線セットに接続する第１のスイッチを配置
し、前記第２のデータ線セットの第１のデータ線を第２のメ
インデータ線セットに接続する第２のスイッチを配置す
ることを特徴とする請求項１５記載の半導体記憶装置。