KR100734984B1 - 반도체 기억 장치 및 전자 기기 - Google Patents

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야스노리 고이데
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세이코 엡슨 가부시키가이샤
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Abstract

배선의 레이아웃을 최적화함으로써, 메모리 셀 면적의 축소화 또는 고집적화를 도모한다. 또한, 메모리 특성의 향상을 도모하는 것을 목적으로 한다. 강유전체 메모리 셀의 플레이트선(PL)에 관한 것으로, 메모리 셀 어레이를 분할하여 이루어지는 컬럼 블록(CB)의 메모리 셀(MC) 상에 제1 방향으로 직선 형상으로 배치되는 플레이트 배선부를, 이웃하는 컬럼 블록(CB)의 1단 아래의 플레이트 배선부에 순차적으로, 시프트부에 의해 접속하고, 컬럼 블록(CB)의 최하단의 플레이트 배선부를, 이웃하는 컬럼 블록(CB)의 최상단의 플레이트 배선부에 절첩한다.
메모리 셀, 강유전체, 패터닝, 어드레스

Description

반도체 기억 장치 및 전자 기기{SEMICONDUCTOR MEMORY DEVICE AND ELECTRONIC APPARATUS}
도 1은 실시 형태 1의 강유전체 메모리의 주요부를 개략적으로 도시한 평면도.
도 2는 실시 형태 1의 강유전체 메모리의 주요부 단면도.
도 3은 실시 형태 1의 강유전체 메모리의 주요부 단면도.
도 4는 실시 형태 1의 강유전체 메모리의 주요부 평면도.
도 5는 실시 형태 1의 강유전체 메모리의 주요부 평면도.
도 6은 실시 형태 1의 강유전체 메모리의 주요부 평면도.
도 7은 실시 형태 1의 강유전체 메모리의 주요부 평면도.
도 8은 실시 형태 1의 강유전체 메모리의 주요부 평면도.
도 9는 실시 형태 1의 다른 강유전체 메모리의 주요부를 개략적으로 도시하는 평면도.
도 10은 실시 형태 2의 강유전체 메모리의 주요부 단면도.
도 11은 실시 형태 2의 강유전체 메모리의 주요부 평면도.
도 12는 실시 형태 2의 강유전체 메모리의 주요부 평면도.
도 13은 실시 형태 3의 강유전체 메모리의 구성을 도시한 블록도.
도 14는 실시 형태 3의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 평면도.
도 15는 실시 형태 3의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 다른 평면도.
도 16은 실시 형태 4의 강유전체 메모리의 구성을 도시한 블록도.
도 17은 실시 형태 4의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 평면도.
도 18의 (a)는, 플레이트선을 계단 형상으로 시프트시킨 경우의 강유전체 메모리의 주요부 평면도, (b)는 그 개략도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
10, 11 : 메모리 셀 어레이
13 : 플레이트선의 드라이버 및 디코더 회로
15 : 워드선의 드라이버 및 디코더 회로
17 : 메모리 블록의 디코드 회로
19 : 센스 앰프 및 기입 회로
21 : 컬럼 디코더
23 : 가산 회로
25 : 판정 회로부
27 : 감산 회로
Ac : 소자 형성 영역
BL, /BL : 비트선, 비트선 쌍
C1~C6 : 컨택트부
Ca : 캐패시터
CB : 컬럼 블록
Ctrl : 제어 회로
Dc : 더미 셀
DCa : 더미 캐패시터
dummy : 더미 영역
fe : 강유전체막
G : 게이트 전극
IN : 입력 회로
LE : 하부 전극
MC : 메모리 셀
MC array : 메모리 셀 어레이
MB : 메모리 블록
OUT : 출력 회로
P3, P5 : 패턴
PAD : 패드
PL, PL-1, PL-2, PL0~PL15 : 플레이트선
Row Deccoder : 로우 디코더
SA : 센스 앰프 회로
T : 트랜지스터
UE : 상부 전극
WL, WL0~WL15 : 워드선
X0~X15, XA : 어드레스
Y0~Y3, YA : 어드레스
[특허 문헌1] 일본 특개 2004-164730호(특허 공보 특허 제3597185호)
[비특허 문헌1] IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.37, NO.5, MAY2002 P.592-598 "Bitline GND Sensing Technique for Low-Voltage Operation FeRAM"
본 발명은, 반도체 기억 장치 및 그것을 구비한 전자 기기, 특히, 강유전체막을 이용한 용량부를 갖는 반도체 기억 장치 등에 관한 것이다.
강유전체 메모리(FeRAM, Ferroelectric　Random　Access　Memory)는, 강유전체 재료의 분극과 전계 사이에 나타나는 히스테리시스 특성을 이용하여 정보를 기억시키는 것으로서, 그 고속성, 저소비 전력성 및 비휘발성 등의 관점으로부터 주 목되고 있다.
메모리 셀 어레이를 구성하는 각 강유전체 메모리 셀은, 예를 들면 행 방향으로 연장하는 워드선 및 플레이트선과, 열 방향으로 연장하는 비트선에 접속되어 있다.
그러나, 상기 구성에서는, 선택 셀의 정보를 판독할 때, 선택 셀과 동일한 행 방향으로 배열하는 메모리 셀은, 동일한 워드선 및 플레이트선에 접속되기 때문에, 비선택 셀의 정보까지 비트선 상에 나타나게 된다. 또한, FeRAM의 판독은, 소위 파괴 판독으로서, 판독한 후에 재기입이 필요해진다. 따라서, 선택 셀 뿐만 아니라, 선택 셀과 동일한 행 방향으로 배열하는 메모리 셀의 재기입이 필요해진다.
한편, 메모리 셀의 캐패시터를 구성하는 강유전체 재료는, 정보의 판독/기입 횟수에 의존하여 열화하게 된다. 이 열화를 억제하는 것이 강유전체 메모리의 장기 수명화를 도모하기 위해 중요하게 된다.
예를 들면, 하기 비특허 문헌 1에는, 동일한 행 방향으로 배열하는 메모리 셀이, 동일한 플레이트선에 접속되지 않도록, 플레이트선을 계단 형상으로 시프트시키는 기술이 개시되어 있다.
또한, 하기 특허 문헌 1에는, 예를 들면 8행 8열의 강유전체 메모리 셀의 동일한 플레이트선 및 워드선에 접속되는 메모리 셀의 개수를 4개씩으로 하고, 불필요한 액세스 횟수를 줄여 강유전체 메모리 셀의 열화를 억제하는 기술이 개시되어 있다.
그러나, 상기 비특허 문헌 1에 기재된 메모리 셀 어레이 구성에서는, 더미 셀 영역이 발생한다(도 10(b) 참조). 또한, 플레이트선의 개수가 증가하고, 그 드라이버 회로도 커진다. 이와 같은 더미 셀 영역이나 플레이트선의 증가의 영향은, 메모리 용량이 커질수록 현저해진다.
한편, 상기 특허 문헌 1에 기재된 메모리 셀 어레이 구성에서도, 워드선이나 플레이트선의 패턴 형상이 복잡하게 되어, 메모리 특성의 향상이나 메모리 셀 면적의 축소화에 대응하는 것이 곤란해질 수 있다.
본 발명은, 배선의 레이아웃을 최적화함으로써, 메모리 셀 면적의 축소화 또는 고집적화를 도모하는 것을 목적으로 한다. 또한, 메모리 특성의 향상을 도모하는 것을 목적으로 한다. 또한, 배선의 레이아웃의 변경에 대응한 메모리 셀의 선택 수단을 제공하는 것을 목적으로 한다.
(1) 본 발명의 반도체 기억 장치는, (a) 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 강유전체막을 이용한 용량부를 갖는 메모리 셀이 격자 형상으로 배치된 메모리 셀 어레이와, (b) 제1 방향으로 배열하는 m개의 메모리 셀의 제1 단자를 접속하는 제1 배선과, (c) 제2 방향으로 배열하는 n개의 메모리 셀의 제2 단자를 접속하는 제2 배선과, (d) m개의 메모리 셀의 제3 단자를 접속하는 제3 배선으로서, (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，(d2) 제 1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와, (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와, (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부와, 상기 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 각각 접속하는 접속 배선부로서, 상기 제1 단위 블록의 배선부의 상기 제2 단위 블록측의 단부와, 상기 제2 단위 블록의 배선부의 상기 제1 단위 블록측의 단부를 접속하는 접속 배선부(시프트 배선부)를 갖는 제3 배선을 갖고，(e) 상기 접속부를 상기 제1 단위 블록과 제2 단위 블록의 블록 간에서 교차시킨 것이다.
이와 같이, 제1 단위 블록의 1번째~t번째의 배선부와, 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 접속 배선부로 접속하였으므로, 동일한 제1 배선과 제3 배선에 접속되는 메모리 셀이 감소하여, 반도체 기억 장치의 특성을 향상시킬 수 있다.
또한, 접속 배선부를 블록 간에서 교차시켰으므로, 메모리 셀 어레이의 축소화 또는 고집적화를 도모할 수 있다.
또한, 제1 배선은 예를 들면 워드선이고, 제2 배선은 예를 들면 비트선이며, 제3 배선은 예를 들면 예를 들면 플레이트선이다. 또한, m, n, q, r, s, t, v는 자연수이다.
(2) 본 발명의 반도체 기억 장치는, 상기 접속 배선부를, 상기 단위 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 제2 배선 중, 상기 제1 단위 블록의 s번째의 제2 배선과 상기 제2 단위 블록의 1번째의 제2 배선 간에서 교차시킨 것이다.
이와 같이, 제1 단위 블록의 1번째~t번째의 배선부와, 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 접속 배선부로 접속하였으므로, 동일한 제1 배선과 제3 배선에 접속되는 메모리 셀이 감소하여, 반도체 기억 장치의 특성을 향상시킬 수 있다.
또한, 접속 배선부를 제2 배선 간에서 교차시켰으므로, 메모리 셀 어레이의 축소화 또는 고집적화를 도모할 수 있다. 또한, 제2 배선이 형성되는 층을 이용하여 교차하는 상기 접속 배선부를 형성할 수 있다.
(3) 본 발명의 반도체 기억 장치는, (a) 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 강유전체막을 이용한 용량부를 갖는 메모리 셀이 격자 형상으로 배치된 메모리 셀 어레이와, (b) 제1 방향으로 배열하는 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과, (c) 제2 방향으로 배열하는 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과, (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서, (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와, (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배 선부와, (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부를 갖는 제3 배선을 갖는 반도체 기억 장치로서，(e) 상기 제3 배선을 선택하는 수단으로서, 가산 회로 및 감산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는 수단을 갖는 것이다.
이와 같이, 제1 단위 블록의 u번째의 배선부와, 제2 단위 블록의 u번째 이외의 배선부를 접속 배선부로 접속해도, 제3 배선의 선택을 가산 회로 및 감산 회로의 연산 결과에 기초하여 용이하게 행할 수 있다.
또한, 제1 배선은 예를 들면 워드선이고, 제2 배선은 예를 들면 비트선이며, 제3 배선은 예를 들면 예를 들면 플레이트선이다. 또한, m, n, q, r, s, t, v는 자연수이다.
(4) 본 발명의 반도체 기억 장치는, (a) 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 강유전체막을 이용한 용량부를 갖는 메모리 셀이 격자 형상으로 배치된 메모리 셀 어레이와, (b) 제1 방향으로 배열하는 m개의 메모리 셀의 제1 단자를 접속하는 제1 배선과, (c) 제2 방향으로 배열하는 n개의 메모리 셀의 제2 단자를 접속하는 제2 배선과, (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서, (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번 째~t번째의 배선부와, (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와, (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부(시프트 배선부)를 갖는 제3 배선과, (e) 상기 제3 배선을 선택하는 수단을 갖는 반도체 기억 장치로서，(f) 상기 t는 2의 ｖ승이고, (g) 상기 제3 배선을 선택하는 수단은, 가산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는 것이다.
이와 같이, t를 2의 ｖ승으로 함으로써, 가산 회로의 연산 결과에 기초하여 제3 배선을 선택할 수 있고, 감산 회로를 필요로 하지 않아, 회로 구성을 단순화할 수 있다. 또한, 주변 회로의 축소화를 행할 수 있다.
또한, 제1 배선은 예를 들면 워드선이고, 제2 배선은 예를 들면 비트선이며, 제3 배선은 예를 들면 예를 들면 플레이트선이다. 또한, m, n, q, r, s, t, u, v는 자연수이다.
(5) 본 발명의 전자 기기는, 상기 반도체 기억 장치를 갖는 것이다. 여기서 「전자 기기」란, 본 발명에 따른 반도체 기억 장치를 구비한 일정한 기능을 발휘하는 기기 일반를 말하며, 그 구성에 특별히 한정은 없지만, 예를 들면 상기 반도체 기억 장치를 구비한 컴퓨터 장치 일반, 휴대 전화, PHS, PDA, 전자 수첩, IC 카드 등, 기억 장치를 필요로 하는 모든 장치가 포함된다.
<실시 형태1>
이하, 본 발명의 실시 형태를 도면을 참조하면서 상세히 설명한다. 또한, 동일한 기능을 갖는 것에는 동일 또는 관련된 부호를 붙이고, 그 반복 설명을 생략한다.
먼저, 도 1을 참조하면서 본 실시 형태의 특징적인 구성에 대해 설명한다. 또한, 그 상세한 구성은, 도 2~도 8을 참조하면서 이후에 설명한다.
도 1은, 본 실시 형태의 강유전체 메모리(반도체 기억 장치)의 주요부를 개략적으로 도시한 평면도이다. 도 1에는, 예를 들면 4행×16열의 메모리 셀(MC)이 배치되어 있고, 이들의 메모리 셀로 메모리 셀 어레이를 구성하고 있다. 워드선(WL)은, 제1 방향(행 방향, 로우 방향, 워드선 방향)으로 연장하고 있고, 비트선(BL, /BL)은, 제2 방향(열 방향, 컬럼 방향, 비트선 방향)으로 연장하고 있다.
각 메모리 셀(MC)은, 트랜지스터부와 캐패시터부를 가지고 있고, 워드선(WL)과 비트선(BL, /BL)의 교차부에는 상기 트랜지스터부가, 플레이트선(PL)과 비트선(BL, /BL)의 교차부에는 캐패시터부가 배치된다.
따라서, 대략 사각형의 소자 형성 영역(Ac)에는, 제2 방향으로 2개의 메모리 셀이 배치된다. 또한, 본 실시 형태의 메모리 셀 어레이는, 소위 2T2C셀 구성을 채용하고 있으며, 제1 방향으로 배열하는 2개의 트랜지스터 및 2개의 캐패시터로 1개의 메모리 셀(MC)을 구성하고 있다.
또한, 이 메모리 셀(MC)은, 적어도 3개의 단자(트랜지스터부의 소스·드레인 영역부, 캐패시터의 상부 전극부 및 게이트 전극부)를 갖는다(도 3 참조).
여기서, 본 실시 형태의 강유전체 메모리의 특징적인 구성에 대해 설명한다. 메모리 셀 어레이(16행×4열)는, 4행×1열(개)의 메모리 블록(MB)으로 분할되고, 이 메모리 블록은, 1행×4열(개)의 컬럼 블록(CB)(단위 블록)으로 분할된다. 바꿔 말하면, 메모리 셀 어레이(16행×4열)는, 4행×4열(개)의 컬럼 블록(CB)으로 분할된다. 이 컬럼 블록은, 4행×1열의 메모리 셀로 이루어진다.
워드선(WL)은, 제1 방향으로 연장하여, 동일 행에 배치된 메모리 셀(MC)에 공통 접속되어 있다. 또한, 비트선 쌍(BL, /BL)은, 제2 방향으로 연장하여, 동일 열에 배치된 메모리 셀(MC)에 공통 접속되어 있다.
여기에서, 플레이트선(PL)은, 컬럼 블록(CB)마다 1단씩 시프트하도록 배치되어 있다. 즉, 각 컬럼 블록(CB)의 메모리 셀(MC) 상에 제1 방향으로 직선 형상으로 배치되는 플레이트 배선부(배선부, 플레이트선편, 플레이트선 직선부)는, 이웃하는 컬럼 블록(CB)의 1단 아래의 플레이트 배선부에 순차적으로, 시프트부(접속 배선부, 시프트 배선부)에 의해 접속되어 있다.
단, 각 컬럼 블록(CB)의 최하단의 플레이트 배선부는, 이웃하는 컬럼 블록(CB)의 최상단의 플레이트 배선부에 절첩되어 있다.
예를 들면, 제1 방향으로 0번째, 제2 방향으로 0번째의 컬럼 블록 (0, 0)의 최상단(1번째)의 플레이트 배선부는, 제1 방향으로 1번째, 제2 방향으로 0번째의 컬럼 블록 (1, 0)의 2번째의 플레이트 배선부와 시프트부에 의해 접속되어 있다. 마찬가지로, 컬럼 블록 (0, 0)의 2번째의 플레이트 배선부는, 컬럼 블록 (1, 0)의 3번째의 플레이트 배선부와, 컬럼 블록 (0, 0)의 3번째의 플레이트 배선부는, 컬럼 블록 (1, 0)의 4번째의 플레이트 배선부와, 시프트부에 의해 접속되어 있다.
단, 컬럼 블록 (0, 0)의 최하단(4번째)의 플레이트 배선부는, 컬럼 블록 (1, 0)의 1번째의 플레이트 배선부와 접속되어 있다. 이 접속부는, 전술한 시프트부를 교차하도록 배치되기 때문에, 교차 시프트부(절첩부)라고 부른다. 즉, 플레이트 배선부 간을 접속하는 접속 배선부(4개, 4개소)는, 3개의 시프트부와 1개의 교차 시프트부로 구성된다. 컬럼 블록 (1, 0)과 (2, 0), (2, 0)과 (3, 0)도 마찬가지로 배선된다.
이와 같이, 본 실시 형태에서는, 컬럼 블록의 1번째~t(이 경우 t=4)번째의 플레이트 배선부와, 그 이웃하는 컬럼 블록의 1번째~t번째의 플레이트 배선부를, 동일번째의 플레이트 배선부끼리가 접속하지 않도록 각각 시프트부 및 교차 시프트부로 접속하였으므로, 공통의 워드선 및 플레이트선에 접속되는 메모리 셀이 적어져, 비선택 셀의 판독/재기입 횟수를 감소시킬 수 있다. 그 결과, 캐패시터부를 구성하는 강유전체 재료의 열화를 방지하고, 강유전체 메모리의 특성의 향상을 도모할 수 있다. 또한, 강유전체 메모리의 장기 수명화를 도모할 수 있다.
또한, 시프트부와 교차 시프트부를 교차시켰으므로, 단순히 계단 형상으로 시프트시키는 경우와 비교하여, 플레이트선의 개수를 줄일 수 있다. 또한, 메모리 셀 어레이의 최상단이나 최하단의 메모리 셀에 접속되는 플레이트선을 레이아웃하기 위한 영역(더미 영역)을 저감할 수 있다.
그 결과, 플레이트선의 드라이버나 디코더를 축소화할 수 있고, 주변 회로의 소면적화 또는 고집적화를 도모할 수 있다. 또한, 메모리 셀 어레이의 축소화를 도모할 수 있다.
예를 들면 도 18에, (a)플레이트선을 단순히 계단 형상으로 시프트시킨 경우 의 강유전체 메모리의 주요부 평면도 및 (b)그 개략도를 도시한다.
도 18의 (a)에 도시하는 바와 같이, 제1 방향으로 0번째, 제2 방향으로 0번째의 메모리 셀(MC) (0, 0)이나 제1 방향으로 3번째, 제2 방향으로 15번째의 메모리 셀 (3, 15) 등에 접속되는 플레이트선(PL)이 메모리 셀 어레이의 하부나 상부에 넓게 연장하고, (b)에 도시하는 바와 같이, 메모리 셀 어레이(MC array)의 상부 및 하부에 더미 영역(dummy)이 필요해진다.
또한, 플레이트선의 개수가, 예를 들면 도 1의 경우와 비교하여 3개 증가한다. 따라서, 로우 디코더(Row Decoder) 중의 플레이트선의 드라이버나 디코더도 커지지 않을 수 없다. 또한，Ctrl은 제어 회로, IN은 입력 회로, OUT는 출력 회로, SA는 센스 앰프 회로, PAD는 패드를 나타낸다.
이에 대하여, 본 실시 형태에 따르면, 전술한 효과를 발휘할 수 있다.
또한, 시프트부와 교차 시프트부를, 컬럼 블록 간에서 교차시켰으므로, 메모리 셀 어레이의 축소화 또는 고집적화를 도모할 수 있다. 또한, 배선 레이아웃이 복잡해지지 않는다.
다음으로, 도 2~도 8을 참조하면서 본 실시 형태의 강유전체 메모리의 상세한 구성에 대해 설명한다. 도 2 및 도 3은, 본 실시 형태의 강유전체 메모리의 주요부 단면도이고, 도 4~도 8은, 그 주요부 평면도이다.
예를 들면, 도 8은, 도 1에 도시하는 메모리 셀 어레이의 일각을 상세하게 나타낸 평면도이고, 도 2는, 그 Ａ-A' 단면, 도 3은 B-B' 단면에 대응한다. 도 3~도 7은, 메모리 셀의 각 층의 패턴을 명시한 것이다. 이하, 제조 공정 순으로 각 층의 구성을 명확히 한다.
도 2, 도 3 및 도 4에 도시하는 바와 같이, 반도체 기판(기판)(1) 상에, 소자 형성 영역(Ac)을 형성한다(도 4). 이 소자 형성 영역(Ac)은, 예를 들면 소자 형성 영역(Ac) 간에 절연막을 형성함으로써 구획된다.
다음으로, 트랜지스터(T)를 형성한다. 먼저, 반도체 기판(기판)(1) 상에 게이트 절연막(도시 생략)을 통하여, 게이트 전극(G)으로서 반도체막(예를 들면, 실리콘막)을 제1 방향으로 연장하는 라인 형상으로 형성한다. 다음으로, 게이트 전극(G)의 양측에 불순물을 주입함으로써 소스·드레인 전극을 형성한다. 다음으로, 트랜지스터(T) 상에 층간 절연막을 형성하고, 층간 절연막을 패터닝함으로써 컨택트홀을 형성하고, 이 내부에 도전성 막을 매립함으로써 컨택트부(C1)를 형성한다.
다음으로, 컨택트부(C1)의 상부에 캐패시터(Ca)를 형성한다. 먼저, 컨택트부(C1)를 포함하는 층간 절연막 상에 하부 전극(LE)으로 되는 도전성 막을 퇴적하고, 다음으로, 그 상부에 강유전체막(fe)을 퇴적한다. 또한, 그 상부에 상부 전극(UE)으로 되는 도전성 막을 퇴적하고, 이들 막을 패터닝함으로써 캐패시터(Ca)를 형성한다.
다음으로, 도 2, 도 3 및 도 5에 도시하는 바와 같이, 캐패시터(Ca) 상에 층간 절연막을 형성하고, 상부 전극(UE) 상의 층간 절연막을 패터닝함으로써 컨택트홀을 형성한 후, 이 내부에 도전성 막을 매립함으로써 컨택트부(C2)를 형성한다. 이때, 트랜지스터(T)의 소스·드레인 전극 상에도 컨택트부(C3)를 형성한다.
다음으로, 컨택트부(C2) 상을 포함하는 층간 절연막 상에 도전성 막을 퇴적 하고, 패터닝함으로써 플레이트선(PL-1)을 형성한다. 이때, 컨택트부(C3) 상에도 대략 사각형의 패턴(P3)을 형성한다.
여기에서, 도 5에 도시하는 바와 같이, 플레이트선(PL-1)은, 컬럼 블록마다, 제1 방향으로 위치하는 2개의 컨택트(C2)를 접속하는 플레이트 배선부(직선부)와, 컬럼 블록 간의 플레이트 배선부를 접속하는 시프트부로 이루어진다. 전술한 바와 같이, 각 플레이트 배선부는, 컬럼 블록마다 1단씩 시프트하도록 배치되어 있다. 단, 컬럼 블록 내에서의 최하단의 플레이트 배선부는, 이웃하는 컬럼 블록의 최상단의 플레이트 배선부와 교차 시프트부에 의해 접속되는데, 이러한 부분은, 도 5에 도시하는 층에는 나타나지 않고, 더 상층의 배선에서 형성된다.
다음으로, 도 2, 도 3 및 도 6에 도시하는 바와 같이, 플레이트선(PL-1) 상에 층간 절연막을 형성하고, 패턴(P3)(컨택트부(C3)) 상의 층간 절연막을 패터닝함으로써 컨택트홀을 형성하고, 이 내부에 도전성 막을 매립함으로써 컨택트부(C4)를 형성한다. 마찬가지로, 컬럼 블록 내에서의 최하단의 플레이트 배선부(PL-1) 상에 컨택트부(C5)를 형성한다.
다음으로, 컨택트부(C5) 상을 포함하는 층간 절연막 상에 도전성 막을 퇴적하고, 제2 방향으로 연장하도록 라인 형상으로 패터닝함으로써 비트선(BL, /BL)을 형성한다. 도 6에 도시하는 바와 같이, 비트선(BL, /BL)은, 제2 방향으로 위치하는 컨택트부(C4)(P3, C3)를 접속하도록 제2 방향으로 연장한다. 이때, 컨택트부(C5) 상에도 대략 사각형의 패턴(P5)을 형성한다.
다음으로, 도 2, 도 3 및 도 7에 도시하는 바와 같이, 비트선(BL, /BL) 상에 층간 절연막을 형성하고, 패턴(컨택트부(C5))(P5) 상의 층간 절연막을 패터닝함으로써 컨택트홀을 형성하고, 이 내부에 도전성 막을 매립함으로써 컨택트부(C6)를 형성한다.
다음으로, 컨택트부(C6) 상을 포함하는 층간 절연막 상에 도전성 막을 퇴적하고, 인접하는 컬럼 블록의 컨택트부(C6)를 접속하도록, 플레이트선(PL-2)(교차 시프트부)을 형성한다.
그 결과, 컬럼 블록 내에서의 최하단의 플레이트 배선부와, 이웃하는 컬럼 블록의 최상단의 플레이트 배선부가 교차 시프트부(PL-2)에 의해 접속된다.
이와 같이 본 실시 형태에 따르면, 시프트부(플레이트선(PL-1))와 교차 시프트부(플레이트선(PL-2))를 서로 다른 층에서 형성할 수 있다. 따라서, 시프트부와 교차 시프트부를, 컬럼 블록 간에서 교차시킬 수 있어, 메모리 셀 어레이의 축소화 또는 고집적화를 도모할 수 있다.
또한, 본 실시 형태에서는, 예를 들면, 16행×4열의 메모리 셀 어레이를 예로 들어 설명하였지만, 어레이의 행 수나 열 수에 한정은 없으며, 예를 들면 128행×32열의 메모리 셀 어레이여도 된다.
또한, 본 실시 형태에서는, 컬럼 블록을 4행×1열의 메모리 셀로 구성하였지만, 컬럼 블록의 셀 수에 한정은 없으며, 예를 들면 도 9에 도시하는 바와 같이, 컬럼 블록을 16행×1열로 해도 된다. 도 9는, 본 실시 형태의 다른 강유전체 메모리의 주요부를 개략적으로 도시한 평면도이다. 이와 같이, 컬럼 블록의 행 수를 1로 하면, 동일한 플레이트선 및 워드선에 공통 접속되는 메모리 셀이 없어지기 때 문에, 비트선 쌍마다 센스 앰프를 설치할 필요가 없고, 센스 앰프를 공유화할 수 있다.
또한, 예를 들면 컬럼 블록을 구성하는 메모리 셀의 열 수를 2열 이상(예를 들면, 4행×2열)으로 해도 된다. 단, 컬럼 블록을 구성하는 메모리 셀의 열 수를 2열 이상으로 한 경우에는, 제1 방향으로 배열하는 2개의 메모리 셀이 동일한 워드선 및 플레이트선에 접속되기 때문에, 비선택 셀의 판독이 발생하고, 그 재기입이 필요해진다.
또한, 메모리 셀 어레이를 구성하는 컬럼 블록의 제1 방향의 수를 컬럼 블록을 구성하는 메모리 셀의 행 수 이하로 설정하는 것이 바람직하다.
예를 들면, n행×m열의 메모리 셀 어레이를, 제1 방향으로 q개, 제2 방향으로 r개의 컬럼 블록으로 분할하였을 때, 컬럼 블록을 구성하는 메모리 셀이 t행×s열로 된 경우, q를 t 이하로 하는 것이 바람직하다. 또한, q가 t 이하로 되도록 메모리 셀 어레이를 분할하는 것이 바람직하다.
이에 대하여, 컬럼 블록의 열 방향의 수를 늘려 교차 접속부(절첩부)를 늘리면, 동일한 워드선 및 플레이트선에 접속되는 메모리 셀이 증가하고, 전술한 비선택 셀의 판독이 발생하고, 그 재기입이 필요해진다.
또한, 메모리 셀 어레이를 구성하는 컬럼 블록의 열 방향의 수를 컬럼 블록을 구성하는 메모리 셀의 행 수와 동일하게 하면, 메모리 셀 어레이에 대한 플레이트선의 레이아웃을 최적화할 수 있고, 플레이트선의 개수를 최적화할 수 있다.
즉, 전술한 n행×m열의 메모리 셀 어레이의 경우, q를 t와 동일하게 하는 것 이 바람직하다. 또한, q가 t와 동일하게 되도록 메모리 셀 어레이를 분할하는 것이 바람직하다. 예를 들면, 도 1의 경우에는, t=q=4이다.
또한, 본 실시 형태에서는, 플레이트선의 시프트의 단수를 1단으로 하였지만, 2단 이상으로 해도 된다.
또한, 본 실시 형태에서는, 플레이트선의 시프트의 방향을 도면에서 아래 방향으로 하였지만, 위 방향으로 시프트시켜도 된다.
또한, 본 실시 형태에서는, 플레이트선을 시프트시켰지만, 워드선을 시프트시키고, 플레이트선을 직선 형성으로 해도 된다. 단, 워드선은, 도 3 등에 도시하는 바와 같이, 트랜지스터부의 게이트 전극(G)으로 구성된다. 이 게이트 전극은, 일반적으로 반도체 재료가 이용되고, 금속 배선과 비교하여 저항이 크다. 따라서, 이러한 워드선을 시프트시켜, 계단 형상으로 형성하면, 더 저항이 커져서, 신호의 지연이 발생할 우려가 있다. 따라서, 워드선을 시프트시키는 것보다, 플레이트선을 시프트시키는 쪽이 보다 효과적이다.
<실시 형태2>
이하, 본 발명의 실시 형태를 도면을 참조하면서 상세히 설명한다.
도 10~도 12를 참조하면서 본 실시 형태의 강유전체 메모리의 상세한 구성에 대해 설명한다. 도 10은, 본 실시 형태의 강유전체 메모리의 주요부 단면도이고, 도 11 및 도 12는, 그 주요부 평면도이다. 도 10은, 도 12의 C-C' 단면에 대응한다. 도 11은, 비트선 및 플레이트선의 레이아웃을 명시한 것이다. 본 실시 형태의 강유전체 메모리에서, 실시 형태 1과 공통되는 부위에는 동일한 부호를 붙이고, 반복 설명을 생략하여, 본 실시 형태에 특징적인 개소에 대해 상세히 설명한다.
도 10~도 12에 도시하는 바와 같이, 본 실시 형태에서는, 컬럼 블록 간에, 더미 셀(Dc)이 제2 방향(열 방향, 컬럼 방향, 비트선 방향)에 배치되어 있다. 따라서, 도 11에 도시하는 바와 같이, 플레이트선(PL-1)의 시프트 영역을 확보할 수 있고, 배선 간격을 확보할 수 있다.
도 10~도 12에 도시하는 바와 같이, 메모리 셀(MC)은, 트랜지스터 및 캐패시터(Ca)로 이루어진다. 한편, 더미 셀(Dc)은, 더미 트랜지스터 및 더미 캐패시터(DCa)를 갖는다.
메모리 셀(MC) 및 더미 셀(Dc)은, 실시 형태 1과 마찬가지의 제조 방법에 의해 형성되지만, 도 10 등에 도시하는 바와 같이, 더미 캐패시터(DCa) 상에는 컨택트(C2)를 형성하지 않는다.
또한, 도 11 등에 도시하는 바와 같이, 플레이트선(PL-1)은, 실시 형태 1과 마찬가지로, 컬럼 블록마다, 제1 방향으로 위치하는 2개의 컨택트(C2)를 접속하는 플레이트 배선부와, 컬럼 블록 간의 플레이트 배선부를 접속하는 시프트부로 이루어진다.
이 시프트부는, 더미 셀 열 상에 배치되어 있다. 각 플레이트 배선부는, 실시 형태 1과 마찬가지로, 컬럼 블록마다 1단씩 시프트하도록 배치되어 있다. 단, 컬럼 블록 내에서의 최하단의 플레이트 배선부는, 이웃하는 컬럼 블록의 최상단의 플레이트 배선부와 교차 시프트부(PL-2)에 의해 접속된다, 이 교차 시프트부는 시프트부로부터 상층의 배선(여기에서는, 비트선(BL)과 동층)에서 형성된다.
또한, 본 실시 형태에서는, 최상단 또는 최하단의 플레이트 배선부가 동일한 행의 더미 셀의 더미 캐패시터(DCa)의 상부까지 연장하도록 배치되어 있다(도 10 등). 또한, 이러한 플레이트 배선부(PL-1)의 상부에는, 컨택트부(C5)가 형성된다.
또한, 비트선(BL, /BL)은, 실시 형태 1과 마찬가지로, 제2 방향으로 위치하는 컨택트부(C4)(P3, C3)를 접속하도록 제2 방향으로 연장하고 있다. 이 비트선(BL, /BL)을 형성할 때, 더미 셀(Dc) 상의 컨택트부(C5) 사이를 제2 방향으로 접속하도록 플레이트선(PL-2)(교차 시프트부)이 형성된다. 그 결과, 컬럼 블록 내에서의 최하단의 플레이트 배선부가, 이웃하는 컬럼 블록의 최상단의 플레이트 배선부와 플레이트선(PL-2)(교차 시프트부, 접속 배선부)을 통하여 접속된다 (도 11 등).
이와 같이 본 실시 형태에 따르면, 컬럼 블록 간에 더미 셀 열을 형성하였으므로, 이 더미 셀 열의 상부를 이용하여 플레이트선을 시프트시킬 수 있어, 플레이트선 간(특히, 시프트부 간)의 배선 간격을 확보할 수 있다.
또한, 더미 셀에 대한 비트선의 형성 영역을 이용하여 플레이트선의 교차 시프트부를 형성할 수 있다. 그 결과, 비트선과 교차 시프트부를 동층에서 형성할 수 있다. 바꿔 말하면, 플레이트 배선부 간을 접속하는 접속 배선부(3개의 시프트부와 1개의 교차 시프트부) 중 적어도 1개(교차 시프트부)를 비트선과 동층에서 형성할 수 있다. 또한, 시프트 단수를 예를 들면 2단으로 한 경우에는, 접속 배선부 중의 2개가 교차 시프트부로 된다.
이와 같이, 비트선과 교차 시프트부를 동층에서 형성함으로써, 제조 공정의 간략화를 도모할 수 있다. 또한, 본래는 비트선을 형성할 필요가 없는 더미 셀 상에 배선이 형성되게 되고, 배선 간격을 균일하게 할 수 있다.
또한, 더미 셀 열의 상부(바꿔 말하면, 비트선 간)를 이용하여 플레이트선을 시프트시켰지만, 비트선 간격이 크게 취해지는 미세한 룰의 디바이스에서는, 더미 셀 열을 형성하지 않고, 비트선과 동층에서 교차 시프트부(PL-2)를 형성해도 된다.
예를 들면, n행×m열의 메모리 셀 어레이를, 제1 방향으로 q개, 제2 방향으로 r개의 컬럼 블록으로 분할하고, 컬럼 블록을 구성하는 메모리 셀이 t행×s열로 된 경우, 컬럼 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 비트선 중, 컬럼 블록의 s번째의 비트선과 그 이웃하는 컬럼 블록의 1번째의 비트선 사이에, 시프트부 및 교차 시프트부를 형성한다.
<실시 형태3>
본 실시 형태에서는, 플레이트선의 선택 방법(메모리 셀의 선택 방법)에 대해 설명한다.
예를 들면, 워드선 및 플레이트선을, 제1 방향으로 연장시키고, 동일 행에 배치된 메모리 셀(MC)에 공통 접속하고, 또한, 비트선 쌍을, 제2 방향으로 연장하고, 동일 열에 배치된 메모리 셀(MC)에 공통 접속한 경우에는, 메모리 셀의 선택을 용이하게 행할 수 있었다. 즉, 선택 셀의 어드레스가 그대로 선택할 워드선, 플레이트선 및 비트선 쌍에 대응하였다.
그러나, 플레이트선을 시프트시킨 경우에는, 플레이트선의 선택을 행하기 위해, 선택 셀의 어드레스로부터 소정의 연산을 행할 플레이트선을 결정할 필요가 있 다.
도 13은, 본 실시 형태의 강유전체 메모리의 구성을 도시한 블록도이다. 도시하는 바와 같이, 메모리 셀 어레이(10)의 주변에는, 이 메모리를 구동하기 위한 주변 회로가 배치되어 있다. 메모리 셀 어레이는, 64행×32열의 메모리 셀로 이루어지고, 8행×8열의 메모리 셀로 이루어지는 컬럼 블록이, 8행×4열(8IO×4Block)로 배치되어 있다. 여기에서, 컬럼 블록의 행 수는 8이고, 2의 3제곱으로 된다.
메모리 셀의 제1 방향(워드선 방향)으로는, 플레이트선의 드라이버 및 디코더 회로(13)와, 워드선의 드라이버 및 디코더 회로(15)가 배치된다. 또한, 메모리 블록(part)의 디코더 회로(17)가 배치되어 있다. 한편, 메모리 셀의 제2 방향(비트선 방향)으로는, 센스 앰프 및 기입(라이트) 회로(19)가 배치되고, 또한, 컬럼 디코더(21)가 배치된다.
선택 셀의 어드레스(XA, YA)에 기초하여, 워드선의 드라이버 및 디코더 회로(15)가 워드선을 선택한다. 또한, 선택 셀의 어드레스(XA, YA)에 기초하여, 컬럼 디코더 회로(21)가 비트선(쌍)을 선택한다.
여기에서, 플레이트선을 선택할 때에는, 선택 셀의 어드레스(XA, YA)에 기초하여 가산 회로(23)에서 연산을 행하고, 그 결과에 기초하여 플레이트선을 선택한다.
이 가산 회로(23)에서의 연산에 대해, 예를 들면, 실시 형태 1에서 설명한 16행×4열의 메모리 셀 어레이에 대해 설명한다. 도 14는, 본 실시 형태의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 평면도이다.
예를 들면, 도면에서 동그라미로 나타낸 메모리 셀 (Y2, X6)을 선택한 경우, X6을 2진수로 나타낸 (110)과, Y2를 2진수로 나타낸 (010)의 연산을 행한다.
여기에서, 컬럼 블록의 행 수가 4(세로로 메모리 셀이 4개 배치되어 있음), 즉, 2의 제곱이기 때문에, 먼저，앞의 메모리 셀의 어드레스 (110) 및 (010)에 아래로부터 3자리째가 존재하는 경우에는 1을 세우고, 또한，앞의 메모리 셀의 어드레스 아래 2자리의 연산을 행한다. 이 경우, (10)+(10)으로 되고, 연산 결과는 (100)으로 된다. 이 중, 아래로부터 3자리째를 무시하고, 즉, 자리 올림을 시키지 않고, 아래 2자리의 (00)과, 앞의 1을 조합하여，(100)을 연산 결과로 한다. 따라서, 플레이트선(PL4)을 선택한다.
예를 들면, 선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 해당 메모리 셀이 소속하는 컬럼 블록이 상기 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에, (a)2진법 표시의 K와 2진법 표시 G의 합을 연산하고, (b) 상기 2진법 표시의 K의 아래로부터 (v+1)자리째에 1이 있는 경우에는 "1"에, 상기 합의 2진법 표시의 아래 v자리의 수치를 조합한 2진법 표기의 수치에 기초하여 플레이트선을 선택한다. 한편，(c)2진법 표시의 K의 아래로부터 (v+1)자리째가 없는 경우에는, 상기 합의 2진법 표시의 아래 v자리의 수치에 기초하여 플레이트선을 선택한다. 예를 들면, 도면에서 메모리 셀 (Y1, X3)을 선택한 경우, X1을 2진수로 나타낸 (11)과, Y1을 2진수로 나타낸 (1)의 연산을 행하고, 그 결과의 (100) 아래 2자리, 즉 (00)에 기초하여 플레이트선(PL0)을 선택한다.
또한, 도 15에 도시하는 컬럼 블록의 행 수가 8(2의 3제곱)인 경우에 대해서도 마찬가지로 연산할 수 있다. 도 15는, 본 실시 형태의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 다른 평면도이다.
예를 들면, 도면에서 동그라미로 나타낸 메모리 셀 (Y2, X14)을 선택한 경우, X14를 2진수로 나타낸 (1110)과, Y2를 2진수로 나타낸 (10)의 연산을 행한다.
여기에서, 컬럼 블록의 행 수가 8(세로로 메모리 셀이 8개 배치되어 있음), 즉, 2의 3제곱이기 때문에, v=3으로 되고, 먼저，앞의 메모리 셀의 어드레스 (1110) 및 (10)에 아래로부터 4(=v+1)자리째가 존재하는 경우에는 1을 세우고, 또한，앞의 메모리 셀의 어드레스 아래 3(=v)자리의 연산을 행한다. 이 경우, (110)+(10) 으로 되고, 연산 결과는 (1000)으로 된다. 이 중, 아래로부터 4(=v+1)자리째를 무시하고, 아래 3(=v)자리의 (000)과, 앞의 1을 조합하여，(1000)을 연산 결과로 한다. 따라서, 플레이트선(PL8)을 선택한다.
이와 같이, 컬럼 블록의 행 수를 2의 ｖ승으로 한 경우에는, 가산 회로의 연산 결과에 기초하여 플레이트선을 선택할 수 있다.
<실시 형태4>
실시 형태 3에서는, 가산 회로를 이용하여 플레이트선의 선택을 행하였지만, 컬럼 블록의 행 수가 2의 ｖ승이 아닌 경우에는, 가산 회로 이외에 감산 회로가 필요하게 된다.
이러한 경우에 대해 설명한다. 도 16은, 본 실시 형태의 강유전체 메모리의 구성을 도시한 블록도이다. 실시 형태 3과 동일한 부위에는, 동일한 부호를 붙이 고, 그 반복 설명을 생략한다.
실시 형태 3과 서로 다른 개소는, 메모리 셀 어레이(11), 판정 회로부(25) 및 감산 회로(27)이다. 전술한 바와 같이, 메모리 셀 어레이(11)를 분할하여 이루어지는 컬럼 블록의 행 수는 2의 누승이 아니다.
실시 형태 1과 마찬가지로, 선택 셀의 어드레스 (XA, YA)에 기초하여 워드선 및 비트선(쌍)을 선택한다.
여기에서, 플레이트선을 선택할 때는, 선택 셀의 어드레스(XA, YA)에 기초하여 가산 회로(23), 판정 회로부(25) 및 감산 회로(27)에서 연산을 행하고, 그 결과 에 기초하여 플레이트선을 선택한다.
도 17에 도시하는 컬럼 블록의 행 수가 6인 경우 (2의 누승이 아닌 경우)에 대해, 플레이트선의 선택 방법을 상세히 설명한다.
도 17은, 본 실시 형태의 강유전체 메모리의 플레이트선의 선택 방법을 설명하기 위한 평면도이다. 이 경우, 컬럼 블록이 6행×1열의 메모리 셀로 구성되어 있다.
예를 들면, 도면에서 동그라미로 나타낸 메모리 셀 (Y2, X10)을 선택한 경우, 그 10진법에 의한 합은 12(=2+10)으로 되고, 플레이트선(PL12)(실제는 PL6)을 선택하게 된다. 따라서, 가산 회로(23)의 연산 결과(12)가, 판정 회로부(25)에서, 컬럼 블록의 행 수인 6 이상인 경우에는, 합으로부터 컬럼 블록의 행 수를 감산 회로(27)에서 감산하고, 그 결과에 기초하여 플레이트선(PL6)(=12-6)을 선택한다. 또한, 여기에서는, 10진법으로 설명하였지만, 2진법으로 연산해도 마찬가지의 결과 로 된다.
즉, 선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 해당 메모리 셀이 소속하는 컬럼 블록이 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에, (a) 상기 가산 회로에 의해 K와 G의 합을 연산하고, (b) 상기 합이 컬럼 블록의 행 수 (t) 이상인 경우에는, 상기 합으로부터 상기 t를 감산한 결과에 기초하여 플레이트선을 선택한다.
이와 같이, 본 실시 형태에 따르면, 플레이트선을 시프트시키고, 또한, 절첩한 구조로 해도 그 선택을 정확하게 행할 수 있다.
또한, 실시 형태 3에서 설명한 컬럼 블록의 행 수가 2의 누승인 경우에, 본 실시 형태의 플레이트선 선택 회로를 이용해도 된다.
본 발명에 따르면, 배선의 레이아웃을 최적화함으로써, 메모리 셀 면적의 축소화 또는 고집적화를 도모하고, 또한 메모리 특성의 향상을 도모할 수 있다. 또한, 배선의 레이아웃의 변경에 대응한 메모리 셀의 선택 수단을 제공할 수 있다.

Claims (16)

  1. (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,
    (b) 제1 방향으로 배치된 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,
    (c) 제2 방향으로 배치된 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,
    (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,
    (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，
    (d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부와, 상기 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 각각 접속하는 접속 배선부로서,
    상기 제1 단위 블록의 배선부의 상기 제2 단위 블록측의 단부와, 상기 제2 단위 블록의 배선부의 상기 제1 단위 블록측의 단부를 각각 접속하는 접속 배선부를 갖는 제3 배선
    을 갖는 반도체 기억 장치로서，
    (e) 상기 접속 배선부는 상기 제1 단위 블록과 상기 제2 단위 블록의 블록 간에서 교차하고 있는
    것을 특징으로 하는 반도체 기억 장치.
  2. (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,
    (b) 제1 방향으로 배치된 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,
    (c) 제2 방향으로 배치된 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,
    (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,
    (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，
    (d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1 번째~t번째의 배선부와,
    (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부와, 상기 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 각각 접속하는 접속 배선부로서,
    상기 제1 단위 블록의 배선부의 상기 제2 단위 블록측의 단부와, 상기 제2 단위 블록의 배선부의 상기 제1 단위 블록측의 단부를 각각 접속하는 접속 배선부를 갖는 제3 배선
    을 갖는 반도체 기억 장치로서，
    (e) 상기 접속 배선부는, 상기 단위 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 제2 배선 중, 상기 제1 단위 블록의 s번째의 제2 배선과 상기 제2 단위 블록의 1번째의 제2 배선 간에서 교차하고 있는
    것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 접속 배선부는, 상기 제1 단위 블록의 1번째~t번째의 배선부의 중, u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부를 접속하는 제1 접속 배선부와, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부를 접속하는 제2 접속 배선부를 갖고,
    상기 제1 접속 배선부와 상기 제2 접속 배선부가 교차하고 있는
    것을 특징으로 하는 반도체 기억 장치.
  4. 제1항에 있어서,
    상기 q는 t 이하인 것을 특징으로 하는 반도체 기억 장치.
  5. 제1항에 있어서,
    상기 q는 t와 동일한 것을 특징으로 하는 반도체 기억 장치.
  6. 제1항에 있어서,
    상기 배선부와 상기 접속 배선부의 중 적어도 1개의 접속 배선부는 서로 다른 배선층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  7. 제6항에 있어서,
    상기 적어도 1개의 접속 배선부는 상기 제2 배선과 동일한 배선층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  8. 제1항에 있어서,
    상기 제1 단위 블록과 제2 단위 블록의 블록 간에는 더미 셀 열이 배치되고, 상기 접속 배선부는 상기 더미 셀 열의 상부에 배치되는 것을 특징으로 하는 반도 체 기억 장치.
  9. 제1항에 있어서,
    상기 제3 배선은, 상기 용량부의 일단에 접속되는 것을 특징으로 하는 반도체 기억 장치.
  10. (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,
    (b) 제1 방향으로 배열하는 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,
    (c) 제2 방향으로 배열하는 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,
    (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,
    (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，
    (d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방 향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부를 갖는 제3 배선
    을 갖는 반도체 기억 장치로서，
    (e) 상기 제3 배선을 선택하는 수단으로서,
    가산 회로 및 감산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는 수단
    을 갖는 것을 특징으로 하는 반도체 기억 장치.
  11. 제10항에 있어서,
    상기 제3 배선의 선택은,
    (e1) 상기 제1 단위 블록의 u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부가 제1 접속 배선부로 접속되고, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부가 제2 접속 배선부로 접속되는 경우로서,
    (e2)선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 그 메모리 셀이 소속하는 단위 블록이 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에,
    (e3) 상기 가산 회로에 의해 K와 G의 합을 연산하고,
    (e4) 상기 합이 상기 t 이상인 경우에는, 상기 합으로부터 상기 t를 감산한 결과에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
  12. (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,
    (b) 제1 방향으로 배열하는 m개의 메모리 셀의 제1 단자를 접속하는 제1 배선과,
    (c) 제2 방향으로 배열하는 n개의 메모리 셀의 제2 단자를 접속하는 제2 배선과,
    (d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,
    (d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중，
    (d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,
    (d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부를 갖는 제3 배선과,
    (e) 상기 제3 배선을 선택하는 수단
    을 갖는 반도체 기억 장치로서，
    (f) 상기 t는 2의 ｖ승이고,
    (g) 상기 제3 배선을 선택하는 수단은, 가산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는
    것을 특징으로 하는 반도체 기억 장치.
  13. 제12항에 있어서,
    상기 제3 배선의 선택은,
    (g1) 상기 제1 단위 블록의 u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부가 제1 접속 배선부로 접속되고, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부가 제2 접속 배선부로 접속되는 경우로서,
    (g2)선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 그 메모리 셀이 소속하는 단위 블록이 상기 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에,
    (e3) 상기 가산 회로에 의해, 2진법 표시의 K와 2진법 표시 G의 합을 연산하고,
    (e4) 상기 2진법 표시의 K의 아래로부터 (v+1)자리째에 1이 있는 경우에는 "1"에, 상기 합의 2진법 표시의 아래 v자리의 수치를 조합한 2진법 표기의 수치에 기초하고，
    (e5) 상기 2진법 표시의 K의 아래로부터 (v+1)자리째가 없는 경우에는, 상기 합의 2진법 표시의 아래 v자리의 수치에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
  14. 제10항에 있어서,
    상기 접속 배선부는, 상기 제1 단위 블록과 제2 단위 블록의 블록 간에서 교차하고 있는 것을 특징으로 하는 반도체 기억 장치.
  15. 제10항에 있어서,
    상기 접속 배선부는, 상기 단위 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 제2 배선 중, 상기 제1 단위 블록의 t번째의 제2 배선과 상기 제2 단위 블록의 1번째의 제2 배선 간에서 교차하고 있는 것을 특징으로 하는 반도체 기억 장치.
  16. 제1항의 반도체 기억 장치를 갖는 것을 특징으로 하는 전자 기기.
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