KR20070038877A - 반도체 기억 장치 및 전자 기기 - Google Patents
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Abstract
Description
Claims (16)
- (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,(b) 제1 방향으로 배치된 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,(c) 제2 방향으로 배치된 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,(d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,(d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중,(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d4) 상기 제1 단위 블록의 1번째~t번째의 배선부와, 상기 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 각각 접속하는 접속 배선부로서,상기 제1 단위 블록의 배선부의 상기 제2 단위 블록측의 단부와, 상기 제2 단위 블록의 배선부의 상기 제1 단위 블록측의 단부를 각각 접속하는 접속 배선부를 갖는 제3 배선을 갖는 반도체 기억 장치로서,(e) 상기 접속 배선부는 상기 제1 단위 블록과 상기 제2 단위 블록의 블록 간에서 교차하고 있는것을 특징으로 하는 반도체 기억 장치.
- (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,(b) 제1 방향으로 배치된 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,(c) 제2 방향으로 배치된 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,(d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,(d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중,(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1 번째~t번째의 배선부와,(d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d4) 상기 제1 단위 블록의 1번째~t번째의 배선부와, 상기 제2 단위 블록의 1번째~t번째의 배선부를, 동일번째의 배선부끼리가 접속하지 않도록 각각 접속하는 접속 배선부로서,상기 제1 단위 블록의 배선부의 상기 제2 단위 블록측의 단부와, 상기 제2 단위 블록의 배선부의 상기 제1 단위 블록측의 단부를 각각 접속하는 접속 배선부를 갖는 제3 배선을 갖는 반도체 기억 장치로서,(e) 상기 접속 배선부는, 상기 단위 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 제2 배선 중, 상기 제1 단위 블록의 s번째의 제2 배선과 상기 제2 단위 블록의 1번째의 제2 배선 간에서 교차하고 있는것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 접속 배선부는, 상기 제1 단위 블록의 1번째~t번째의 배선부의 중, u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부를 접속하는 제1 접속 배선부와, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부를 접속하는 제2 접속 배선부를 갖고,상기 제1 접속 배선부와 상기 제2 접속 배선부가 교차하고 있는것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 q는 t 이하인 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 q는 t와 동일한 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 배선부와 상기 접속 배선부의 중 적어도 1개의 접속 배선부는 서로 다른 배선층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
- 제6항에 있어서,상기 적어도 1개의 접속 배선부는 상기 제2 배선과 동일한 배선층에 형성되는 것을 특징으로 하는 반도체 기억 장치.
- 제1항에 있어서,상기 제1 단위 블록과 제2 단위 블록의 블록 간에는 더미 셀 열이 배치되고, 상기 접속 배선부는 상기 더미 셀 열의 상부에 배치되는 것을 특징으로 하는 반도 체 기억 장치.
- 제1항에 있어서,상기 제3 배선은, 상기 용량부의 일단에 접속되는 것을 특징으로 하는 반도체 기억 장치.
- (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,(b) 제1 방향으로 배열하는 m개의 메모리 셀의 상기 제1 단자를 접속하는 제1 배선과,(c) 제2 방향으로 배열하는 n개의 메모리 셀의 상기 제2 단자를 접속하는 제2 배선과,(d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,(d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중,(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방 향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부를 갖는 제3 배선을 갖는 반도체 기억 장치로서,(e) 상기 제3 배선을 선택하는 수단으로서,가산 회로 및 감산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는 수단을 갖는 것을 특징으로 하는 반도체 기억 장치.
- 제10항에 있어서,상기 제3 배선의 선택은,(e1) 상기 제1 단위 블록의 u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부가 제1 접속 배선부로 접속되고, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부가 제2 접속 배선부로 접속되는 경우로서,(e2)선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 그 메모리 셀이 소속하는 단위 블록이 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에,(e3) 상기 가산 회로에 의해 K와 G의 합을 연산하고,(e4) 상기 합이 상기 t 이상인 경우에는, 상기 합으로부터 상기 t를 감산한 결과에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
- (a)강유전체막을 이용한 용량부를 갖는 메모리 셀로서, 제1, 제2 및 제3 단자를 갖는 메모리 셀이, 제1 방향으로 m개, 제2 방향으로 n개의 격자 형상으로 배치된 메모리 셀 어레이와,(b) 제1 방향으로 배열하는 m개의 메모리 셀의 제1 단자를 접속하는 제1 배선과,(c) 제2 방향으로 배열하는 n개의 메모리 셀의 제2 단자를 접속하는 제2 배선과,(d) m개의 메모리 셀의 상기 제3 단자를 접속하는 제3 배선으로서,(d1) 상기 메모리 셀 어레이를 제1 방향으로 q개, 제2 방향으로 r개로 분할하여 이루어지는 단위 블록으로서, 제1 방향으로 s개, 제2 방향으로 t개의 메모리 셀이 격자 형상으로 배치된 단위 블록 중,(d2) 제1 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d3) 상기 제1 블록의 제1 방향의 이웃에 위치하는 제2 단위 블록의 제1 방향으로 배열하는 s개의 메모리 셀을 접속하는 1번째~t번째의 배선부와,(d4) 상기 제1 단위 블록의 1번째~t번째의 배선부 중, u번째(1≤u≤t)의 배선부와, 상기 제2 단위 블록의 u번째(1≤u≤t) 이외의 배선부를 접속하는 접속 배선부를 갖는 제3 배선과,(e) 상기 제3 배선을 선택하는 수단을 갖는 반도체 기억 장치로서,(f) 상기 t는 2의 v승이고,(g) 상기 제3 배선을 선택하는 수단은, 가산 회로의 연산 결과에 기초하여 상기 제3 배선을 선택하는것을 특징으로 하는 반도체 기억 장치.
- 제12항에 있어서,상기 제3 배선의 선택은,(g1) 상기 제1 단위 블록의 u번째(1≤u<t)의 배선부와, 상기 제2 블록의 (u+1)번째의 배선부가 제1 접속 배선부로 접속되고, 상기 제1 블록의 t번째의 배선부와, 상기 제2 블록의 1번째의 배선부가 제2 접속 배선부로 접속되는 경우로서,(g2)선택할 메모리 셀의 어드레스가 제1 방향으로 j(1≤j≤m, j=J+1)번째, 제2 방향으로 k(1≤k≤n, k=K+1)번째이고, 그 메모리 셀이 소속하는 단위 블록이 상기 제1 방향으로 g(1≤g≤q, g=G+1)번째인 경우에,(e3) 상기 가산 회로에 의해, 2진법 표시의 K와 2진법 표시 G의 합을 연산하고,(e4) 상기 2진법 표시의 K의 아래로부터 (v+1)자리째에 1이 있는 경우에는 "1"에, 상기 합의 2진법 표시의 아래 v자리의 수치를 조합한 2진법 표기의 수치에 기초하고,(e5) 상기 2진법 표시의 K의 아래로부터 (v+1)자리째가 없는 경우에는, 상기 합의 2진법 표시의 아래 v자리의 수치에 기초하여 행해지는 것을 특징으로 하는 반도체 기억 장치.
- 제10항에 있어서,상기 접속 배선부는, 상기 제1 단위 블록과 제2 단위 블록의 블록 간에서 교차하고 있는 것을 특징으로 하는 반도체 기억 장치.
- 제10항에 있어서,상기 접속 배선부는, 상기 단위 블록의 제2 방향으로 배열하는 t개의 메모리 셀을 접속하는 1번째~s번째의 제2 배선 중, 상기 제1 단위 블록의 t번째의 제2 배선과 상기 제2 단위 블록의 1번째의 제2 배선 간에서 교차하고 있는 것을 특징으로 하는 반도체 기억 장치.
- 제1항의 반도체 기억 장치를 갖는 것을 특징으로 하는 전자 기기.
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