KR19990085673A - 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 - Google Patents
트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR19990085673A KR19990085673A KR1019980018228A KR19980018228A KR19990085673A KR 19990085673 A KR19990085673 A KR 19990085673A KR 1019980018228 A KR1019980018228 A KR 1019980018228A KR 19980018228 A KR19980018228 A KR 19980018228A KR 19990085673 A KR19990085673 A KR 19990085673A
- Authority
- KR
- South Korea
- Prior art keywords
- bit line
- word lines
- adjacent
- memory device
- semiconductor memory
- Prior art date
Links
Landscapes
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치를 개시한다. 이는 다수개의 비트라인쌍들, 상기 비트라인쌍들을 절연적으로 교차하는 다수개의 워드라인들, 상기 비트라인쌍들과 상기 워드라인들이 교차하는 소정의 교차점들에 각각 배치되는 다수개의 메모리 셀들, 및 상기 비트라인쌍들 중 각 비트라인쌍에 각각 연결된 다수개의 감지 증폭기들을 구비하고, 인접한 두 개의 제 1 및 제 2 비트라인쌍들에서 상기 제 1 비트라인쌍의 제 1 비트라인은 상기 제 2 비트라인쌍의 제 2 비트라인과 인접하며 상기 제 1 비트라인은 상기 워드라인들의 소정 부분에서 굽어져(twist) 상기 제 2 비트라인쌍의 제 2 상보 비트라인과 인접한다.
Description
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고집적화 및 대용량화됨에 따라 메모리 장치 내의 인접된 비트라인간의 간격이 더욱 줄어들고 있다. 그 결과 비트라인간의 결합 커패시턴스(coupling capacitance)가 증가하여 인접 비트라인간에 누화 잡음(crosstalk noise)이 급격히 증가하여 메모리 셀에 저장된 데이터가 센싱되는데 영향이 있다.
특히 최근 반도체 메모리 장치가 저전압화됨에 따라 센싱 동작시 마진은 더욱 취약해지는데 이는 메모리 셀의 데이터 리텐션 시간(data retention time) 측면에서 매우 불리하게 작용된다.
통상적으로 디램 셀의 데이터 리텐션 시간은 셀 또는 비트선 배치 방법을 개선하는 방법이 아닌 셀 패시턴스 증가를 위한 공정을 개선하는 방법이 이용되었다.
도 1은 종래의 반도체 메모리 장치의 레이아웃도이다.
상기 도 1을 참조하면, 종래의 반도체 메모리 장치는 하나의 메모리 블록(100)에 다수개의 감지 증폭기들(S/A), 다수개의 비트라인쌍들(BLi,BLiB;i=0,1,2,3,4,5), 다수개의 워드라인들(WLk;n=0,1,2,….n) 및 다수개의 메모리 셀들(M)을 구비한다.
상기 감지 증폭기들(S/A)에는 상기 비트라인쌍(BLi,BLiB)이 각각 하나씩 연결되고, 상기 워드라인들(WLk)은 상기 비트라인쌍들(BLi,BLiB)과 절연된 상태에서 직각으로 교차하고 있다. 상기 메모리 셀(M)은 2개씩 상기 교차점에 교번하여 형성된다. 다시말해서 상기 워드라인들(WLk)을 기준으로 하나의 비트라인쌍(BLi,BLiB) 단위로 교차되며 상기 비트라인쌍(BLi,BLiB)과의 교차점 중 어느 하나에만 메모리 셀(M)이 형성된다.
상기 도 1에 도시된 메모리 블록(100)에서 상기 다수개의 메모리 셀들(M) 중 소정의 메모리 셀(101)이 선택되었을 경우 3번 비트라인쌍(BL3,BL3B)에 발생하는 결합 캐패시턴스에 관해 살펴보기로 한다.
상기 메모리 셀(101)의 전하공유에 영향을 주는 결합 캐패시턴스는 상기 메모리 셀(101)에 연결된 3번 비트라인(BL3)에 발생하는 결합 캐패시턴스와 3번 상보비트라인(BL3B)에 발생하는 결합 캐패시턴스로 구분할 수 있다.
3번 비트라인(BL3)에 발생하는 결합 캐패시턴스는 2번 상보 비트 라인(BL2B)에 의한 커패시턴스 성분(Cbb1)과 1번 상보 비트 라인(BL1B)에 의한 커패시턴스 성분(Cbb4)과 3번 상보 비트라인(BL3B)에 의한 커패시턴스 성분(Cbb2)가 존재한다.
그러나 4번 워드라인(W4)이 인에이블되어 상기 메모리 셀(101)이 선택될 경우 셀 레이아웃상 상기 1번,2번, 및 3번 상보 비트 라인(BL1B,BL2B,BL3B)에는 메모리 셀이 없으므로 전하 공유(charge sharing) 동작없이 계속 프리차아지 레벨(precharge level,VBL)을 유지함으로 상기 커패시턴스 성분들(Cbb1,Cbb2,Cbb4)에 의한 결합(COUPLING) 효과는 무시된다.
그리고 3번 상보 비트라인(BL3B)에 발생하는 결합 캐패시턴스는 3번 비트 라인(BL3)에 의한 커패시턴스 성분(Cbb2)과 4번 비트 라인(BL4)에 의한 커패시턴스 성분(Cbb3)과 5번 비트라인(BL5)에 의한 커패시턴스 성분(Cbb5)가 존재한다. 이때 상기 Cbb5는 Cbb2에 비해 매우 작으므로 무시할 경우 결국 3번 상보 비트라인(BL3B)에 발생하는 결합 캐패시턴스는 2Cbb(≒Cbb2+Cbb3)이다.
상술한 바와 같이 종래 기술에 따르면, 메모리 셀(101)이 선택될 경우 상기 메모리 셀(101)에 연결된 비트라인(BL3)에 발생하는 결합 캐패시턴스는 일반적인 결합 캐패시턴스(Cbb)의 2배에 달하므로 그로 인한 누화 잡음이 매우 커지게 된다. 이와 같은 누화 잡음은 디램의 리프레쉬 특성을 열화시키는 원인이되므로 비트라인들간에 발생하는 결합 캐패시턴스들을 감소시켜야만 한다.
따라서, 본 발명이 이루고자하는 기술적 과제는 비트라인에 발생하는 결합 캐패시턴스를 감소시키기 위해 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치를 제공하는데 있다.
도 1은 종래의 반도체 메모리 장치의 레이아웃도이다.
도 2는 본 발명에 의한 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치의 레이아웃도이다.
상기 기술적 과제를 이루기 위하여 본 발명은, 다수개의 비트라인쌍들, 상기 비트라인쌍들을 절연적으로 교차하는 다수개의 워드라인들, 상기 비트라인쌍들과 상기 워드라인들이 교차하는 소정의 교차점들에 각각 배치되는 다수개의 메모리 셀들, 및 상기 비트라인쌍들 중 각 비트라인쌍에 각각 연결된 다수개의 감지 증폭기들을 구비하고, 인접한 두 개의 제 1 및 제 2 비트라인쌍들에서 상기 제 1 비트라인쌍의 제 1 비트라인은 상기 제 2 비트라인쌍의 제 2 비트라인과 인접하며 상기 제 1 비트라인은 상기 워드라인들의 소정 부분에서 굽어져(twist) 상기 제 2 비트라인쌍의 제 2 상보 비트라인과 인접하는 것을 특징으로 하는 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치를 제공한다.
상기 워드라인들의 소정 부분을 중심으로 각 방향에서 상기 제 2 비트라인은 제 1 상보 비트라인과 인접하고, 상기 제 1 상보 비트라인은 상기 제 2 상보 비트라인과 인접하는 것이 바람직하다.
상기 감지 증폭기들은 순차적으로 서로 반대편에 배치되는 것이 바람직하다.
상기 본 발명에 의하여 반도체 메모리 장치의 누화 잡음이 감소된다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 2는 본 발명에 의한 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치의 레이아웃도이다.
상기 도 2를 참조하면, 본 발명에 의한 반도체 메모리 장치는 하나의 메모리 블록(200)에 다수개의 감지 증폭기들(S/A1∼S/A6), 다수개의 비트라인쌍들(BLi,BLiB;i=0,1,2,3,4,5), 다수개의 워드라인들(WLk;n=0,1,2,….n) 및 다수개의 메모리 셀들(M)을 구비한다.
상기 감지 증폭기들(S/A1∼S/A6)에는 상기 비트라인쌍(BLi,BLiB)이 각각 하나씩 연결되고, 상기 워드라인들(WLk)은 상기 비트라인쌍들(BLi,BLiB)과 절연된 상태에서 직각으로 교차하고 있다. 상기 워드라인들(WLk)을 기준으로 2개의 비트라인쌍(BLi,BLiB) 단위로 교차되며 2개의 비트라인들(BLi) 또는 2개의 상보 비트라인들(BLiB)과의 교차점에 메모리 셀(M)이 형성된다.
예컨대, 0번 워드라인(WL0)에는 1번 비트라인쌍(BL1,BL1B)과 2번 비트라인쌍(BL2,BL2B)이 교차되며 상기 교차점들 중 1번 및 2번 비트라인(BL1,BL2)에만 메모리 셀(M)이 형성된다.
상기 메모리 셀들(M)은 각각 모스(MOS;Metal Oxide Semiconductor) 트랜지스터와 모스 캐패시터(Capacitor)로 구성한다.
상기 다수개의 감지 증폭기들(S/A1∼S/A6)은 상기 비트라인쌍들(BLi,BLiB)에 각각 하나씩 연결된다. 예컨대, 1번 감지 증폭기(S/A1)는 1번 비트라인쌍(BL1,BL1B)에 연결되고, 2번 감지 증폭기(SA2)는 2번 비트라인쌍(BL2,BL2B)에 연결된다.
이때 각 비트라인쌍 사이에는 다른 비트라인쌍 중 어느 하나가 위치한다.
상세히 설명하면, 상기 제 1 감지 증폭기(S/A1) 방향에서는 1번 비트라인쌍(BL1,BL1B) 사이에 2번 비트라인(BL2)이 형성되고, 상기 제 2 감지 증폭기(S/A2) 방향에서는 1번 비트라인쌍(BL1,BL1B) 사이에 2번 상보 비트라인(BL2B)이 형성된다.
인접한 두 개의 비트라인쌍들 중 하나의 비트라인쌍의 비트라인은 워드라인들(WLk)의 중앙부에서 굽어져 다른 비트라인쌍의 상보 비트라인과 인접하고 그 나머지는 상기 워드라인들(WLk)의 중앙부를 중심으로 왼쪽 및 오른쪽에서 동일하게 인접된다.
구체적으로, 워드라인들(WLk)의 중앙부 왼쪽에서 1번 비트라인(BL1)은 2번 비트라인(BL2)과 인접하지만 상기 워드라인들(WLk)의 중앙부 오른쪽에서는 2번 상보 비트라인(BL2B)과 인접한다. 그리고 워드라인들(WLk)의 중앙부 왼쪽 및 오른쪽에서 2번 비트라인(BL2)은 1번 상보 비트라인(BL1B)과 인접하고, 1번 상보 비트라인(BL1B)은 2번 상보 비트라인(BL2B)과 인접한다.
상기 도 2에 도시된 메모리 블록(200)에서 상기 다수개의 메모리 셀들(M) 중 소정의 메모리 셀(201)이 선택되었을 경우 그 센싱 마진은 전하 공유(charge sharing)동작에 의한 3번 비트라인쌍(BL3,BL3B)의 전위차에 의해 결정되므로 상기 3번 비트라인쌍(BL3,BL3B)에 발생하는 결합 캐패시턴스를 살펴보면 다음과 같다.
먼저, 3번 비트라인(BL3)에 발생하는 결합 캐패시턴스는 2번 상보 비트 라인(BL2B)에 의한 커패시턴스 성분(1/2Cbb1), 4번 비트 라인(BL4)에 의한 커패시턴스 성분(1/2Cbb2), 4번 상보 비트라인(BL4B)에 의한 커패시턴스 성분(1/2Cbb9), 및 6번 비트 라인(BL6)에 의한 커패시턴스 성분(1/2Cbb10)이 존재한다.
3번 워드라인(W3)이 인에이블되어 상기 메모리 셀(201)이 선택될 경우 셀 레이아웃상 상기 2번과 4번 상보 비트 라인(BL2B,BL4B)에는 메모리 셀이 없으므로 전하 공유(charge sharing) 동작없이 계속 프리차아지 레벨(precharge level,VBL)을 유지함으로 1/2Cbb1과 1/2Cbb9 성분은 무시할 수 있다. 그 결과 3번 비트라인(BL3)에 발생하는 결합 캐패시턴스는 1/2Cbb2+1/2Cbb10이 된다.
그리고 3번 상보 비트라인(BL3B)에 발생하는 결합 캐패시턴스는 4번 비트 라인(BL4)에 의한 커패시턴스 성분(1/2Cbb3), 4번 상보 비트 라인(BL4B)에 의한 커패시턴스 성분(1/2Cbb4), 4번 비트라인(BL4)에 의한 커패시턴스 성분(Cbb7), 및 4번 상보 비트 라인(BL4B)에 의한 커패시턴스 성분(1/2Cbb8)이 존재한다. 이때 상기 1/2Cbb4과 1/2Cbb7은 메모리 셀이 없으므로 무시할 수 있고 또한 1/2Cbb2와 1/2Cbb3는 서로 상쇄되어 무시할 수 있으므로 결국 1Cbb(≒1/2Cbb10+1/2Cbb7)만 남게된다.
따라서 종래의 비트선보다 결합 커패시턴스가 절반으로 감소되어 누화 잡음은 그만큼 감소된다.
도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따르면, 비트라인쌍들에 발생하는 결합 캐패시턴스들이 감소되므로 비트라인쌍들에 발생하는 누화 잡음이 감소된다.
Claims (3)
- 다수개의 비트라인쌍들;상기 비트라인쌍들을 절연적으로 교차하는 다수개의 워드라인들;상기 비트라인쌍들과 상기 워드라인들이 교차하는 소정의 교차점들에 각각 배치되는 다수개의 메모리 셀들; 및상기 비트라인쌍들 중 각 비트라인쌍에 각각 연결된 다수개의 감지 증폭기들을 구비하고,인접한 두 개의 제 1 및 제 2 비트라인쌍들에서 상기 제 1 비트라인쌍의 제 1 비트라인은 상기 제 2 비트라인쌍의 제 2 비트라인과 인접하며 상기 제 1 비트라인은 상기 워드라인들의 소정 부분에서 굽어져(twist) 상기 제 2 비트라인쌍의 제 2 상보 비트라인과 인접하는 것을 특징으로 하는 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 워드라인들의 소정 부분을 중심으로 각 방향에서 상기 제 2 비트라인은 제 1 상보 비트라인과 인접하고, 상기 제 1 상보 비트라인은 상기 제 2 상보 비트라인과 인접하는 것을 특징으로 하는 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 감지 증폭기들은 순차적으로 서로 반대편에 배치되는 것을 특징으로 하는 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980018228A KR19990085673A (ko) | 1998-05-20 | 1998-05-20 | 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980018228A KR19990085673A (ko) | 1998-05-20 | 1998-05-20 | 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990085673A true KR19990085673A (ko) | 1999-12-15 |
Family
ID=65892116
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980018228A KR19990085673A (ko) | 1998-05-20 | 1998-05-20 | 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990085673A (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100734984B1 (ko) * | 2005-10-06 | 2007-07-06 | 세이코 엡슨 가부시키가이샤 | 반도체 기억 장치 및 전자 기기 |
| KR100855843B1 (ko) * | 2002-06-29 | 2008-09-01 | 주식회사 하이닉스반도체 | 비트 라인 센스앰프의 레이아웃 구조 |
-
1998
- 1998-05-20 KR KR1019980018228A patent/KR19990085673A/ko not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100855843B1 (ko) * | 2002-06-29 | 2008-09-01 | 주식회사 하이닉스반도체 | 비트 라인 센스앰프의 레이아웃 구조 |
| KR100734984B1 (ko) * | 2005-10-06 | 2007-07-06 | 세이코 엡슨 가부시키가이샤 | 반도체 기억 장치 및 전자 기기 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5629887A (en) | Dynamic semiconductor memory device | |
| US6522565B2 (en) | Semiconductor storage device | |
| US5313426A (en) | Semiconductor memory device | |
| JP3364549B2 (ja) | 半導体記憶装置 | |
| JPH02177193A (ja) | 半導体メモリ装置 | |
| JP3440335B2 (ja) | 半導体メモリ装置 | |
| KR100702355B1 (ko) | 은닉 리프레시를 지원하는 듀얼 포트 셀을 구비한 반도체메모리 | |
| KR930001737B1 (ko) | 반도체 메모리 어레이의 워드라인 배열방법 | |
| EP0264929A2 (en) | Semiconductor memory device with improved bit line arrangement | |
| KR19980058196A (ko) | 잡음특성을 개선한 셀 어레이 및 센스앰프의 구조 | |
| US6094390A (en) | Semiconductor memory device with column gate and equalizer circuitry | |
| JP4513074B2 (ja) | 半導体メモリ装置 | |
| US20020085428A1 (en) | Arrangement of bitline boosting capacitor in semiconductor memory device | |
| KR19990085673A (ko) | 트위스트된 비트라인 구조를 갖는 반도체 메모리 장치 | |
| KR100510463B1 (ko) | 폴드 비트라인 구조를 갖는 반도체 메모리장치 | |
| JPH0982911A (ja) | ダイナミック型半導体記憶装置 | |
| US6430076B1 (en) | Multi-level signal lines with vertical twists | |
| KR20060055114A (ko) | 반도체 메모리 장치에서의 비트라인 배치구조 | |
| JP3859919B2 (ja) | 半導体記憶装置 | |
| JPH02183489A (ja) | ダイナミック型半導体記憶装置 | |
| EP0496406B1 (en) | Semiconductor memory apparatus | |
| KR100209524B1 (ko) | 반도체기억장치 | |
| KR20010101712A (ko) | 집적 메모리 및 상응하는 작동 방법 | |
| US20030058698A1 (en) | Memory with high performance unit architecture | |
| KR100645208B1 (ko) | 반도체 메모리 소자의 독출방법 및 그 소자 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |