CN108022614B - 半导体存储器 - Google Patents

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Abstract

本发明涉及半导体存储器。提供与互补读出和使用了参照信号的读出对应并且抑制了位线间的噪声的传播的半导体存储器。第一存储器区域具有：配置成j行k列的存储器单元、上位位线、字线、连接于上位位线的每2条的读出放大器、连接于上位位线的下位位线、由与第奇数行的存储器单元连接的板线和与第偶数行的存储器单元连接的板线构成的板线对、以及将与读出放大器连接的2条上位位线之中的一条或另一条固定为规定的电位的放电信号线对。第二存储器单元具有：配置成j行m列的存储器单元、字线、下位位线、每一条与在行向上配置的存储器单元连接的板线、以及被设置为在与下位位线分离后的位置与下位位线相邻的屏蔽布线。

Description

半导体存储器
技术领域
本发明涉及半导体存储器。
背景技术
作为非易失性的半导体存储装置，已知有将铁电材料用作电容器的铁电存储器（Ferroelectric Random Access Memory：FeRAM）。铁电存储器被区别为由晶体管和铁电电容（电容器）构成的将来自1个存储器单元的信号和参照信号比较来进行数据的读出的1T1C型、以及将来自2个1组的存储器单元的互补信号比较来进行数据的读出（以下，称为互补读出）的2T2C型。近年来，已知有将1T1C型的存储器区域和2T2C型的存储器区域并存设置的存储装置（例如，专利文献1）。
在铁电存储器那样的半导体存储器中，并行设置有多条位线。因此，在存储器读出时相邻的位线彼此干扰，在位线间产生噪声。由于该位线间的噪声，产生读出富余（读出裕度）的降低。因此，为了防止读出富余的降低，考虑了通过构成为使成对的位线交叉且与相邻的其他的位线对的位线的并走距离分别相等而各位线均等地承担噪声的半导体存储器（例如，专利文献2）。此外，考虑了通过使与所选择的位线相邻的位线为非选择并固定为接地电位来防止位线间的噪声的方法（例如，专利文献3）。
现有技术文献
专利文献
专利文献1：日本特开2016-54012号公报；
专利文献2：日本特开昭63-237290号公报；
专利文献3：日本特开2001-135077号公报。
发明要解决的课题
在上述现有技术之中的使位线间的噪声均等来防止读出富余的降低的方法中，为了使位线交叉而需要另外的布线层。因此，存在布线层的数量增加而制造成本和面积增大这样的问题。
此外，通过使非选择的位线为接地电位来防止噪声的方法虽然对于进行使用了参照信号的读出的存储器（1T1C型）是有效的，但是对于不存在非选择的位线的进行互补读出的存储器（2T2C型）不能使用。因此，存在不能对包含与使用了参照信号的读出对应的存储器区域和与互补读出对应的存储器区域双方的半导体存储器应用这样的问题。
发明内容
为了解决上述课题，本发明的目的在于提供一种能够在具有与互补读出对应的存储器区域和与使用了参照信号的读出对应的存储器区域的半导体存储器中抑制装置规模的增大并抑制位线间的噪声的产生的半导体存储器。
用于解决课题的方案
本发明的半导体存储器是，一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，所述第一存储器区域具有：j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；k条第一字线，沿着所述j×k个存储器单元之中的在列向上配置的j个存储器单元设置；k个板线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一板线和与第偶数行的存储器单元连接的第二板线构成；以及放电信号线对，由以能将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的一条连接于规定的电位的方式设置的第一放电信号线和以能将另一条连接于所述规定的电位的方式设置的第二放电信号线构成，所述第二存储器区域具有：j×m个存储器单元，每一个连接于所述第一存储器区域的所述j条上位位线之一，被配置成j行m列，其中，m为自然数；j条下位位线，与所述第一存储器区域的所述j条上位位线对应地设置；m条第二字线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；m条第三板线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；以及j条屏蔽布线，被设置在与所述第一存储器区域的所述j条上位位线分离后的位置，并且被设置为每一条与所述j条下位位线之中的在行向上配置的m条下位位线相邻。
此外，本发明的半导体存储器是，一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，所述第一存储器区域具有：j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；字线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一字线和与第偶数行的存储器单元连接的第二字线构成；以及放电信号线对，由以能将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的一条连接于规定的电位的方式设置的第一放电信号线和以能将另一条连接于所述规定的电位的方式设置的第二放电信号线构成，所述第二存储器区域具有：j×m个存储器单元，每一个连接于所述第一存储器区域的所述j条上位位线之一，被配置成j行m列，其中，m为自然数；j条下位位线，与所述第一存储器区域的所述j条上位位线对应地设置；m条第三字线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；以及j条屏蔽布线，被设置在与所述第一存储器区域的所述j条上位位线分离后的位置，并且被设置为每一条与所述j条下位位线之中的在行向上配置的m条下位位线相邻。
发明效果
在本发明的半导体存储器中，在进行使用了参照信号的读出的存储器区域中通过能够将上位位线对之中的一条上位位线固定为接地电位来减少位线间的噪声，在进行互补读出的存储器区域中通过代替上位位线而设置屏蔽布线来减少噪声。通过将下位位线、上位位线和屏蔽布线设置在相同的布线层且分离后的位置，从而能够抑制装置规模的增大并抑制位线间的噪声的传播。
附图说明
图1是示出实施例1的半导体存储器10的结构的框图。
图2是示出实施例2的半导体存储器20的结构的框图。
图3是示出实施例3的半导体存储器30的结构的框图。
图4是示出实施例4的半导体存储器40的结构的框图。
具体实施方式
以下，参照附图来对本发明的实施例进行说明。再有，在以下的各实施例中的说明和附图中，对实质上相同或等效的部分标注相同的参照附图标记。
【实施例1】
图1是示出本发明的半导体存储器10的结构的框图。半导体存储器10具有第一存储器区域MA1和第二存储器区域MA2。
第一存储器区域MA1为具有与在列向上配置的存储器单元交替地连接的2条1组的板线（plate line）且与将来自存储器单元的信号和参照信号比较来进行的数据的读出（以下，称为使用了参照信号的读出）对应的存储器区域。第二存储器区域MA2为具有与在列向上配置的存储器单元的各个连接的1条板线且与将来自2个1组的存储器单元的互补信号比较来进行的数据的读出（以下，称为互补读出）对应的存储器区域。即，第一存储器区域MA1为所谓的1T1C型的存储器区域，第二存储器区域MA2为2T2C型的存储器区域。
在第一存储器区域MA1中，彼此平行地形成有上位位线GBL1~GBL4。读出放大器（sensor amplifier）SA12连接于上位位线GBL1和GBL2，读出放大器SA34连接于上位位线GBL3和GBL4。
此外，在第一存储器区域MA2中设置有下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42。下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42为与上位位线GBL1~GBL4连接的下位位线。下位位线BL11和BL12被设置为连接于上位位线GBL1并且与上位位线GBL1平行且相邻。下位位线BL21和BL22被设置为连接于上位位线GBL2并且与上位位线GBL2平行且相邻。下位位线BL31和BL32被设置为连接于上位位线GBL3并且与上位位线GBL3平行且相邻。下位位线BL41和BL42被设置为连接于上位位线GBL4并且与上位位线GBL4平行且相邻。
进而，在第一存储器区域MA1中，字线WL1和WL2以及板线PL1A、PL1B、PL2A和PL2B被形成为与上位位线GBL1~GBL4交叉。板线PL1A和PL2A例如被相邻地配置，构成板线对。同样地，板线PL1B和PL2B例如被相邻地配置，构成板线对。将字线（WL1、WL2）和板线对（PL1A和PL1B、PL2A和PL2B）彼此平行地排列。此外，在第一存储器区域MA1中，将上位位线放电线EQA和EQB以及位线选择信号线S1和S2与字线和板线对平行地排列。
此外，第一存储器区域MA1具有：上位位线放电晶体管Q1、Q2、Q3和Q4、位线选择晶体管G11、G12、G21、G22、G31、G32、G41和G42、存储器单元晶体管M11、M12、M21、M22、M31、M32、M41和M42、以及铁电电容（ferroelectric capacitor）C11、C12、C21、C22、C31、C32、C41和C42。各晶体管由例如N沟道型的MOS晶体管构成。
上位位线放电晶体管Q1的栅极端子连接于上位位线放电线EQA，源极端子被接地，漏极端子连接于上位位线GBL1。上位位线放电晶体管Q2的栅极端子连接于上位位线放电线EQB，源极端子被接地，漏极端子连接于上位位线GBL2。上位位线放电晶体管Q3的栅极端子连接于上位位线放电线EQA，源极端子被接地，漏极端子连接于上位位线GBL3。上位位线放电晶体管Q4的栅极端子连接于上位位线放电线EQB，源极端子被接地，漏极端子连接于上位位线GBL4。
位线选择晶体管G11、存储器单元晶体管M11和铁电电容C11构成存储器单元MC11（在图中，由虚线示出）。位线选择晶体管G11的栅极端子连接于位线选择信号线S1，源极端子连接于下位位线BL11，漏极端子连接于上位位线GBL1。存储器单元晶体管M11的栅极端子连接于字线WL1，源极端子连接于铁电电容C11的一端，漏极端子连接于下位位线BL11。铁电电容C11的另一端连接于板线PL1A。
位线选择晶体管G12、存储器单元晶体管M12和铁电电容C12构成存储器单元MC12（在图中，由虚线示出）。位线选择晶体管G12的栅极端子连接于位线选择信号线S2，源极端子连接于下位位线BL12，漏极端子连接于上位位线GBL1。存储器单元晶体管M12的栅极端子连接于字线WL2，源极端子连接于铁电电容C12的一端，漏极端子连接于下位位线BL12。铁电电容C12的另一端连接于板线PL2A。
位线选择晶体管G21、存储器单元晶体管M21和铁电电容C21构成存储器单元MC21（在图中，由虚线示出）。位线选择晶体管G21的栅极端子连接于位线选择信号线S1，源极端子连接于下位位线BL21，漏极端子连接于上位位线GBL2。存储器单元晶体管M21的栅极端子连接于字线WL1，源极端子连接于铁电电容C21的一端，漏极端子连接于下位位线BL21。铁电电容C21的另一端连接于板线PL1B。
位线选择晶体管G22、存储器单元晶体管M22和铁电电容C22构成存储器单元MC22（在图中，由虚线示出）。位线选择晶体管G22的栅极端子连接于位线选择信号线S2，源极端子连接于下位位线BL22，漏极端子连接于上位位线GBL2。存储器单元晶体管M22的栅极端子连接于字线WL2，源极端子连接于铁电电容C22的一端，漏极端子连接于下位位线BL22。铁电电容C22的另一端连接于板线PL2B。
位线选择晶体管G31、存储器单元晶体管M31和铁电电容C31构成存储器单元MC31（在图中，由虚线示出）。位线选择晶体管G31的栅极端子连接于位线选择信号线S1，源极端子连接于下位位线BL31，漏极端子连接于上位位线GBL3。存储器单元晶体管M31的栅极端子连接于字线WL1，源极端子连接于铁电电容C31的一端，漏极端子连接于下位位线BL31。铁电电容C31的另一端连接于板线PL1A。
位线选择晶体管G32、存储器单元晶体管M32和铁电电容C32构成存储器单元MC32（在图中，由虚线示出）。位线选择晶体管G32的栅极端子连接于位线选择信号线S2，源极端子连接于下位位线BL32，漏极端子连接于上位位线GBL3。存储器单元晶体管M32的栅极端子连接于字线WL2，源极端子连接于铁电电容C32的一端，漏极端子连接于下位位线BL32。铁电电容C32的另一端连接于板线PL2A。
位线选择晶体管G41、存储器单元晶体管M41和铁电电容C41构成存储器单元MC41（在图中，由虚线示出）。位线选择晶体管G41的栅极端子连接于位线选择信号线S1，源极端子连接于下位位线BL41，漏极端子连接于上位位线GBL4。存储器单元晶体管M41的栅极端子连接于字线WL1，源极端子连接于铁电电容C41的一端，漏极端子连接于下位位线BL41。铁电电容C41的另一端连接于板线PL1B。
位线选择晶体管G42、存储器单元晶体管M42和铁电电容C42构成存储器单元MC42（在图中，由虚线示出）。位线选择晶体管G42的栅极端子连接于位线选择信号线S2，源极端子连接于下位位线BL42，漏极端子连接于上位位线GBL4。存储器单元晶体管M42的栅极端子连接于字线WL2，源极端子连接于铁电电容C42的一端，漏极端子连接于下位位线BL42。铁电电容C42的另一端连接于板线PL2B。
板线PL1A连接于铁电电容C11和C31，板线PL1B连接于铁电电容C21和C41。板线PL2A连接于铁电电容C12和C32，板线PL2B连接于铁电电容C22和C42。即，2条1组的板线（PL1A和PL1B、PL2A和PL2B）每隔1个地与铁电电容连接。
上位位线放电信号线EQA连接于上位位线放电晶体管Q1和Q3。上位位线放电信号线EQB连接于上位位线放电晶体管Q2和Q4。即，2条1组的上位位线放电信号线（EQA和EQB）每隔1个地与上位位线放电晶体管连接。
当上位位线放电信号线EQA启动而上位位线放电晶体管Q1和Q3变为导通状态时，上位位线GBL1和GBL3连接于接地电位（GND）。另一方面，当上位位线放电信号线EQB启动而上位位线放电晶体管Q2和Q4变为导通状态时，上位位线GBL2和GBL4连接于接地电位（GND）。即，上位位线放电线EQA和EQB为以能将构成连接于各读出放大器（SA12、SA34）的上位位线对（GBL1和GBL2、GBL3和GBL4）的2条上位位线的一条和另一条分别连接于接地电位（GND）的方式构成的放电信号线对。
在第二存储器区域MA2中，彼此平行地形成有位线选择信号线S0、字线WL0和板线PL0。此外，以与字线WL0和板线PL0交叉的方式形成下位位线BL10、BL20、BL30和BL40。
上位位线GBL1~GBL4未延伸到与下位位线BL10、BL20、BL30和BL40相邻的位置，而代替地设置有被固定为接地电位（GND）的屏蔽（shield）布线VSS1、VSS2、VSS3和VSS4。屏蔽布线VSS1、VSS2、VSS3和VSS4被配置为分别与下位位线BL10、BL20、BL30和BL40平行且相邻。
第二存储器区域MA2具有位线选择晶体管G10、G20、G30和G40、存储器单元晶体管M10、M20、M30和M40、以及铁电电容C10、C20、C30和C40。各晶体管由例如N沟道型的MOS晶体管构成。
位线选择晶体管G10、存储器单元晶体管M10和铁电电容C10构成存储器单元MC10（在图中，由虚线示出）。位线选择晶体管G10的栅极端子连接于位线选择信号线S0，源极端子连接于下位位线BL10，漏极端子连接于上位位线GBL1。存储器单元晶体管M10的栅极端子连接于字线WL0，源极端子连接于铁电电容C10的一端，漏极端子连接于下位位线BL10。铁电电容C10的另一端连接于板线PL0。
位线选择晶体管G20、存储器单元晶体管M20和铁电电容C20构成存储器单元MC20（在图中，由虚线示出）。位线选择晶体管G20的栅极端子连接于位线选择信号线S0，源极端子连接于下位位线BL20，漏极端子连接于上位位线GBL2。存储器单元晶体管M20的栅极端子连接于字线WL0，源极端子连接于铁电电容C20的一端，漏极端子连接于下位位线BL20。铁电电容C20的另一端连接于板线PL0。
位线选择晶体管G30、存储器单元晶体管M30和铁电电容C30构成存储器单元MC30（在图中，由虚线示出）。位线选择晶体管G30的栅极端子连接于位线选择信号线S0，源极端子连接于下位位线BL30，漏极端子连接于上位位线GBL3。存储器单元晶体管M30的栅极端子连接于字线WL0，源极端子连接于铁电电容C30的一端，漏极端子连接于下位位线BL30。铁电电容C30的另一端连接于板线PL0。
位线选择晶体管G40、存储器单元晶体管M40和铁电电容C40构成存储器单元MC40（在图中，由虚线示出）。位线选择晶体管G40的栅极端子连接于位线选择信号线S0，源极端子连接于下位位线BL40，漏极端子连接于上位位线GBL4。存储器单元晶体管M40的栅极端子连接于字线WL0，源极端子连接于铁电电容C40的一端，漏极端子连接于下位位线BL40。铁电电容C40的另一端连接于板线PL0。
如上述那样，下位位线BL10、BL20、BL30和BL40不与上位位线GBL1、GBL2、GBL3和GBL4相邻，代替地相邻地设置有屏蔽布线VSS1、VSS2、VSS3和VSS4。
在半导体存储器10中，下位位线BL10、BL11、BL12、BL20、BL21、BL22、BL30、BL31、BL32、BL40、BL41和BL42、上位位线GBL1、GBL2、GBL3和GBL4、以及屏蔽布线VSS1、VSS2、VSS3和VSS4都被形成于相同的布线层。
此外，屏蔽布线VSS1、VSS2、VSS3和VSS4与上位位线GBL1、GBL2、GBL3和GBL4分离且被设置于延长线上的位置。
接着，针对第一存储器区域MA1和第二存储器区域MA2的每一个说明半导体存储器10中的存储器读出的工作。
首先，对第一存储器区域MA1中的读出工作进行说明。在第一存储器区域MA1中，进行使用了参照信号的读出。例如，向读出放大器SA12和SA34输入参照信号（未图示），比较该参照信号与从存储器单元向上位位线输出的读出信号。
当将位线选择信号线S1和S2之中的1条启动时，选择位线。例如，当将位线选择信号线S1启动时，选择下位位线BL11、BL21、BL31和BL41，当将位线选择信号线S2启动时，选择下位位线BL12、BL22、BL32和BL42。
当将与所选择的位线对应的字线WL1或WL2启动时，选择铁电电容。例如，当在下位位线BL11、BL21、BL31和BL41被选择的情况下将字线WL1启动时，选择铁电电容C11、C21、C31和C41。当在下位位线BL12、BL22、BL32和BL42被选择的情况下将字线WL2启动时，选择铁电电容C12、C22、C32和C42。
所选择的铁电电容与上位位线电连接。例如，铁电电容C11和C12与上位位线GBL1电连接，铁电电容C21和C22与上位位线GBL2电连接，铁电电容C31和C32与上位位线GBL3电连接，铁电电容C41和C42与上位位线GBL4电连接。
接着，当将2条1组的板线（PL1A和PL1B、PL2A和PL2B）之中的1条启动时，从与所启动的板线直接连接的铁电电容向上位位线输出读出信号。读出信号被输出到第奇数号上位位线（GBL1和GBL3）或第偶数号上位位线（GBL2和GBL4）的任一个。例如，当将板线PL1A启动时，来自铁电电容C11的读出信号被输出到上位位线GBL1，来自铁电电容C31的读出信号被输出到上位位线GBL3。当将板线PL1B启动时，来自铁电电容C21的读出信号被输出到上位位线GBL2，来自铁电电容C41的读出信号被输出到上位位线GBL4。当将板线PL2A启动时，来自铁电电容C12的读出信号被输出到上位位线GBL1，来自铁电电容C32的读出信号被输出到上位位线GBL3。当将板线PL2B启动时，来自铁电电容C22的读出信号被输出到上位位线GBL2，来自铁电电容C42的读出信号被输出到上位位线GBL4。
另一方面，与未启动的板线连接的铁电电容也与上位位线电连接。因此，使用上位位线放电信号线EQA和EQB来将这样的上位位线（与未选择的铁电电容连接的上位位线）预先固定为接地电位（GND）。由此，不会破坏在未进行读出的铁电电容中存储的数据。
再有，通过使上位位线放电信号线和板线联动工作时，从而进行上位位线向接地电位（GND）的固定。例如，在将板线PL1A或PL2A启动的情况下，利用上位位线放电信号线EQB将上位位线GBL2和GBL4固定为接地电位（GND）。另一方面，在将板线PL1B或PL2B启动的情况下，利用上位位线放电信号线EQA将上位位线GBL1和GBL3固定为接地电位（GND）。
像这样，在第一存储器区域MA1中，向与相同的读出放大器连接的2条上位位线之中的一条输出读出信号，将另一条固定为接地电位（GND）。因此，能够屏蔽或减少在下位位线间和上位位线间（以下，也将它们归纳称为位线间）的噪声。
接着，对第二存储器区域MA2中的读出工作进行说明。在第二存储器区域MA2中，进行互补读出。
当将位线选择信号线S0启动时，选择下位位线BL10、BL20、BL30和BL40。当将字线WL0启动时，选择铁电电容C10、C20、C30和C40。
在此，与第一存储器区域MA1不同，均不选择上位位线放电信号线EQA和EQB，上位位线GBL1、GBL2、GBL3和GBL4不固定为接地电位（GND）。
接着，将板线PL0启动。由此，来自铁电电容C10、C20、C30和C40的读出信号被分别输出到上位位线GBL1、GBL2、GBL3和GBL4。
来自铁电电容C10和C20的读出信号被一起供给到读出放大器SA12中，来自铁电电容C30和C40的读出信号被一起供给到读出放大器A34中。
由此，互补读出被执行。再有，在写入时，向C10和C20、C30和C40写入相反的逻辑值（如果一个为0则另一个为1）。
在第二存储器区域MA2中，与下位位线BL10、BL20、BL30和BL40相邻地设置有屏蔽布线VSS1~VSS4来代替上位位线。由此，从所选择的下位位线BL10、BL20、BL30和BL40向其他的下位位线或上位位线的噪声的传播大幅度地减少。因此，能够使由噪声的影响造成的读出富余（读出裕度（margin））的降低变少。
不过，在来自下位位线BL10、BL20、BL30和BL40的噪声中，存在通过位线选择晶体管G10、G20、G30和G40衰减而在向上位位线GBL1、GBL2、GBL3和GBL4传播之后辐射的分量。
可是，由于上位位线和下位位线被形成于相同的布线层，所以，在第二存储器区域MA2中进行互补读出的期间，在相邻的上位位线之间（例如，上位位线GBL2和GBL3之间）存在非选择的下位位线（例如，下位位线BL21和BL22）。这些非选择下位位线未被固定为接地电位（GND）而为悬浮电位，但是，存在针对上下层的布线（未图示）或基板（未图示）的布线电容。此外，这些非选择下位位线直接连接于高密度地集成的存储器晶体管（M21、M22）或位线选择晶体管（G21、G22），因此，寄生电容大。这些布线电容和寄生电容担负对由上位位线（GBL2、GBL3）间的噪声产生的下位位线（BL21、BL22）的电位变动进行阻碍的功能。因此，能够利用非选择下位位线BL21和BL22的布线电容和寄生电容有效地减少想要在上位位线GBL2和GBL3之间传播的噪声。即，下位位线BL21和BL22针对上位位线间的噪声实现虚拟的屏蔽布线的作用。
如以上那样，本实施例的半导体存储器10在与使用了参照信号的读出对应的第一存储器区域MA1中向与读出放大器连接的2条上位位线之中的1条输出读出信号，将另一条固定为接地电位（GND），由此，防止在下位位线间的噪声的传播。另一方面，在与互补读出对应的第二存储器区域MA2中，代替上位位线而将屏蔽布线设置为与各下位位线相邻，由此，抑制在下位位线间的噪声的传播和在上位位线间的噪声的传播。因此，在与使用了参照信号的读出对应的区域和与互补读出对应的区域并存的半导体存储器中，能够抑制在下位位线间和上位位线间的噪声的传播来防止读出富余的降低。
此外，在本实施例的半导体存储器10中，不需要为了减少噪声而设置另外的布线层或者使下位位线交叉，因此，能够在不使芯片面积或制造成本增大的情况下减少噪声。进而，关于上位位线和下位位线的长度的比率，不需要特别用于减少噪声的限制。
此外，在本实施例的半导体存储器10中，减少噪声，另一方面，在1次读出工作时选择的字线或板线各1条就可以。由此，能够防止由于设置用于将同时选择的读出放大器数量减半的结构等来将电路复杂化，能够在不增加驱动功率的情况下进行噪声的减少。
【实施例2】
图2是示出本发明的半导体存储器20的结构的框图。半导体存储器20在具有位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42的方面与实施例1的半导体存储器10不同。
位线放电晶体管Q11的漏极端子连接于下位位线BL11，源极端子被接地。位线放电晶体管Q21的漏极端子连接于下位位线BL21，源极端子被接地。位线放电晶体管Q31的漏极端子连接于下位位线BL31，源极端子被接地。位线放电晶体管Q41的漏极端子连接于下位位线BL41，源极端子被接地。位线放电晶体管Q12的漏极端子连接于下位位线BL12，源极端子被接地。位线放电晶体管Q22的漏极端子连接于下位位线BL22，源极端子被接地。位线放电晶体管Q32的漏极端子连接于下位位线BL32，源极端子被接地。位线放电晶体管Q42的漏极端子连接于下位位线BL42，源极端子被接地。
位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42的栅极端子均连接于位线选择信号线S0。由此，当在第二存储器区域MA2中进行读出时将位线选择信号线S0启动时，下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42均被固定为接地电位（GND）。另一方面，在第一存储器区域MA1中进行读出时，位线选择信号线S0不被启动（不被选择）。
位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42由与流动读出电流的位线选择晶体管G10、G11、G12、G20、G21、G22、G30、G31、G32、G40、G41和G42相比尺寸较小的晶体管构成。
在第二存储器区域MA2中进行互补读出时，作为非选择位线的第一存储器区域MA1的下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42经由位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42被固定为接地电位（GND）。
因此，在互补读出时，与实施例1的半导体存储器10相比能够可靠地抑制上位位线间的噪声。
此外，在第一存储器区域MA1中进行使用了参照信号的读出时，位线选择信号线S0不被选择，因此，位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42均为截止状态。因此，位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42对读出工作造成的影响轻微，能够与实施例1的情况同样地进行使用了参照信号的读出工作。
如以上那样，在本实施例的半导体存储器20中，在第二存储器区域MA2中进行互补读出时，作为非选择的下位位线的下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42被固定为接地电位（GND）。因此，除了由与实施例1同样的屏蔽布线VSS1~VSS4引起的噪声的减少之外，还能够在上位位线GBL1~GBL4间减少噪声的传播，进一步可靠地防止读出富余的降低。
此外，在第一存储器区域MA1中进行使用了参照信号的读出时，位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42几乎不对读出工作带来影响。因此，与实施例1的情况同样地，能够使用被固定为接地电位（GND）的非选择的上位位线来防止由位线间的噪声造成的读出富余的降低。
【实施例3】
图3是示出本发明的半导体存储器30的结构的框图。半导体存储器30在第二存储器区域MA2中具有2条1组的板线PL0A和PL0B的方面与在第二存储器区域MA2中仅具有1条板线PL0的实施例1的半导体存储器10不同。
铁电电容C10和C30的另一端（未与存储器单元晶体管连接的一个端部）连接于板线PL0A。铁电电容C20和C40的另一端连接于板线PL0B。即，在实施例1的半导体存储器10中铁电存储器C10、C20、C30和C40连接于相同的板线PL0，与此相对地，在本实施例的半导体存储器30中，铁电存储器C10、C20、C30和C40每隔1个交替地连接于板线PL0A和PL0B。
板线PL0A和PL0B被构成为能够个别地启动此外也能够同时启动。因此，将板线PL0A和PL0B独立地1条1条地启动，由此，能够在第二存储器区域MA2中进行使用了参照信号的读出。此外，将板线PL0A和PL0B同时启动，由此，能够进行互补读出。
半导体存储器30与实施例1的半导体存储器10同样地，在第一存储器区域MA1中，向与读出放大器连接的2条上位位线之中的一条输出读出信号而将另一条固定为接地电位（GND）。由此，在第一存储器区域MA1中，遮蔽位线间的相互噪声，防止噪声的传播。此外，在第二存储器区域MA2中，利用屏蔽布线VSS1、VSS2、VSS3和VSS4遮蔽位线间的相互噪声，防止噪声的传播。
像这样，根据本实施例的半导体存储器30，能够与实施例1的半导体存储器10同样地在第一存储器区域MA1和第二存储器区域MA2中有效地减少位线间的噪声的传播，并在第二存储器区域MA2中选择性地进行互补读出和使用了参照信号的读出。
再有，互补读出所需要的存储器单元数量与使用了参照信号的读出所需要的存储器单元数量相比增加一倍。因此，在与互补读出对应的区域较大的情况下，产生半导体存储器的面积的增加或成本的增大。因此，考虑使与互补读出对应的区域变小。
例如，在本实施例的半导体存储器30中，采用与下位位线BL10、BL20、BL30和BL40连接的存储器组的一部分连接于2条板线而剩下的一部分连接于1条板线的结构。由此，不是将第二存储器区域MA2整体而是将一部分作为互补读出部（与互补读出对应的区域），能够使互补读出部的大小变小。
此外，本实施例的半导体存储器30能够与实施例2的半导体存储器20组合。在实施例2的半导体存储器20中，在互补读出时将作为非选择的位线的下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42固定为接地电位（GND），因此，设置有位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42。另一方面，在本实施例的半导体存储器30的第二存储器区域MA2中进行使用了参照信号的读出的情况下，虽然没有将下位位线BL11、BL12、BL21、BL22、BL31、BL32、BL41和BL42固定为接地电位（GND）的必然性，但是将这些固定为接地电位（GND）也不会对读出工作产生影响，不会产生读出富余的降低。因此，能够采用如实施例2那样具有位线放电晶体管Q11、Q12、Q21、Q22、Q31、Q32、Q41和Q42并且如本实施例那样在第二存储器区域MA2中具有2条1组的板线PL0A和PL0B的结构。
【实施例4】
图4是示出本发明的半导体存储器40的结构的框图。半导体存储器40在第一存储器区域MA1中具有板线PL1和PL2、作为2条1组的字线的WL1A和WL1B、以及WL2A和WL2B的方面与实施例1的半导体存储器10不同。即，在实施例1的半导体存储器10中设置有2条1组的板线（PL1A和PL1B、PL2A和PL2B）和与其对应的字线（WL1、WL2），与此相对地，在本实施例的半导体存储器40中设置有2条1组的字线（WL1A和WL1B、WL2A和WL2B）和与其对应的板线（PL1、PL2）。
字线WL1A连接于存储器单元晶体管M11的栅极端子和存储器晶体管M31的栅极端子。字线WL1B连接于存储器单元晶体管M21的栅极端子和存储器单元晶体管M41的栅极端子。即，存储器单元晶体管M11、M21、M31和M41每隔1个交替地连接于字线WL1A和字线WL1B。
字线WL2A连接于存储器单元晶体管M12的栅极端子和存储器晶体管M32的栅极端子。字线WL2B连接于存储器单元晶体管M22的栅极端子和存储器单元晶体管M42的栅极端子。即，存储器单元晶体管M12、M22、M32和M42每隔1个交替地连接于字线WL2A和字线WL2B。
当将字线WL1A和WL2A启动时，选择上位位线放电信号线EQB。另一方面，当将字线WL1B和WL2B启动时，选择上位位线放电信号线EQA。像这样，构成为：在进行使用了参照信号的读出时，字线和上位位线放电信号线联动工作。
根据本实施例的半导体存储器40，与实施例1的半导体存储器10同样地，在第一存储器区域MA1中进行使用了参照信号的读出时，将非选择的上位位线固定为接地电位（GND），由此，能够减少在位线间传播的噪声。此外，在第二存储器区域MA2中进行互补读出时，能够利用屏蔽布线VSS1~VSS4减少在位线间传播的噪声。
进而，本实施例的半导体存储器40能够应用于铁电存储器以外的半导体存储器。即，实施例1~3的半导体存储器在第一存储器区域MA1中相对于字线1条而具有由2条1组的板线构成的板线对，通过对板线对进行驱动来进行存储器单元的选择工作。对板线进行驱动的半导体存储器大体上限于铁电存储器，因此，实施例1~3的半导体存储器实质上仅能够对铁电存储器进行应用。与此相对地，本实施例的半导体存储器40具有2条1组的字线，通过字线的启动来进行存储器单元的选择。如果将字线启动则存储器单元被选择并且如果不启动字线则存储器单元不被选择这样的工作为与通常的半导体存储器同样的工作。因此，将本实施例的半导体存储器40的铁电电容C10、C11、C12、C20、C21、C22、C30、C31、C32、C40、C41和C42以及板线PL0~PL2替换为其他的元件或布线，由此，在铁电存储器以外的存储器中能够进行与本实施例的半导体存储器40同样的防噪声对策。
此外，本实施例的半导体存储器40能够与实施例2的半导体存储器20和实施例3的半导体存储器30组合。例如，在本实施例的半导体存储器40中，将与第二存储器区域MA2的下位位线BL10、BL20、BL30和BL40连接的存储器单元组交替地连接于2条1组的字线并且采用与第一存储器区域MA1的存储器单元组同样的结构，由此，能够做成将实施例3的半导体存储器30和本实施例的半导体存储器40的特征组合后的半导体存储器。
如以上那样，在本发明的半导体存储器中，通过在与使用了参照信号的读出对应的存储器区域即第一存储器区域MA1中将与读出放大器连接的上位位线对之中成为非选择的上位位线固定为接地电位，从而减少下位位线间和上位位线间的噪声。此外，通过在与互补读出对应的存储器区域即第二存储器区域MA2中在与下位位线相邻的位置代替上位位线而设置有屏蔽布线，从而减少位线间的噪声。通过将这些下位位线、上位位线和屏蔽布线设置于相同的布线层，从而能够抑制装置规模的增大并抑制位线间的噪声的传播。
再有，本发明并不限定于上述实施方式。例如，在上述各实施例中，采用了将非选择的上位位线、非选择的下位位线和屏蔽布线固定为接地电位（GND）的结构。可是，这些布线被固定的电位并不限于接地电位，只要连接于某些规定的电位（固定电位）即可。
此外，在上述各实施例中，对在半导体存储器中存储器单元1个1个地连接于各下位位线并且位线选择晶体管3个3个地连接于各上位位线并且具有2个读出放大器并且没有伸长到读出放大器的左侧的上位位线的结构进行了说明。可是，这是简化图和说明后的结构，半导体存储器的结构并不限定于此。
此外，在上述实施例中，将板线PL1A和PL2A被相邻地配置且板线PL1B和PL2B被相邻地配置的情况作为例子进行了说明。可是，不需要这些板线被相邻地配置，只要构成板线对即可。
即，本发明的半导体存储器只有具有以下结构即可：具有第一存储器区域和第二存储器区域，在第一存储器区域中将与读出放大器连接的每2条上位位线的一条固定为接地电位等规定的电位，在第二存储器区域中与下位位线相邻地设置有屏蔽布线来代替上位位线。在第一存储器区域中，例如存储器单元被配置成j行k列（j为正的偶数，k为自然数），j条上位位线分别连接于k个存储器单元。字线按照存储器单元的每1列设置，每一条连接于在行向上配置的存储器单元。读出放大器分别连接于2条上位位线。下位位线连接于上位位线。板线对由与第奇数行的存储器单元连接的第一板线和与第偶数行的存储器单元连接的第二板线构成。放电信号线对由能够将与读出放大器的各个连接的2条上位位线之中的一条固定为规定的电位的第一放电信号线和能够将另一条固定为规定的电位的第二放电信号线构成。在第二存储器区域中，例如存储器单元被配置成j行m列（m为自然数），沿着存储器单元的列向设置m条字线。下位位线连接于第一存储器区域的上位位线。板线以与下位位线交叉的方式按照存储器单元的每1列设置，每一条连接于在行向上配置的存储器单元。屏蔽布线被设置在与第一存储器区域的j条上位位线分离后的位置，并且，被设置为每一条与下位位线相邻。
此外，在上述实施例1~3中，与使用了参照信号的读出对应的存储器区域即第一存储器区域MA1采用每1条字线具有2条板线的结构。可是，也可以将字线的几条~几十条所对应的板线束起来处理为1条，在像这样束起板线的结构中，也能够进行与在上述实施例中说明的同样的工作。即，实施例1~3的半导体存储器只要具有共有字线并且对2个能够电连接于1个读出放大器的差动输入对的存储器单元进行驱动的板线分离且可个别地驱动的结构即可。
附图标记的说明
10、20、30、40 半导体存储器
SA12、SA34 读出放大器
GBL1~GBL4 上位位线
BL10~BL42 下位位线
WL0~WL3、WL1A、WL1B、WL2A、WL2B 字线
PL0~PL2B 板线
VSS1~VSS4 屏蔽布线
EQA、EQB 位线放电信号线
S0~S2 位线选择信号线
Q1~Q4、Q11~Q42 位线放电晶体管
G10~G42 位线选择晶体管
M10~M42 存储器单元晶体管
C10~C42 铁电电容。

Claims (10)

1.一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，
所述第一存储器区域具有：
j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；
j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；
（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；
j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；
k条第一字线，沿着所述j×k个存储器单元之中的在列向上配置的j个存储器单元设置；
k个板线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一板线和与第偶数行的存储器单元连接的第二板线构成；以及
放电信号线对，由以能将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的一条连接于规定的电位的方式设置的第一放电信号线和以能将另一条连接于所述规定的电位的方式设置的第二放电信号线构成，
所述第二存储器区域具有：
j×m个存储器单元，每一个连接于所述第一存储器区域的所述j条上位位线之一，被配置成j行m列，其中，m为自然数；
j条下位位线，与所述第一存储器区域的所述j条上位位线对应地设置；
m条第二字线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；
m条第三板线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；以及
j条屏蔽布线，被设置在与所述第一存储器区域的所述j条上位位线分离后的位置，并且被设置为每一条与所述j条下位位线之中的在行向上配置的m条下位位线相邻。
2.根据权利要求1所述的半导体存储器，其特征在于，
所述第一存储器区域的所述j×k个存储器单元的每一个具有：与所述j×k条下位位线之中的对应地设置的下位位线连接的存储器单元晶体管、以及与构成所述k个板线对的所述第一板线和所述第二板线的任一条连接的铁电电容，
所述第二存储器区域的所述j×m个存储器单元具有：连接于所述j条下位位线之中的对应的下位位线的存储器单元晶体管、以及连接于所述m条第三 板线的任一个的铁电电容。
3.根据权利要求1或2所述的半导体存储器，其特征在于，
所述规定的电位为接地电位，
所述放电信号线对将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的任一条连接于接地电位。
4.根据权利要求1至3的任一项所述的半导体存储器，其特征在于，所述j条屏蔽布线被固定为接地电位。
5.根据权利要求1至4的任一项所述的半导体存储器，其特征在于，所述j条上位位线和所述j条屏蔽布线被形成于相同布线层。
6.根据权利要求1至5的任一项所述的半导体存储器，其特征在于，关于所述第一存储器区域的所述j×k条下位位线，分别具有以能将所述j×k条下位位线连接于接地电位的方式设置的位线放电晶体管。
7.根据权利要求1至6的任一项所述的半导体存储器，其特征在于，
所述第三板线的每一条连接于所述第二存储器区域的所述j×m个存储器单元之中的第奇数行的存储器单元，
所述第二存储器区域还具有与所述j×m个存储器单元之中的第偶数行的存储器单元连接的m条第四板线。
8.根据权利要求1至7的任一项所述的半导体存储器，其特征在于，所述第二存储器区域被设置在所述第一存储器区域的所述（1/2）j个读出放大器的远端。
9.根据权利要求1至8的任一项所述的半导体存储器，其特征在于，所述第一存储器区域的所述j条上位位线和所述j×k条下位位线以及所述第二存储器区域的所述j条下位位线和所述j条屏蔽布线被形成于相同的布线层。
10.一种半导体存储器，具有第一存储器区域和第二存储器区域，其特征在于，
所述第一存储器区域具有：
j×k个存储器单元，被配置成j行k列，其中，j为正的偶数，k为自然数；
j条上位位线，每一条连接于所述j×k个存储器单元之中的在行向上配置的k个存储器单元；
（1/2）j个读出放大器，分别连接于所述j条上位位线之中的每2条；
j×k条下位位线，与所述j×k个存储器单元对应地设置，每一条连接于所述j条上位位线之中的1条；
字线对，被设置为与所述j条上位位线交叉，由与所述j×k个存储器单元之中的第奇数行的存储器单元连接的第一字线和与第偶数行的存储器单元连接的第二字线构成；以及
放电信号线对，由以能将所述j条上位位线之中的与所述（1/2）j个读出放大器的各个连接的每2条上位位线的一条连接于规定的电位的方式设置的第一放电信号线和以能将另一条连接于所述规定的电位的方式设置的第二放电信号线构成，
所述第二存储器区域具有：
j×m个存储器单元，每一个连接于所述第一存储器区域的所述j条上位位线之一，被配置成j行m列，其中，m为自然数；
j条下位位线，与所述第一存储器区域的所述j条上位位线对应地设置；
m条第三字线，沿着所述j×m个存储器单元之中的在列向上配置的j个存储器单元设置；以及
j条屏蔽布线，被设置在与所述第一存储器区域的所述j条上位位线分离后的位置，并且被设置为每一条与所述j条下位位线之中的在行向上配置的m条下位位线相邻。
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