KR100604710B1 - 플레이트 라인 세그먼트를 가진 집적 메모리 - Google Patents

플레이트 라인 세그먼트를 가진 집적 메모리 Download PDF

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인피니언 테크놀로지스 아게
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    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements

Abstract

본 발명에 따른 집적 메모리는 드라이버 유닛(DRVi)을 포함한다. 열 선택 라인(CSLi)은 상기 드라이버 유닛을 통해 플레이트 라인 세그먼트(PLi)에 접속된다. 상기 드라이버 유닛은 관련 열 선택 라인(CSLi)의 전위 및 워드 어드레스(RADR)에 따라 그것에 접속된 플레이트 라인 세그먼트(PLi)상에 메모리의 각각의 동작 상태에 대해 일정한 값을 갖는 전위를 발생시킨다.

Description

플레이트 라인 세그먼트를 가진 집적 메모리 {INTEGRATED MEMORY WITH PLATE LINE SEGMENTS}
도 1은 집적 메모리의 제 1 실시예,
도 2는 도 1에 도시된 메모리의 드라이버 유닛,
도 3은 도 1에 도시된 메모리의 메모리 셀,
도 4는 인접한 다수의 셀 필드에서 본 발명에 따른 메모리의 제 2 실시예의 레이아웃,
도 5는 다수의 인접한 워드 라인, 비트 라인 및 플레이트 라인 세그먼트의 레이아웃,
도 6은 도 4에 도시된 실시예의 메모리용 관련 멀티플렉서를 갖춘 드라이버 유닛.
*도면의 주요 부분에 대한 부호의 설명*
10: 분리 영역 BLi: 비트 라인
BS: 블록 선택 신호 C: 메모리 커패시터
CADR: 열 어드레스 CDEC: 열 디코더
CSLi: 열 선택 라인 /CSLi: 반전 열 선택 라인
D: 더미 구조 DRV': 드라이버 유닛
MC: 메모리 셀 MUX: 멀티플렉서
PLi: 플레이트 라인 세그먼트 RADR: 워드 어드레스
RDEC: 행 디코더 VCC: 전위
WLi: 워드 라인
본 발명은 청구항 제 1항의 전제부에 따른 플레이트 라인 세그먼트를 가진 집적 메모리에 관한 것이다.
이러한 메모리는 미국 특허 제 5 424 976호에 공지되어 있다. 이러한 메모리로는 FRAM(ferroelectric random access memory) 타입의 강유전성 메모리가 다루어진다. FRAM의 메모리 셀은 DRAM(dynamic random access memory)의 메모리 셀과 똑같이 구성된다. 즉, 각각의 메모리 셀은 하나의 선택 트랜지스터 및 하나의 메모리 커패시터를 갖는다. 그러나, 상기 메모리 커패시터는 DRAM과는 달리 강유전성 유전체를 갖는다.
상기 미국 특허 제 5 424 976호를 참고로, 이러한 메모리의 동작을 개략적으로 설명하면 하기와 같다. 메모리 셀은 비트 라인, 워드 라인 및 플레이트 라인 세그먼트의 교차점에 배치된다. 각각 다수의 비트 라인을 포함하는 하나의 열에 할당된 다수의 메모리 셀의 선택은 관련 워드 라인의 활성화 및 관련 플레이트 라인 세그먼트의 펄스에 의해 이루어진다. 플레이트 라인 세그먼트는 스위칭 소자로 동작하는 트랜지스터를 통해 제어 라인에 접속되고, 상기 제어 라인의 전위는 메모리에 인가되는 열 어드레스에 의존한다. 스위칭 트랜지스터의 게이트는 플레이트 라인 세그먼트의 메모리 셀에 할당된 워드 라인에 접속된다. 따라서, 관련 워드 라인이 상응하는 메모리 셀의 선택을 위해 활성화되면, 플레이트 라인이 상응하는 플레이트 라인 세그먼트에 접속된다. 이 경우에는 스위칭 트랜지스터가 도통된다. 그렇치 않은 경우에는 스위칭 트랜지스터가 차단되므로, 상응하는 플레이트 라인 세그먼트가 일정한 전위를 갖는 제어 라인으로부터 분리된다. 분리된 경우에는 메모리 커패시터의 전극 중 하나에 접속된 플레이트 라인 세그먼트가 플로트(float)한다. 즉, 플레이트 라인 세그먼트가 일정한 전위를 갖지 않는다.
본 발명의 목적은 공지된 메모리 보다 적게 에러가 발생되는 집적 메모리를 제공하는 것이다.
상기 목적은 청구항 제 1항에 따른 집적 메모리에 의해 달성된다. 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명에 따른 집적 메모리는 드라이버 유닛을 포함한다. 열 선택 라인은 상기 드라이버 유닛을 통해 플레이트 라인 세그먼트에 접속된다. 상기 드라이버 유닛은 관련 열 선택 라인의 전위 및 워드 어드레스에 따라 그것에 접속된 플레이트 라인 세그먼트 상에 메모리의 각각의 동작 상태에 대응하는 일정한 값을 갖는 전위를 발생시킨다.
전술한 특징에 의해 플레이트 라인 세그먼트의 플로트가 방지된다. 이로 인해, 플레이트 라인 세그먼트에 대해 평행한 라인, 예컨대 워드 라인의 누화로 인한 플레이트 라인 세그먼트에 대한 간섭 영향이 방지된다. 특히, 상응하는 라인 사이의 간격이 매우 작은 집적 메모리에서 누화가 발생할 수 있다. 플레이트 라인 세그먼트의 전위가 그것에 접속된 메모리 셀이 선택될 때 뿐만 아니라 그것에 접속된 메모리 셀이 선택되지 않은 때도 항상 일정한 값으로 유지되기 때문에, 누화로 인한 세그먼트 전위에 대한 영향이 매우 적게 발생하거나 또는 상기 영향이 발생하지 않는다. 본 발명에 따른 메모리의 경우, 메모리의 각각의 동작 상태에서 플레이트 라인 세그먼트에 일정한 전위값이 주어지는 것은 드라이버 유닛의 제공에 의해 이루어진다. 드라이버 유닛은 드라이버 유닛의 입력 신호에 따라 항상 일정한 값을 갖는 출력 신호를 발생시킨다. 상기에 인용한 미국 특허 제 5 424 976호는 이러한 드라이버 유닛을 갖지 않고, 스위칭 트랜지스터만을 포함하는데, 차단된 상태에서 스위칭 트랜지스터에 접속된 플레이트 라인 세그먼트의 플로팅을 야기시킨다.
바람직한 실시예에 따라 플레이트 라인 세그먼트는 비트 라인에 대해 평행하며 메모리는 멀티플렉서를 갖는다. 상기 멀티플렉서는 드라이버 유닛 중 하나와 플레이트 라인 세그먼트 중 2개 사이에 전기적으로 접속된다. 상기 멀티플렉서는 워드 어드레스에 따라 드라이버 유닛을 2개의 관련 플레이트 라인 세그먼트 중 하나에 접속시킨다. 상기 실시예에서 각각 하나의 드라이버 유닛은 관련 멀티플렉서에 의해 플레이트 라인 세그먼트 중 2개에 할당된다. 따라서, 플레이트 라인 세그먼트 당 하나의 별도의 드라이버 유닛이 제공될 때 보다 적은 수의 드라이버 유닛 만이 필요하다. 물론, 하나의 드라이버 유닛이 상응하는 멀티플렉서를 통해 많은 수의 플레이트 라인 세그먼트에 할당될 수도 있다.
본 발명의 다른 실시예에 따라 플레이트 라인 세그먼트들이 제 1 와이어링 평면에 배치되고 워드 라인의 방향으로 분리 영역에 의해 서로 분리된다. 또한, 라인형 구조가 제공된다. 상기 라인형 구조는 워드 라인에 대해 수직으로 서로 규칙적인 간격으로 제 2 와이어링 평면에 배치된다. 이 경우, 비트 라인은 제 1 와이어링 평면에 연장된 플레이트 라인 세그먼트에 대해 평행하게 배치된 라인형 구조로 형성되는 한편, 제 1 와이어링 평면에 연장된 분리 영역에 대해 평행한 라인형 구조는 어떤 메모리 셀에도 접속되지 않은 더미 구조이다.
이 실시예에서는 제 2 와이어링 평면에 규칙적인 간격으로 배치된 라인형 구조가 균일하며 기술적으로 문제 없이 제조될 수 있다. 그러나, 이 경우에는 각각의 라인형 구조가 비트 라인으로 사용되지 않고, 제 1 와이어링 평면에서 관련 플레이트 라인 세그먼트가 할당되는 라인형 구조만이 사용된다. 비트 라인을 형성하지 않는 나머지 라인형 구조는 제조 프로세스의 간소화만을 위해 사용되므로, 완성된 집적 메모리에서 전기적 기능을 전혀 하지 않는 소위 "더미 구조"이다.
전술한 실시예에서 2 그룹의 인접한 비트 라인을 분리시키는 더미 구조가 각각의 분리 영역에 대해 평행하게 제 2 와이어링 평면에 배치되는 것이 특히 바람직하다. 이 해결책은 제 2 와이어링 평면에서 서로 규칙적인 간격으로 배치된 라인형 구조 중 하나가 할당된 플레이트 라인 세그먼트 사이의 비교적 좁은 분리 영역을 제공한다. 따라서, 집적 메모리의 컴팩트한 구성이 이루어진다.
이하, 본 발명을 첨부한 도면에 도시된 실시예를 참고로 구체적으로 설명한다.
본 발명은 청구항 제 1항 전제부의 특징을 가진, 즉 비트 라인, 워드 라인 및 플레이트 라인 세그먼트에 접속된 메모리 셀을 가진 모든 메모리에 적용될 수 있다. 그러나, 이하에서 본 발명은 FRAM 타입의 집적 메모리에 관련된 실시예를 참고로 설명된다.
도 1은 열 디코더(CDEC) 및 행 디코더(RDEC)를 구비한 집적 메모리를 도시한다. 상기 열 디코더(CDEC)는 인가되는 열 어드레스(CADR)에 따라 열 선택 라인(CSLi)을 활성화시키고, 상기 행 디코더(RDEC)는 행 어드레스(RADR)에 따라 워드 라인(WLi)을 활성화시킨다. 메모리는 행 필드(ARO, AR1)에 배치된 메모리 셀(MC)을 포함한다. 상기 메모리 셀은 비트 라인(BLi), 워드 라인(WLi) 및 플레이트 라인 세그먼트(PLi)의 교차점에 배치된다. 상기 플레이트 라인 세그먼트(PLi)는 도 1에서 넓은 스트립으로 도시된다.
도 3은 도 1의 메모리 셀(MC) 중 하나의 구성을 나타낸다. 상기 메모리 셀(MC)은 선택 트랜지스터(T) 및 강유전성 유전체를 가진 메모리 커패시터(C)를 포함한다. 메모리 셀(MC)에 할당된 비트 라인(BL)은 트랜지스터(T)의 제어 가능한 구간을 통해 메모리 커패시터(C)의 한 전극에 접속된다. 메모리 커패시터(C)의 다른 전극은 메모리 셀에 할당된 플레이트 라인 세그먼트(PLi)에 접속된다. 선택 트랜지스터(T)의 게이트는 관련 워드 라인(WLi)에 접속된다.
도 1에 따른 메모리에서 각각 4개의 비트 라인(BL0..3, BL4..7, BL8..11)이 하나의 공통 열에 할당된다. 하나의 열의 총 4개의 비트 라인은 트랜지스터(A)에 의해 열 선택 신호(CSLi) 중 관련 열 선택 신호를 통해 선택될 수 있다. 각각의 비트 라인(BLi)은 관련 판독 증폭기(SA) 및 트랜지스터(A)를 통해 4개의 국부적 데이터 라인(LDQ) 중 하나에 접속된다. 상기 국부적 데이터 라인을 통해 데이터가 메모리의 외부로부터 그리고 메모리의 외부로 전송될 수 있다. 트랜지스터(A)의 게이트는 상응하는 열 선택 라인(CSLi)에 접속된다. 실제로 각각의 판독 증폭기(SA)에는 하나의 공통 비트 라인 쌍을 형성하는 2개의 비트 라인(BLi)이 할당된다. 편의상, 도 1에는 각각의 비트 라인 쌍 중 제 2 비트 라인이 도시된다. 또한, 트랜지스터(A) 및 국부적 데이터 라인(LDQ)이 하부 셀 필드(AR1)에 대해서만 도시된다.
도 1에서 열 선택 라인(CSLi)은 각각 하나의 드라이버 유닛(DRVi)을 통해 각각의 메모리 셀 필드(ARi)에서 플레이트 라인 세그먼트(PLi) 중 하나에 접속된다. 각각의 드라이버 유닛(DRVi)에는 또한 블록 선택 신호(BS0, BS1)가 공급된다. 각각의 셀 필드(AR0, AR1)에는 하나의 블록 선택 신호(BS0, BS1)가 제공된다. 블록 선택 신호(BS0, BS1)는 행 어드레스(RADR)에 따라 행 디코더(RDEC)에 의해 발생된다. 상부 셀 필드(AR0)의 블록 선택 신호(BS0)는 상기 셀 필드(AR0)에 할당된 워드 라인 신호(WL0 내지 WL127)의 논리 NOR-연산에 상응한다. 마찬가지로, 하부 셀 필드(AR1)에 할당된 블록 선택 신호(BL1)는 상기 셀 필드(AR1)에 할당된 워드 라인 신호(WL128 내지 WL225)의 논리 NOR-연산에 상응한다. 즉, 관련 워드 라인(WL0 내지 WL127 또는 WL128 내지 WL255)중에 어떤 것도 높은 레벨을 갖지 않으면, 항상 상응하는 블록 선택 신호(BS0, BS1)가 높은 레벨을 갖는다.
도 2는 도 1의 드라이버 유닛(DRVi)의 구성을 나타낸다. 예컨대, 도 1의 하부 셀 필드(AR1)에 할당된 드라이버 유닛(DRV10)이 도시된다. 관련 열 선택 라인(CSL0)은 P-채널 타입의 제 1 트랜지스터(T1)를 통해 관련 플레이트 라인 세그먼트(PL10)에 접속된다. 플레이트 라인 세그먼트(PL10)는 또한 N-채널 타입의 제 2 트랜지스터(T2)를 통해 접지에 접속된다. 제 2 트랜지스터(T2)와 병렬로 N-채널 타입의 제 3 트랜지스터(T3)가 배치된다. 제 1 및 제 2 트랜지스터(T1, T2)의 게이트는 관련 블록 선택 신호(BS1)에 접속된다. 제 3 트랜지스터(T3)의 게이트는 반전 열 선택 라인(/CSL0)에 접속된다.
도 1에는 도 2에 도시된 반전 열 선택 라인(/CSL0)이 편의상 도시되지 않았다. 도 1의 각각의 열 선택 라인(CSLi)에는 그것에 대해 병렬로 연장된 반전 열 선택 라인(/CSLi)이 할당된다. 상기 반전 열 선택 라인(/CSLi)은 각각의 시점에서 관련 열 선택 라인의 전위에 대해 반전된 전위를 갖는다. 본 발명의 다른 실시예에서는 상기 반전 전위가 각각의 셀 필드(ARi)에서 국부적으로도 발생될 수 있으므로, 반전 열 선택 라인(/CSLi)이 비교적 짧게 설계될 수 있다.
도 2에서 나타나는 바와 같이, 관련 블록 선택 신호(BS1)가 낮은 레벨을 가지며 관련 열 선택 신호(CSL0)가 높은 레벨을 가질 때만, 플레이트 라인 세그먼트(PL10)가 높은 레벨을 갖는다. 상응하는 셀 필드(AR1)에 할당된 워드 라인(WL128 내지 WL255)이 높은 레벨을 가질 때, 블록 선택 신호(BS1)는 낮은 레벨을 갖는다. 다른 경우에, 즉 열 선택 신호(CSL0)가 낮은 레벨을 갖거나 또는 블록 선택 신호(BS1)가 높은 레벨을 갖는 경우 (이것은 정확히 관련 셀 필드(AR1)의 워드 라인(WL128 내지 WL255) 중 어떤 것도 워드 라인 디코더(RDEC)에 의해 활성화되지 않은 경우이다), 플레이트 라인 세그먼트(PL10)가 낮은 레벨을 갖는다. 플레이트 라인 세그먼트(PL10)가 낮은 레벨인 경우, 이것에 접속된 메모리 셀(MC)이 선택되지 않고, 높은 레벨인 경우 메모리 셀이 선택된다. 즉, 메모리 셀(MC)이 선택된 경우 및 선택되지 않은 경우 이것에 접속된 플레이트 라인 세그먼트는 일정한 레벨을 가지므로 플로트하지 않는다.
도 4는 본 발명에 따른 제 2 실시예의 레이아웃을 나타낸다. 여기에는 5개의 인접한 셀 필드(AR0 내지 AR5)가 도시된다. 이 실시예에서 각각 2개의 인접한 셀 필드(AR0 및 AR1), (AR2 및 AR3), 그리고 (AR4 및 AR5)는 동일한 판독 증폭기(SA)(소위 공용 판독 증폭기 개념: shared sense amplifyer concept)를 갖는다. 상기 공용 판독 증폭기 개념은 예컨대 DRAM으로부터 당업자에게 공지되어 있다. 또한, 국부적 데이터 라인(LDQ)(참고: 도 1)을 통해 판독 증폭기(SA)에 의해 드라이브되는 데이터의 증폭을 위해 사용되는 2차 판독 증폭기(SSA)가 도시된다. 도 4는 또한 열 선택 신호(CSLi)의 발생을 위해 사용되는 열 디코더(CDEC)의 장치를 도시한다. 상기 열 선택 신호(CSLi)는 상응하는 선택 라인을 통해 총 6개의 셀 필드(ARi)에 공급된다. 도 4에 따른 메모리에서, 열 선택 라인(CSLi)을 상응하는 플레이트 라인 세그먼트(PLi)에 접속시키는 드라이버 유닛(DRV) 중 소수는 각각 2개의 인접한 셀 필드(AR1 및 AR2),(AR3 및 AR4)에 할당된다(참고: 도 1). 판독 증폭기(SA)의 스트립 및 드라이버 유닛(DRV)의 스트립은 교대로 인접한 셀 필드(ARi) 사이에 배치된다.
도 6은 도 4에 따른 메모리에서 DRV로 표시된 스트립에 배치된 드라이버 유닛(DRV')을 나타낸다. 상기 각각의 드라이버 유닛(DRV')은 2개의 인접한 셀 필드(AR0, AR1) 내의 플레이트 라인 세그먼트(PL0, PL10)에 할당된다. 도 2에 도시된 드라이버 유닛(DRV10)과 똑같이 구성된 드라이버 유닛(DRV')은 멀티플렉서(MUX)를 통해 그것에 할당된 2개의 플레이트 라인 세그먼트(PL0, PL10)에 접속된다. 제 1 및 제 2 트랜지스터(T1, T2)의 드레인에 접속된 드라이버 유닛(DRV')의 출력은 각각 하나의 N-채널 트랜지스터(N)를 통해 2개의 플레이트 라인 세그먼트(PL0, PL10) 중 하나에 접속된다. 2개의 플레이트 라인 세그먼트(PL0, PL10)은 각각 하나의 P-채널 트랜지스터(P)를 통해 접지에 접속된다. 동일한 플레이트 라인 세그먼트(PL0 또는 PL10)에 할당되는 N-채널 트랜지스터(N) 및 P-채널 트랜지스터(P)의 게이트는 멀티플렉서(MUX)에 할당된 2개의 제어 신호(MUXL 및 MUXR)에 접속된다. 각각의 셀 필드(AR0, AR1)에 속한 워드 라인 신호(WL0 내지 WL127) 또는 (WL128 내지 WL255)의 논리 OR 연산에 상응하는 제어 신호(MUXL, MUXR)에 의해, 2개의 플레이트 라인 세그먼트(PL0, PL10) 중 하나의 선택이 이루어진다. 도 6의 P-채널 트랜지스터(P)는 관련 N-채널 트랜지스터(N)가 차단될 때도 선택되지 않은 플레이트 라인 세그먼트(PL0, PL10)가 일정한 전위(즉, 접지)를 갖도록 하기 위해 제공된다.
도 5는 도 1의 셀 필드(AR0)의 레이아웃을 나타낸다. 비트 라인(BLi), 워드 라인(WLi) 및 플레이트 라인 세그먼트(PLi)가 도시된다. 플레이트 라인 세그먼트(PLi)는 백금으로 이루어진 제 1 와이어링 평면 내에 배치되고 비트 라인(BLi)에 대해 평행하게, 도 5에서 좌측에서부터 우측으로 연장된다.
"스택형 코포시타"(stacked copocita) 타입의 메모리가 다루어진다. 플레이트 라인 세그먼트는 메모리 커패시터의 상부 전극을 형성한다. 플레이트 라인 세그먼트(PLi)는 분리 영역(10)에 의해 서로 분리된다. 상기 분리 영역(10)에서는 백금이 상응하는 와이어링 평면에 배치되지 않는다. 워드 라인(WLi)은 비트 라인(BLi) 및 플레이트 라인 세그먼트(PLi)에 대해 수직으로, 도 5에서 상부로부터 하부로 연장된다. 비트 라인(BLi)이 메모리의 제 2 와이어링 평면, 예컨대 금속층 평면에 배치되는 한편, 워드 라인(WLi)은 제 3 와이어링 평면, 예컨대 폴리실리콘 평면에 배치된다.
비트 라인(BLi)은 제 2 와이어링 평면에서 규칙적인 간격으로 서로 평행하게 배치된 라인형 구조로 형성된다. 그러나, 각각의 라인형 구조가 비트 라인(BLi) 중 하나를 형성하지 않는다. 오히려, 관련 비트 라인 쌍을 형성하는 2개의 비트 라인(BLO, /BL0) 또는 (BL1, /BL1)은 다른 라인형 구조(D)에 의해 인접한 비트 라인 쌍으로부터 서로 분리된다. 상기 다른 라인형 구조(D)는 제 1 와이어링 평면에 배치된, 플레이트 라인 세그먼트(PL0), (PL1) 사이의 분리 영역(10)에 대해 평행하게 제 2 와이어링 평면에 배치된다. 부가의 라인형 구조(D)로는 완성된 메모리 내부에서 전기적 기능을 수행하지 않는 더미 구조가 다루어진다.
도 5의 비트 라인(BLi, /BLi) 및 더미 구조(D)는 전술한 바와 같이 규칙적인 간격으로 제 2 와이어링 평면에 배치된다. 이로 인해, 상기 구조가 문제 없이 제 조될 수 있으므로, 매우 높은 정확도를 가진 비트 라인이 형성될 수 있다. 도 5에는 상이한 열 어드레스가 할당되는 2개의 인접한 열의 하나의 비트 라인 쌍만이 도시된다. 상기 열의 다른 비트 라인 쌍은 도시된 쌍에 대해 평행하게 메모리의 제 2 와이어링 평면에 배치된다. 각각의 열의 비트 라인들은 각각 하나의 더미 구조에 의해 인접한 열의 비트 라인들로부터 서로 분리된다. 제 2 와이어링 평면에 배치된 각각의 열의 비트 라인에는 제 1 와이어링 평면에서 그것에 평행하게 배치된 플레이트 라인 세그먼트 중 하나가 할당된다.
도 5는 비트 라인 콘택(V1)을 도시한다. 상기 비트 라인 콘택(V1)을 통해 비트 라인(BLi, /BLi)이 메모리 셀(MC)의 관련 선택 트랜지스터(T)에 접속된다. 도 5에는 또한 메모리 셀(MC)의 메모리 커패시터(C)의 하부 전극(E)이 도시된다. 상기 실시예에서 메모리 커패시터는 스택 커패시터로 구현된다.
도 5에서 플레이트 라인 세그먼트(PL0), (PL1) 사이의 분리 영역(10)은 제 2 와이어링 평면 내의 라인형 구조(D) 중 하나에 상응하는 폭을 갖는다. 이로 인해, 메모리의 매우 컴팩트한 구성이 이루어진다.
본 발명의 다른 실시예에서 하나 이상의 더미 구조(D)가 상이한 열의 비트 라인 사이에 제공될 수 있다.
더미 구조(D)는 "더미 비트 라인"으로 이해될 수 있으며, 그것에 접속된 콘택 및 확산은 "더미 콘택" 또는 "더미 확산으로 이해될 수 있는데, 그 이유는 그것이 전기적 기능을 하지 않기 때문이다.
본 발명에 의해, 공지된 메모리 보다 적게 에러가 발생되는 집적 메모리가 제공된다.

Claims (5)

  1. 집적 메모리로서,
    워드 라인(WLi)들, 행들을 형성하는 비트 라인(BLi)들, 및 플레이트 라인 세그먼트(PLi)들을 포함하는데, 상기 워드 라인들, 상기 비트 라인들 및 상기 플레이트 라인 세크먼트들이 교차하는 부분에 교차점들이 한정되며;
    상기 교차점들에 형성된 메모리 셀들을 포함하는데, 상기 각각의 메모리 셀들은 적어도 하나의 메모리 캐패시터(C) 및 선택 트랜지스터를 포함하며, 상기 메모리 커패시터(C)는 상기 플레이트 라인 세그먼트(PLi)들 중 하나에 접속된 제 1 전극, 및 상기 선택 트랜지스터(T)를 통해 상기 비트 라인(BLi)들 중 하나에 접속된 제 2 전극을 가지며, 상기 선택 트랜지스터(T)는 상기 워드 라인(WLi)들 중 하나에 접속된 제어 단자를 가지며;
    상기 비트 라인(BLi)들의 열들을 선택하는 열 선택 라인(CSLi)들;
    열 어드레스(CADR)들의 작용에 따라 상기 열 선택 라인(CSLi)들을 구동시키는 열 디코더(CDEC);
    워드 어드레스(RADR)들의 작용에 따라 상기 워드 라인(WLi)들을 구동시키는 행 디코더(RDEC); 및
    상기 열 선택 라인(CSLi)들을 상기 플레이트 라인 세그먼트(PLi)들에 접속시키는 드라이버 유닛(DRVi)들을 포함하며, 상기 드라이버 유닛(DRVi)들은 상기 플레이트 라인 세그먼트(PLi)들을 구동시키기 위해 상기 플레이트 라인 세그먼트(PLi)들에 전위들을 발생시키고, 상기 드라이버 유닛(DRVi)들은 관련된 상기 열 선택 라인(CSLi)들의 전위 및 상기 워드 어드레스(RADR)들의 작용에 따라 상기 전위들을 특정한 동작 상태에 대응하는 값으로 발생시키는 집적 메모리.
  2. 제 1항에 있어서,
    상기 플레이트 라인 세그먼트(PLi)들은 상기 비트 라인(BLi)들에 대해 평행하며,
    상기 드라이버 유닛(DRV')들 중 하나와 플레이트 라인 세그먼트(PLi)들 중 2개 사이에 배치된 멀티플렉서(MUX)들을 포함하고,
    상기 멀티플렉서(MUX)들은 워드 어드레스(RADR)들에 따라 드라이버 유닛(DRV')들을 2개의 관련 플레이트 라인 세그먼트들 중 하나에 접속시키는 것을 특징으로 하는 집적 메모리.
  3. 제 2항에 있어서,
    - 상기 열 선택 라인(CSLi)들 중 하나에 할당되고 관련 열 선택 라인의 전위에 대해 그 전위가 반전되어 있는 반전 열 선택 라인(/CSLi)들을 포함하고,
    - 상기 드라이버 유닛(DRV')들은 제 1 도전 타입의 제 1 트랜지스터(T1), 제 2 도전 타입의 제 2 트랜지스터(T2) 및 제 2 도전 타입의 제 3 트랜지스터(T3)를 가지며,
    - 상기 제 1 트랜지스터(T1) 및 제 2 트랜지스터(T2)들은 각각
    - 제 1 전위(VCC)와, 각각의 드라이버 유닛(DRV')에 관련한 열 선택 라인(CSLi) 사이의 직렬 회로에 배치된 제어 가능한 구간들,
    - 관련된 상기 멀티플렉서(MUX)의 입력에 접속된 드레인들, 및
    - 한 그룹의 워드 라인(WLi)들의 활성화 신호들의 논리 NOR 연산에 상응하는 블록 선택 신호(BS)에 접속된 제어 단자들을 가지며,
    - 상기 제 3 트랜지스터(T3)들은 각각
    - 제 1 전위(VCC)와 관련 멀티플렉서(MUX)의 입력 사이에 배치된 제어 가능한 구간들, 및
    - 관련 반전 열 선택 라인(/CSLi)에 접속된 제어 입력을 가지는 것을 특징으로 하는 집적 메모리.
  4. 제 1항에 있어서,
    - 상기 플레이트 라인 세그먼트(PLi)들은 제 1 와이어링 평면에 배치되고, 상기 워드 라인(WLi)들의 방향으로 분리 영역(10)들에 의해 서로 분리되며,
    - 라인형 구조들이 제공되며, 상기 라인형 구조들은 제 2 와이어링 평면에서 워드 라인들에 대해 수직으로 서로 규칙적인 간격들로 배치되며,
    - 상기 비트 라인(BLi)들은 제 1 와이어링 평면에 연장된 플레이트 라인 세그먼트(PLi)들에 대해 평행하게 배치된 라인형 구조들로 형성되고,
    - 제 1 와이어링 평면에 연장된 분리 영역(10)들에 대해 평행하게 배치된 라인형 구조들이 어떤 메모리 셀(MC)들에도 접속되지 않은 더미 구조(D)들인 것을 특징으로 하는 집적 메모리.
  5. 제 4항에 있어서,
    2 그룹의 인접한 비트 라인(BLi)들을 서로 분리시키는 더미 구조(D)들 중 하나가 제 2 와이어링 평면에서 각각의 분리 영역(10)에 대해 평행하게 배치된 것을 특징으로 하는 집적 메모리.
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