CN1138278C - 具有板导线段的集成存储器 - Google Patents

Abstract

集成存储器具有驱动单元DRVi，通过它列选择导线CSLi与板导线段PLi相连接，及它根据所属列选择导线CSLi的电位及字地址WADR在与它连接的板导线段PLi上产生一个电位，该电位对于存储器的每个工作状态具有确定地址。

Description

具有板导线段的集成存储器

技术领域

本发明涉及一种集成存储器，它具有存储单元，它被设置在字导线、位导线及板导线段的交叉点上，及各设有至少一个存储电容器及一个选择晶体管；它的存储电容器各具有一个第一电极，该电极与一个板导线段相连接；及具有一个第二电极，该电极通过所属的选择晶体管与一个位导线相连接；它的选择晶体管各具有一个控制端子，该控制端子与一个字导线相连接；它的位导线组合成列，后者通过列选择导线选择；具有一个列解码器，用于根据列地址控制列选择导线；具有一个行解码器，用于根据行地址控制字导线。

背景技术

在US5 424 976A中描述了这样一种存储器。该存储器涉及一种FRAM(铁电随机存取存储器)型的铁电存储器。一个FRAM的存储单元与DRAMs(动态随机存取存储器)的存储单元相同地构成。这就是，每个存储单元具有一个选择晶体管及一个存储电容器，但与DRAM不同，其中存储电容器具有铁电电解质。

下面根据上述US5 424 976A来大致描述这种存储器的功能原理。存储单元被布置在位导线、字导线及板导线段的交叉点上。属于同一列的具有多个位导线的多个存储单元的选择可通过启动相应的字导线及所属板导线段的脉冲来实现。在此情况下，板导线段通过作为开关元件工作的晶体管与控制导线相连接，它的电位取决于存储器上的行地址。开关晶体管的栅极与配置给相应板导线段的存储单元的字导线相连接。由此得出，当用于选择相应存储单元的所属字导线启动时，板导线与相应的板导线段相连接。在此情况下，开关晶体管被导通。否则该开关晶体管截止，以致相应的板导线段与具有确定电位的控制导线分断。在分断的情况下，与存储电容器的一个电极相连接的板导线段将浮动，即它不具有确定的电位。

发明内容

本发明的任务在于，提供一种所述类型的集成存储器，它的出错率比公知的存储器少。

根据本发明的一种集成存储器，

-具有存储单元，该存储单元被设置在字导线、位导线及板导线段的交叉点上，及各存储单元设有至少一个存储电容器及一个选择晶体管，

-所述存储电容器各具有一个第一电极，该电极与一个板导线段相连接；及具有一个第二电极，该电极通过所属的选择晶体管与一个位导线相连接，

-所述选择晶体管各具有一个控制端子，该控制端子与一个字导线相连接，

-所述位导线组合成列，所述列通过列选择导线选择，

-具有一个列解码器，用于根据列地址控制列选择导线，

-具有一个行解码器，用于根据行地址控制字导线，

其特征在于：设有驱动单元，通过该驱动单元列选择导线与板导线段相连接，并且该驱动单元根据所属列选择导线的电位及行地址在与所连接的板导线段上产生一个电位，该电位对于存储器的每个工作状态具有确定值。

在上述集成存储器中，

-所述板导线段平行于位导线延伸，

-具有多路器，该多路器各设在一个驱动单元及两个板导线段之间，

-其中多路器根据行地址使驱动单元与两个所属的板导线段中的一个相连。

在上述集成存储器中，

-具有反相列选择导线，该反相列选择导线各配置给一个列选择导线，并且该反相列选择导线的电位相应于所属列选择导线的电位反相，

-所述驱动单元各具有一个第一导电类型的第一晶体管、一个第二导电类型的第二晶体管及一个第二导电类型的第三晶体管，

-所述第一及第二晶体管各：

-具有控制区段，该控制区段被设置在第一电位及配置给属于相应驱动单元的列选择导线之间，

-具有漏极，该漏极与所属多路器的一个输入端相连接，

-具有控制端子，该控制端子与一个组选择信号相连接，该信号相应于一个字导线组的启动信号的逻辑“非”组合，及

-所述第三晶体管，各：

-具有控制区段，该控制区段被设置在第一电位及所属多路器的输入端之间，

-具有一个控制输入端，该控制输入端与所属反相列选择导线相连。

在根据本发明的集成存储器中，

-所述板导线段设置在第一布线平面中及在字导线的方向上通过隔离区彼此分开，

-具有导线状结构，该导线状结构基本垂直于字导线以规则距离相隔设在第二布线平面中，

-所述位导线通过这样的导线状结构构成，即所述位导线平行于延伸在第一布线平面中的板导线段设置，

-在平行于延伸在第一布线平面中的隔离区设置的导线状结构中，具有虚结构，该虚结构不与任何存储单元相连接。

在上述集成存储器中，在第二布线平面中，平行于每个隔离区各设有单个虚结构，该虚结构使两组相邻的位导线彼此隔开。

根据本发明的集成存储器具有驱动单元，通过它列选择导线与板导线段相连接，及它根据所属列选择导线的电位及字地址在与它连接的板导线段上产生一个电位，该电位对于存储器的每个工作状态具有确定值。

通过所述的特征可避免板导线段的浮动。由此可避免由于平行于板导线段延伸的导线如字导线对板导线段的串扰形成的干扰影响。尤其在高集成度的存储器上可能引起该串扰，其中相应的导线之间的距离很小。因为无论在选择与其相连接的存储单元还是当与其连接的存储单元不被选择时，板导线段的电位总保持确定的值，就无或仅有很小的由于串扰产生的对板导线段电位的影响。在根据本发明的存储器上，在存储器每个工作状态中板导线段上出现的确定电位可通过设置驱动单元来实现。驱动单元产生一个输出信号，其值总是根据驱动单元的输入信号取一确定值。上面所述的US5 424 976未指出任何这样的驱动单元，而仅是开关晶体管，它们在截止状态下起使与其连接的板导线段浮动。

根据一个有利构型，板导线段平行于位导线地延伸，及存储器具有多路器，它们各设在一个驱动单元及两个板导线段之间，

其中多路器根据字地址使驱动单元与两个所属的板导线段中的一个相连接。在该构型中，每个驱动单元通过所属的多路器配置给两个板导线段。因此，仅需要很小数目的驱动单元，即与每个板导线段各设一个单独的驱动单元相比的话。当然一个驱动单元可通过一个相应的多路器配置给大量的板导线段。

根据本发明的另一构型，板导线段设置在第一布线平面中及在字导线的方向上通过隔离区彼此分开。此外具有导线状结构，该结构基本垂直于字导线以规则距离相隔地设在第二布线平面中。在此情况下，位导线通过这样的导线状结构构成，即它们平行于延伸在第一布线平面中的板导线段地设置，而在平行于延伸在第一布线平面中的隔离区地设置的导线状结构中，具有虚结构，它不与任何存储单元相连接。

在该构型中，在第二布线平面中以规则距离相隔地设置的导线状结构保证了均匀性及由此可在技术上无问题地制造。但在此情况下不是每个导线状结构作为位导线使用，而仅是在第一布线平面中配置给所属板导线段的导线状结构才作为位导线使用。其余不构成位导线的导线状结构仅用于简化制造过程并由此被称为“虚结构”，它们在成品集成电路中不产生任何电功能。

特别有利的是，在上述构型中，在第二布线平面中，平行于每个隔离区地各设有单个虚结构，它使两组相邻的位导线彼此隔开。该方案是在板导线段之间设置相对窄的隔离区，对它配置了在第二布线平面中以规则距离彼此设置的导线状结构中的一个。因此可得到集成存储器尽可能紧凑结构。

附图说明

以下将借助附图中所示的实施例对本发明作详细描述。附图为：

图1：该集成存储器的第一实施例，

图2：图1中所示存储器的一个驱动单元，

图3：图1中所示存储器的一个存储单元，

图4：以多个相邻单元区表示的、根据本发明的存储器另一实施例的布局，

图5：多个相邻的字导线，位导线及板导线段的布局，及

图6：具有用于图4中所示实施例的存储器的所属多路器的驱动单元。

具体实施方式

本发明适用于具有本文首段所述的所有存储器，即与位导线、字导线及板导线相连接的存储单元。但以下本发明仅借助涉及FRAM型的集成存储器的实施例来解释。

图1表示具有一个列解码器CDEC及一个行解码RDEC的集成存储器，列编码器根据输入的列地址CADR启动列选择导线CSLi，而行编码器根据行地址RADR启动字导线WLi。该存储器具有设置在行区AR0，AR1中的存储单元MC，它位于位导线BLi、字导线WLi及板导线段PLi的交叉点上。该板导线段PLi在图1中被表示为展宽的导条。

图3表示图1中的一个存储单元MC的结构。它具有一个选择晶体管T及一个具有铁电电解质的存储电容器C。配置给存储单元MC的位导线BL通过晶体管T的控制路径与存储电容器C的一个电极相连接。存储电容器C的另一个电极与配置给该存储单元的板导线段PLi相连接。选择晶体管T的栅极与所属字导线WLi相连接。

在根据图1的存储器中对一个共同的列各设置四个位导线BL..3，BL4..7，BL8..11。一个列的所有四个位导线可通过一个所属的列选择信号CSLi由晶体管A选择。每个位导线BLi通过一个所属的读放大器SA及相应的晶体管A与四个局部数据导线LDQ中的一个相连接，通过该数据导线数据将从或向存储器外部传输。晶体管A的栅极与相应列选择导线CSLi相连接。实际上，每个读放大器SA各配置给两个构成一个共同位导线对的两个位导线。为了简化图1中的电路图未示出每个位导线对的两个位导线。对此仅表示出下部存储单元区的晶体管A及局部数据导线LDQ。

图1中列选择导线CSLi各通过一个驱动单元DRVi与每个存储单元区ARi中的一个板导线段PLi相连接。此外，对每个驱动单元DRVi输入一个组选择信号BS0，BS1。对于每个单元区AR0，AR1各设有一个组选择信号BS0，BS1。组选择信号BS0，BS1同样由行解码器RDEC根据行地址RADR产生。其中上单元区AR0的组选择信号BS0相应于配置给该单元区AR0的字导线信号WL0至WL127的“或非”逻辑组合。同样配置给下单元区AR1的组选择信号BS1相应于配置验该单元区AR1的字导线信号WL128至WL255的“或非”逻辑组合。这意味着，当相应的字导线WL0至WL127或WL128至WL255中无一个具有高电平时，相应的组选择信号BS0、BS1才取高电平。

图2表示图1中一个驱动单元DRVi的结构。例如图示为驱动单元DRV10，它配置给图1中的一个单元区AR1。所属的列选择导线CSL0通过p沟道型第一晶体管T1与所属板导线段PL10相连接。此外该板导线段PL10通过N沟道型第二晶体管T2与地相连接。一个N沟道型第三晶体管T3与第二晶体管T2并联。第一及第二晶体管T1、T2的栅极与所属组选择信号BS1相连接。第三晶体管T3的栅极与一个列选择导线的反相号/CSL0相连接。

由于清楚起见，在图1中未示出图2中所示的列选择导线的反相信号/CSL0。在图1中对每个列选择导线CSL0这样配置一个与它并列延伸的反相列选择导线/CSLi，后者在每个时刻具有与所属列选择导线相反的电位。在本发明的其它实施例中，该反相电位可在每个存储单元区ARi中局部地产生，由此可使反相列选择导线/CSLi的尺寸相对地短些。

由图2可看出，仅在所属组选择信号BS1具有低电位及所属列选择信号CSL0具有高电位时，板导线段PL10才具有高电位。当对相应的单元区AR1配置的字导线WL128至255具有高电位组选择信号BS1才具有低电位。在所有其它情况下，即当列选择信号CSL0具有低电位或是当组选择信号BS1具有高电位(当相应的单元区AR1中无任何字导线WL128至255被字导线解码器RDEC启动时正是这种情况)，板导线段PL10具有低电位。在板导线段PL10低电位的情况下，与它相连接的存储单元MC不可被选择，当高电位时它可被选择。这意味着，无论是选择还是不选择一个存储单元MC，与它相连接的板导线段具有一个确定电位并由此不再浮动。

图4表示本发明另一实施例的布局，其中表示出5个相邻的单元区AR0至AR5，在该实施例中，总是两个相邻的单元区AR0及AR1，AR2及AR3，AR4及AR5使用同一放大器SA(所谓共享读出放大器设计)。该共享读出放大器设计已是专业人员例如从DRAMs公知的。该图中还示出第二读放大器SSA，它用于放大通过局部数据导线LDQ(见图1)由读放大器SA驱动的数据。此外，该图4表示列解码器CDEC的布置，它用于产生列选择信号CSLi，这些信号通过相应的选择导线传送给所有6个单元区ARi。在根据图4的存储器中有些驱动单元DRV被配置给两个相邻的单元区A的及AR2，AR3及AR4，通过这些驱动单元列选择导线CSLi与相应的板导线段PLi相连接(见图1)。读放大器SA的条及驱动单元DRV的条交替地布置在各个相邻的单元区ARi之间。

图6表示一个驱动单元DRVi，它在图4所示的存储器中被布置在由DRV表示的条中。该每个驱动单元DRV’配置给两个相邻的单元区AR0，AR1中的一个板导线段PL0，PL10。该驱动单元DRV’的结构如图2中所示的驱动单元DRV10，它通过一个多路器MUX与两个对其配置的板导线段PL0，PL10相连接。与第一及第二晶体管T1及T2的漏极相连接的驱动单元DRV’的输出端分别通过一个N沟道晶体管N与两个板导线段PL0，PL10中的一个相连接。两个板导线PL0，PL10各通过一个P沟道晶体管P与地相连接。配置给同一板导线段PL0，PL10的N沟道晶体管N及P沟道晶体管P的栅极与配置给两个多路器MUX中一个的控制信号MUXL，MUXR相连接。通过控制信号MUXL，MUXR可进行对两个板导线段PL0，PL10中一个的选择，这些控制信号相应于属于各个单元区AR0，AR1的字导线信号WL0至WL127或WL128至WL255的逻辑“或”组合。图6中的P沟道晶体管P用于：当所属的N沟道晶体管N截止时，使未被选择的板导线段PL0，PL10也具有确定的电位(即地电位)。

图5表示图1中单元区AR0的布局片段。图中示出位导线BLi，字导线WLi及板导线段PLi。板导线段PLi设在铂作的第一布线平面中并在图5中从左向右、平行于位导线BLi延伸。它涉及一种“叠层电容”类型的存储器板导线段构成处处电容器的上电极。板导线段PLi通过分离区10彼此分开，在分离区中在相应的布线平面上不具有任何板。在图5中从上至下，字导线WLi垂直于位导线BLi及板导线段PLi延伸。而位导线BLi被设在存储器的第二布线平面中、例如一个金属化平面中，字导线WLi延伸在第三布线平面中、例如一个多晶硅平面中。

位导线BLi在第二布线平面中构成彼此平行地以规则间隔布置的导线状结构。但不是每个导线状结构均构成一个位导线。而是构成共属位导线对的每两个位导线BL0，/BL0或BL1，/BL1通过另一导线状结构D与相邻位导线对彼此分开。该另一导线状结构D位于第二布线平面中，该平面平行于设在第一布线平面中的板导线段PL0，PL1之间的隔离区10。该附加的导线状结构D涉及一种虚结构，它不实现成品存储器内的任何电功能。

图5中的位导线BLi，/BLi及虚结构D，如上所述，以规则的距离被布置在第二布线平面中。由此可实现该结构这样无问题的制造可能性，即，使得位导线可用高精度制造。在图5中仅表示出两个相邻列的各一个位导线对，它们被分配有不同的列地址。这些列的其它导线对平行于该存储器的第二布线平面中图示的导线对。每个列的位导线与相邻列的位导线各通过一个虚结构彼此隔开。对每列设在第二布线平面中的位导线各配置一个设在第一布线平面中对它平行延伸的板导线段。

图5还表示出位导线触点VI，位导线BLi，/BLi与存储单元MC的所属选择晶体管T相连接。此外，可以推知图5存储单元MC的存储电容器C的下电极。在该实施例，这些存储电容器以叠层电容器形式来实现。

可以看出，在图5中在板导线段PL0，PL1之间的隔离区10具有一定宽度，该宽度相应于第二布线平面中导线状结构D的宽度。由此可实现该存储器非常紧凑的结构。

在本发明的另外实施例中，当然也可在不同列的位导线之间设置多于一个的虚结构D。

虚结构D可被理解成“虚位导线”，及与其连接的触点和扩散区可理解为“虚触点”和“虚扩散区”，因为它们不具有任何电功能。

Claims (5)

1.一种集成存储器，

-具有存储单元(MC)，该存储单元被设置在字导线(WLi)、位导线(BLi)及板导线段(PLi)的交叉点上，及各存储单元设有至少一个存储电容器(C)及一个选择晶体管(T)，

-所述存储电容器(C)各具有一个第一电极，该电极与一个板导线段(PLi)相连接；及具有一个第二电极，该电极通过所属的选择晶体管(T)与一个位导线(BLi)相连接，

-所述选择晶体管(T)各具有一个控制端子，该控制端子与一个字导线(WLi)相接，

-所述位导线(BLi)组合成列(BL0..3，BL4..7)，所述列通过列选择导线(CSLi)选择，

-具有一个列解码器(CDEC)，用于根据列地址(CADR)控制列选择导线(CSLi)，

-具有一个行解码器(RDEC)，用于根据行地址(RADR)控制字导线(WLi)，

其特征在于：设有驱动单元(DRVi)，通过该驱动单元列选择导线(CSLi)与板导线段(PLi)相连接，并且该驱动单元根据所属列选择导线(CSLi)的电位及行地址(RADR)在与所连接的板导线段(PLi)上产生一个电位，该电位对于存储器的每个工作状态具有确定值。

2.根据权利要求1所述的集成存储器，其特征在于：

-所述板导线段(PLi)平行于位导线(Bli)延伸，

-具有多路器(MUX)，该多路器各设在一个驱动单元(DRVi)及两个板导线段(PLi)之间，

-其中多路器(MUX)根据行地址(RADR)使驱动单元(DRVi)与两个所属的板导线段中的一个相连。

3.根据权利要求2所述的集成存储器，其特征在于：

-具有反相列选择导线(/CSLi)，该反相列选择导线各配置给一个列选择导线(CSLi)，并且该反相列选择导线的电位相应于所属列选择导线的电位反相，

-所述驱动单元(DRVi)各具有一个第一导电类型的第一晶体管(T1)、一个第二导电类型的第二晶体管(T2)及一个第二导电类型的第三晶体管(T3)，

-所述第一(T1)及第二晶体管(T2)各：

-具有控制区段，该控制区段被设置在第一电位(VCC)及配置给属于相应驱动单元(DRVi)的列选择导线(CSLi)之间，

-具有漏极，该漏极与所属多路器(MUX)的一个输入端相连接，

-具有控制端子，该控制端子与一个组选择信号(BS)相连接，该信号相应于一个字导线(WLi)组的启动信号的逻辑“非”组合，及

-所述第三晶体管(T3)，各：

-具有控制区段，该控制区段被设置在第一电位(VCC)及所属多路器(MUX)的输入端之间，

-具有一个控制输入端，该控制输入端与所属反相列选择导线(/CSLi)相连。

4.根据权利要求1所述的集成存储器，其特征在于：

-所述板导线段(PLi)设置在第一布线平面中及在字导线(WLi)的方向上通过隔离区(10)彼此分开，

-具有导线状结构，该导线状结构基本垂直于字导线以规则距离相隔设在第二布线平面中，

-所述位导线(BLi)通过这样的导线状结构构成，即所述位导线平行于延伸在第一布线平面中的板导线段(PLi)设置，

-在平行于延伸在第一布线平面中的隔离区(10)设置的导线状结构中，具有虚结构(D)，该虚结构不与任何存储单元(MC)相连接。

5.根据权利要求4所述的集成存储器，其特征在于：在第二布线平面中，平行于每个隔离区(10)各设有单个虚结构(D)，该虚结构使两组相邻的位导线(BLi)彼此隔开。

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