CN1195863A - 一种能有效复位子字线的半导体器件 - Google Patents

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Abstract

在一种半导体存储件中,设有多条主字线(MWLO、…)、多对第一、第二子字线对(SWLO,SWL2;SWL1,SWL3;…)、多个第一子字线驱动电路(3’－0、…、3″－0、…),及多个第二子字线驱动电路(3’－1、…;3″－1、…)。每个第一子字线驱动电路连接到其中一条主字线及至少两对第一、第二子字线对上,用于启动和释放其中一条第一子字线及释放第二子字线。多个第二子字线驱动电路连接到其中一条主字线及至少两对第一、第二子字线对上。

Description

一种能有效复位子字线的半导体器件
本发明涉及一种半导体存储器件，其中的字线分为若干子字线。
作为半导体存储器件(如动态随机存取存储器DRAM)要求有效高的集成度，随着集成度的提高，接于同一字线上的存储单元数也就随之增加，这样就增加了字线的负载。
在现有的一种DRAM器件中，为了降低字线的负载，把每条字线分为多个子字线。换句话说就是多个子字线位于一条主字线之下，这将在下文中详细说明。
即使在这种现有的器件中，随着连接于一条子字线上的存储单元的增加，该子字线的长度及负载也就随之增大。结果，相对于对应的子字线驱动电路的子字线的另一端上的电压的上升及下降就被大大地延迟，从而降低了访问速度。
为了提高访问速度，可以在该端头另外接上一个复位晶体管(参阅JP-A-60-1671 93)。在这种情况下需要另加上复位晶体管，但是这样就增加了芯片的面积，且降低了集成度。
本发明的目的之一是提供一种能有效地复位(释放)子字线且不需要特别连接的半导体存储器件。
根据本发明，在一个半导体存储器件中提供多个主字线，多对由第一及第二子字线组成的子字线对，多个第一子字线驱动电路及多个第二子字线驱动电路。其中，每个第一子字线驱动电路连接到一条主字线及至少两对第一和第二子字线对上，用于启动及释放其中一条第一子字线及释放第二子字线。每个第二子字线驱动电路连接到一条主字线及至少两对第一、第二子字线对上，用于启动及释放其中一条第二子字线及释放第一子字线。
这样，子字线可以在两端上被第一及第二子字线驱动电路所释放。
通过参照附图，并与现有技术进行对比，从下文的说明中将对本发明有一个更清楚的理解。
图1为表示一种现有DRAM器件的电路框图；
图2为表示对图1中器件的一种改进的电路框图；
图3为图1中电路X的详细电路图；
图4为表示图3中器件的操作的时序图；
图5为表示图1中器件的操作的表格；
图6为表示本发明的DRAM器件第一实施例的电路框图；
图7为图6中电路Y的详细电路图；
图8A和8B为图6中子字线驱动信号控制电路的电路图；
图9和10为表示图7中器件的操作的时序图；
图11为表示对应于本发明的DRAM器件第二实施例的电路框图；
图12为图11中电路Y的详细电路图；
图13和14为表示图12中器件的操作的时序图。
在说明最佳实施例之前先参照图1、2、3、4、5对现有的DRAM器件作一介绍。
在表示一种DRAM器件的图1中，提供了主字线MWL0、MWL1、...及子字线SWL0、SWL1、...。应注意，这里的子字线SWL0、SWL1、SWL2、SWL3是在主字线MWL0之下的。一般来说，子字线SWL(4i)、SWL(4i+1)、SWL(4i+2)和SWL(4i+3)是在主字线MWLi之下。
主字线MWL0、MWL1、...分别由从行译码器2-0中接收主字线选择信号的主字线驱动电路1-0、1-1、......驱动。
子字线SWL0、SWL1、...由子字线驱动电路3-0、3-1、...驱动。在这里，四个子字线如SWL0、SWL1、SWL2、SWL3中的一个由两个子字线驱动电路(如3-0和3-1)选择并驱动。更具体地说，子字线SWL0和SWL1之一由子字线驱动电路3-1选择并驱动，子字线SWL2和SWL3之一由子字线驱动电路3-1选择并驱动。
子字线驱动电路3-0和3-1由主字线驱动电路1-0控制；子字线驱动电路3-2和3-3由主字线驱动电路1-1控制；如此等等。并且，子字线驱动电路3-0、3-2、...由子字线驱动信号控制电路4-0控制，且子字线驱动电路3-1、3-3、...由子字线驱动信号控制电路4-1控制。
字线驱动控制电路4-0和4-1从一个行译码器2-1接收子字线选择信号WDS0、WDS1、WDS2和WDS3。其中，子字线驱动信号控制电路4-0根据子字线选择信号WDS0和WDS1产生互补的子字线驱动信号WD0和 WD0及互补的字驱动信号WD1和 WD1，字线驱动控制电路4-1根据子字线选择信号WDS2和WDS3产生互补的字驱动信号WD2和 WD2及互补的字驱动信号WD3和 WD3。
请注意，行译码器2-1接收行地址信号的两个较低比特位A0和A1，而行译码器2-0接收行地址信号的其它较高比特位A2、A3、...。
另外，数字5表示由单晶体管、一个连接于子字线SWL0、SWL1...与比特线(未展示)之间的单电容型存储单元(未展示)所形成一个存储单元阵列。
请注意，子字线SWL0’、SWL1’、...上的电压分别与子字线SWL0、SWL1、...上的电压相同。也就是说，实际上如图2所示，提供了多个存储单元阵列，并且每个存储单元阵列被夹于两列子字线驱动电路之间(参照，T.Sae ki et al.，“A 2.5ns Clock Access250MHz 256Mb SDRAM With a Synchronous Mirror Delay”，IEEEInternational Solid-State Circuits Conference PP.474-476，Feb.1996)。
下面参照表示图1中电路X的详细电路图的图3，介绍图1中的子字线驱动电路3-0和3-1。
子字线驱动电路3-0是由用于子字线SWL0的包括晶体管Q01、Q02、Q03和Q04的电路与用于子字线SWL1的包括晶体管Q11、Q12、Q13和Q14的电路所形成。类似地，子字线驱动电路3-1由用于子字线SWL2的包括晶体管Q21、Q22、Q23和Q24的电路与用于子字线SWL3的包括Q31、Q32、Q33和Q34的电路所形成。晶体管Qi1、Qi2和Qi3(i＝0、1、2、3)用于提高子字线SWLi上的电压，晶体管Qi4用于降低子字线SWLi上的电压。在这里，一个自举的电压VBOOT(＞Vcc+α)加于晶体管Q03、Q13、Q23和Q34的栅极上，这样子字线SWL0、SWL2和SWL3上的电压可以被完全提高到Vcc。另外，晶体管Q02、Q12、Q22和Q32用于把没选中的子字线钳位于地电位GND。
下面参照图4说明图3中电路的操作。在图4中，假设子字线SWL0要被选中。
首先，在t0时，使主字线MWL0上的电压从0V升到一个高电位(＞Vcc)。这样，通过晶体管Q03、Q13、Q23和Q33，晶体管Q01、Q11、Q12和Q13栅极上的电压被主字线MWL0上的电压所升高，因此，晶体管Q01、Q11、Q21和Q31被导通。
接着，在t1时，子字线驱动信号WD0的电压上升，子字线驱动信号 WD0的电压下降。这样，晶体管Q01、Q02导通，而晶体管Q04截止。在这里，因为晶体管Q01栅极的电压被(随着)主字线上的电压所升高，所以由于晶体管Q03的存在，晶体管Q01栅极上的电压随着子字线驱动信号电压的上升而升高。这样，子字线SWL0就被启动了，即子字线SWL0上的电压从地电位GND上升到与子字线驱动信号WD0相同的高电位。另一方面，在这里由于子字线驱动信号 WD1、 WD2和 WD3的电压保持为高电位则晶体管Q14、Q24、Q34导通。另外，由于子字线驱动信号WD1、WD2和WD3(其电压都为0V)分别通过导通的晶体管Q11、Q21和Q31向子字线SWL1、SWL2和SWL3提供，则子字线SWL1、SWL2和SWL3上的电压保持为0V。
接着，在t2时，子字线驱动信号WD0的电压下降，子字线驱动信号 WD0的电压上升。因此，晶体管Q02截止而晶体管Q04导通，结果子字线SWL0被释放，即子字线SWL0上的电压下降为0V。
最后，在t3时，使主字线MWL0上的电压从高电平降为0V。结果，晶体管Q01、Q02、Q03和Q04全都截止。
一般来说，在图1中的DRAM器件中，根据主字线MWL0、MWL1、...及子字线驱动信号WD0、WD1、...选中子字线SWL0、SWL1、...中的一个并且使其将为高电位(如图5所示)。
即使在图1所示DRAM器件中，当连接到一条子字线上存储单元增加时，子字线的长度随之增加，它的负载也就增大了。结果，在相对于对应子字线驱动电路的子字线的另一端上的电压的上升及下降就被大大地延迟，从而降低了访问速度。
为了增加访问速度，可以在子字线这一端头上另接上一个复位晶体管(参阅J P-A-60-167193)。但是，增加复位晶体管的同时也增大了芯片的面积且降低了集成度。
在表示本发明的第一实施例的图6中，提供了子字线驱动电路3’-0、3’-1、...，取代图1中的子字线驱动电路3-0、3-1、...。而且，每条子字线SWL0、SWL1、...连接到子字线驱动电路3’-0、3’-1、...中的两个电路上。换句话说，每个子字线驱动电路3’-0、3’-1、...的两侧都连接到子字线上。例如，子字线驱动电路3’-0连接到子字线SWL0(SWL0’)和SWL1(SWL1’)上用于驱动及复位子字线SWL0(SWL0’)和SWL1(SWL1’)，并且子字线驱动电路3’-0连接到子字线SWL2(SWL2’)和SWL3(SWL3’)只用于复位子字线SWL2(SWL2’)和SWL3(SWL3’)。另外，提供子字线驱动信号控制电路4’-0和4’-1分别取代图1中的子字线驱动信号控制电路4-0和4-1。
下面对图6中的子字线驱动电路3’-0和3’-1参照图7具体地说明，其中图7为图6中电路Y的详细电路图。
子字线驱动电路3’-0比图3中的子字线驱动电路3-0多增加了晶体管Q05、Q06、Q15和Q16。同样，子字线驱动电路3’-1比图3中的子字线驱动电路3-1多增加晶体管Q25、Q26、Q35和Q36。在此晶体管Q05、Q15、Q25和Q35用于复位选中的子字线，而晶体管Q06、Q16、Q26和Q36用于把未选中的子字线钳位于地电位GND。
在表示图6中子字线驱动信号控制电路4’-0的详细电路的图8A中，子字线驱动信号WD0由接收子字线选择信号WDS0的电压缓冲器401产生，而子字线驱动信号 WD0由接收子字线选择信号WDS2及WDS0的或非电路402产生。类似地，子字线驱动信号WD1由接收子字线选择信号WDS1的电压缓冲器403产生，而子字线驱动信号 WD1由接收子字线选择信号WDS3及WDS1的或非电路404产生。
在表示图6中子字线驱动信号控制电路4’-1的详细电路图的图8B中，子字线驱动信号WD2由接收子字线选择信号WDS2的电压缓冲器405产生，而子字线驱动信号 WD2由接收子字线选择信号WDS0及WDS2的或非电路406产生。类似地，子字线驱动信号WD3由接收子字线选择信号WDS3的电压缓冲器407产生，而子字线驱动信号 WD3由接收子字线选择信号WDS1及WDS3的或非电路408产生。
下面参照图9说明图7中电路的操作。在图9中，假设子字线SWL0为要选择的子字线。
首先，在t0时，使主字线MWL0的电压从0V升到高电平(＞Vcc)。这样，晶体管Q01、Q11、Q21和Q31栅极上的电压通过晶体管Q03、Q13、Q23和Q33随主字线MWL0的电压增加而增加，因此晶体管Q01、Q11、Q21和Q31被导通。
接着，在t1时，子字线驱动信号WD0的电压上升，子字线驱动信号 WD0和 WD2的电压下降。因此，晶体管Q01、Q02导通，而晶体管Q04、Q05、Q24和Q25截止。在这里，既然晶体管Q01栅极上的电压随着主字线MWL0上的电压上升而升高，则由于晶体管Q03的存在，晶体管Q01栅极的电压随着子字线驱动信号WD0电压的上升而升高。结果，子字线SWL0就被启动了，即子字线SWL0上的电压从地电位GND上升到与子字线驱动信号WD0相同的高电位。另一方面，在此既然子字线驱动信号 WD1和 WD3的电压保持为高电位，则晶体管Q14、Q15、Q34和Q35被导通。另外，既然电压为0V的子字线驱动信号WD1、WD2和WD3分别由导通的晶体管Q11、Q21和Q31向子字线SWL1、SWL2和SWL3提供，则子字线SWL1、SWL2和SWL3上的电压保持为0V。
接着，在t2时，子字线驱动信号WD0的电压下降，子字线驱动信号 WD0和 WD2的电压上升。这样，晶体管Q02和Q06截止。晶体管Q14、Q05、Q24和Q25导通。结果，电荷从字子线SWL0通过晶体管Q01流到传输字线驱动信号WD0的线路上，且从子字线SWL0通过晶体管Q06流到地GND上，这样位于子字线驱动电路3’-0周围的子字线SWL0被钳位于地电位GND。同时，电荷从子字线SWL0通过晶体管Q25流到地GND，这样位于子字线驱动电路3’-1周围的子字线SWL0被钳位于地电位GND。因此，子字线SWL0上的电压迅速降为0V。即该子字线SWL0被释放了。
最后，在t3时，使主字线MWL0上的电压从高电平降为0V。结果，晶体管Q01、Q11、Q21和Q31被截止。在此既然子字线驱动信号 WD0、 WD1、 WD2和 WD3的电压为高电平，则晶体管Q04、Q05、Q14、Q15、Q24、Q25、Q34、Q35被导通。因此，由于噪音而引起的位于子字线驱动电路3’-1周围的子字线SWL0上的电压波动被抑制，这样子字线SWL0可以被确定地钳位于地电位GND。
下面参照图10说明图7中电路的操作。在图10中，假设主字线MWL0未被选中。
首先，在t1时，子字线驱动信号WD0的电压上升，子字线驱动信号 WD0和 WD2的电压下降。这样，晶体管Q02和Q06被导通，而Q04、Q05、Q24和Q25被截止。在这里，既然主字线MWL0上的电压为0V，则晶体管Q01、Q11、Q21和Q31被截止。其中，子字线SWL0被导通的晶体管Q2钳位到地电位GND。而子字线SWL1被导通的晶体管Q14和Q35钳位于电位GND。子字线SWL2被导通的晶体管Q05钳位于地电位GND。子字线SWL3被导通的晶体管Q15和Q34钳位于地电位GND。
最后，在t2时，子字线驱动信号WD0的电压下降，子字线驱动信号 WD0和 WD2的电压上升。在这里，既然子字线驱动信号 WD0、WD1、 WD2和 WD3的电压为高电位，则晶体管Q04、Q05、Q14、Q15、Q25、Q34和Q35被导通。因此，由于噪音引起的位于子字线驱动电路3’-1周围的子字线SWL0上电压的波动被抑制了，这样子字线SWL0可被确定地钳位于地电位GND。
在表示本发明第二实施例的图11中，提供主字线驱动电路1’-0、1’-1、...。代替图6中的主字线驱动电路1-0、1-1、...。该主字线驱动电路1’-0、1’-1、...为主字线 MWL0、MWL1、...及MWL0、MWL1、...产生互补的信号。另外，提供子字线驱动电路3″-0、3″-1、......代替图6中的子字线驱动电路3’-0、3’-1、...还有，提供子字线驱动信号控制电路4″-0和4″-1分别代替图6中的子字线驱动信号控制电路4’-0和4’-1。
子字线驱动信号控制电路4″-0只产生子字线驱动信号WD0和WD1，而子字线驱动信号控制电路4″-1只产生子字线驱动信号WD2和WD3。
子字线驱动电路3″-0、3″-1、...接受以主字线驱动信号MWL0、 MWL1...电压代替子字线驱动信号 WD0、 WD1...作为复位信号。
下面参照12说明图11中子字线驱动电路3″-0、3″-1，其中图12表示图11中Z所示的电路的详细电路图。
子字线驱动信号3″-0中只包括晶体管Q01、Q03、Q04、Q05、Q11、Q13、Q14和Q15。也就是说，没有提供图7中的晶体管Q02、Q06、Q12和Q16。其中晶体管Q04、Q05、Q14和Q15由主字线驱动信号 MWL0所控制。子字线驱动电路3″-1也只包括晶体管Q21、Q23、Q24、Q25、Q31、Q33、Q34和Q35。也就是，晶体管Q22、Q26、Q32和Q36没有提供。其中晶体管Q24、Q25、Q34和Q35由主字线 MWL0所控制。
下观参照图13说明图12中电路的操作。在图13中，假设子字线SWL0为要选择的子字线。
首先，在t0时，使主字线MWL0上的电压由0V升到一个高电位(＞Vcc)。这样，晶体管Q01、Q11、Q21和Q31有上的电压通过晶体管Q03、Q13、Q23和33被主字线MWL0的电压所升高，因此晶体管Q01、Q11、Q21和Q31被导通。同时，使主字线 MWL0上的电压从高电位降到0V。结果，晶体管Q04、Q05、Q14、Q15、Q24、Q25、Q34和Q35被截止。
接着在t1时，子字线驱动信号WD0电压上升。在这里，因为晶体管Q01栅极上的电压被主字线MWL0的电压所升高，则由于晶体管Q03的存在使得晶体管Q01的栅极上的电压随着子字线驱动信号WD0电压上升而升高。结果，子字线SWL0被启动，即子字线SWL0上的电压由地电位GND上升到与子字线驱动信号WD0相同的一高电平。在另一方面，由于电压为0V的子字线驱动信号WD1、WD2和WD3分别由导通的晶体管Q11、Q21和Q31向子字线SWL1、SWL2和SWL3提供，则子字线SWL1、SWL2和SWL3的电压保持为0V。
接着，在t2时，子字线驱动信号WD0的电压下降。结果，电荷由子字线SWL0通过晶体管Q01流向传输子字线驱动信号WD0的线路上，这样位于子字线驱动电路3″-0周围的子字线SWL0上的电压被降低到地电位GND。这样，子字线SWL0就被释放了。
最后在t3时，使主字线 MWL0的电压从0V升为高电位。结果，电荷由子字线SWL0通过晶体管Q04和Q25流到地电位GND，这样位于子字线驱动电路3″-1周围的子字线SWL0被钳位于地电位GND。因此，子字线SWL0上的电压被钳位于地电位。同时晶体管Q05、Q14、Q15、Q24、Q34和Q35被导通。这样，由于噪音所引起的位于子字线驱动电路3″-1周围的子字线SWL0上的电路波动被抑制了，因此子字线SWL0可以被确定地钳位于地电位GND。
下面参照图14说明图12中电路的操作。在图14中，假设主字线MWL0未被选中。
首先，在t1时，子字线驱动信号WD0的电压上升。在这里，因为主字线MWL0上的电压为0V，则晶体管Q01、Q11、Q21和Q31被截止。另一方面，因为主字线 MWL0上的电压为高电位，则晶体管Q04、Q05、Q14、Q15、Q24、Q25、Q34和Q35被导通。这样，子字线SWL1被导通的晶体管Q14和Q35钳位于地电位GND。子字线SWL2被导通的晶体管Q05和Q24钳位于地电位GND。子字线SWL3被导通的晶体管Q15和Q34钳位于地电位GND。
最后，在t2时，子字线驱动信号WD0的电压下降。在本例中，晶体管Q04、Q05、Q14、Q15、Q25、Q34和Q35被导通。则由于噪音引起的位于子字线驱动电路周围的子字线SWL0上的电压波动被抑制了，这样子字线SWL0可被确定地钳位于地电位GND。
如上述关于本发明的说明，因为可以在子字线两端复位而不需要为复位而特别接上其他电路，则既可以缩短复位时间，提高访问速度又不会降低集成度。另外，由于噪音引起的在未选中的子字线上的电压波动也可以被抑制。

Claims (10)

1、一种半导体存储器件，其特征在于包括：
多条主字线(MWL0、MWL1、...)；
多对第一和第二子字线对(SWL0，SWL2；SWL1，SWL3；...)；
多个第一子字线驱动电路(3’-0、3’-2、...；3″-0、3″-2...)，其中的每个子字线驱动电路连接到一条所述的主字线及至少两对所述的第一和第二子字线对，用于根据所述主字线上的电压和第一子字线驱动信号(WD0、WD1...)启动和释放所述第一子字线中的一条及释放所述的第二子字线；
多个第二子字线驱动电路(3’-1、3’-3...；3″-1、3-3...)，其中的每个子字线驱动电路连接到一条所述的主字线及至少两对所述的第一、第二子字线对，用于根据所述主字线上的电压和第二子字线驱动信号(WD2、WD3、...)启动和释放第二子字线中的一条及释放所述的第一子字线。
2、如权利要求1所述的器件，其特征是：包括一个存储单元阵列连接到所述的第一和第二子字线，并位于所述的第一和第二子字线驱动电路之间。
3、如权利要求1所述的器件，其特征是；
当其中一个第一子字线驱动电路启动一条所述的第一子字线时，所述第二字线驱动电路中的一个不释放该条第一子字线；
当其中一个第一子字线驱动电路释放某条第一子字线时，所述第二子字线驱动电路中的一个也释放该条第一子字线。
4、如权利要求1所述的器件，其特征是：
当其中一个第二子字线驱动电路启动某条第二子字线时，另一个所述第一子字线驱动电路不释放该条第二子字线；
当其中一个所述的第二子字线驱动电路释放某条第二子字线时，另一个所述第一子字线驱动电路也释放该条第二子字线。
5、如权利要求1所述的器件，其特征是在每个所述的第一子字线驱动电路(3’-0、3’-2、...)中包括：
第一晶体管(Q01、Q11)连接于其中一条第一子字线驱动信号线(WD0、WD1)与其中一条所述第一子字线之间，并受其中一条所述主字线上的电压所控制；
第二晶体管(Q02、Q12)连接于所述主字线中的所述一条与所述第一子字线中的所述一条之间，并受所述第一子字线驱动信号线中所述一条上的电压所控制；
第三晶体管(Q03、Q13)连接于所述第一晶体管的栅极与所述主字线中所述的一条之间，一个预定的电压(VBOOT)施加于所述第三晶体管的栅极上；
第四晶体管(Q04、Q14)连接于所述第一子字线中的所述一条与供电终端(GND)之间，并受上述第一子字线驱动信号线的互补线上的电压所控制；
第五晶体管(Q05、Q15)连接于所述第二子字线中的所述一条与所述供电终端之间，并受所述互补线上的电压所控制；
第六晶体管(Q06、Q16)连接于所述第二子字线中的所述一条与所述互补线之间并受所述第一子字线驱动信号线中所述一条上的电压所控制。
6、如权利要求5所述的器件，其特征是，还包括或非电路(402、404)，其具有两个输入端用于接收所述第一子字线驱动信号中的一个及所述第二子字线驱动信号中的一个，及一个输出端连接到所述互补线上。
7、如权利要求1所述的器件，其特征是所述第二字线驱动电路(3’-1、3’-3、...)中的每个包括：
第一晶体管(Q21、Q31)连接于第二子字线驱动信号线(WD2、WD3)中的一条与第二子字线中的一条之间，并受所述主字线中一条上的电压所控制；
第二晶体管(Q22、Q32)连接于所述主字线中所述的一条与所述第二子字线中所述的一条之间，并受所述第二子字线驱动信号线中所述一条上的电压所控制；
第三晶体管(Q23、Q33)连接于所述第一晶体管的栅极与所述主字线中的所述一条之间，一个预定的电压(VBOOT)施加于该第三晶体管的栅极上；
第四晶体管(Q24、Q34)连接于所述第二子字线中所述的一条与供电终端(GND)之间，并受所述第二子字线驱动信号线的所述一条的互补线上的电压所控制；
第五晶体管(Q25、Q35)连接于所述第一子字线中所述的一条与所述供电终端之间，并受所述互补线上的电压所控制；
第六晶体管(Q26、Q36)连接于所述第一子字线中所述的一条与所述互补线之间并受所述第二子字线驱动信号线上的电压所控制。
8、如权利要求7所述的器件，其特征是，还包括或非电路(406、408)，其有两个输入端用于接收所述第一子字线驱动信号中的一个及所述第二子字线驱动信号中的一个，一个输出端连接到所述互补线上。
9、如权利要求1所述的器件，其特征是还包括多条所述主字线的互补主字线( MWL0、 MWL1、...)，
每个所述第一子字线驱动电路(3″-0、3″-2、...)包括：
第一晶体管(Q01、Q11)连接于第一子字线驱动信号线中的一条(WD0、WD1)和第一子字线中的一条之间，并受其中一条主字线上的电压所控制；
第二晶体管(Q04、Q14)连接于所述第一子字线中所述的一条与供电终端(GND)之间，并受所述互补线中一条上的电压所控制；
第三晶体管(Q05、Q15)连接于所述第二子字线中所述的一条与所述供电终端之间，并受所述互补主字线中所述一条上的电压所控制；
10、如权利要求1所述的器件，其特征是还包括多条所述主字线的互补主字线( MWL0、 MWL1、...)，
每个所述第二子字线驱动电路(3″-1、3″-3、...)包括：
第一晶体管(Q21、Q31)连接于第一子字线驱动信号线中的一条(WD2、WD3)和第二子字线中的一条之间，并受一条所述主字线上的电压所控制；
第二晶体管(Q24、Q34)连接于所述第二子字线中所述的一条与供电终端(GND)之间，并受所述互补线主字线中一条上的电压所控制；
第三晶体管(Q25、Q35)连接于所述第一子字线中所述的一条与所述供电终端之间，并受所述互补主字线中所述的一条上的电压所控制。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610271A (zh) * 2011-01-20 2012-07-25 台湾积体电路制造股份有限公司 有字线段访问的存储器

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11354744A (ja) * 1998-06-09 1999-12-24 Matsushita Electric Ind Co Ltd 半導体メモリ装置
JP2000022097A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体記憶装置
JP3376301B2 (ja) * 1998-12-04 2003-02-10 株式会社東芝 半導体記憶装置
JP2001126473A (ja) 1999-10-29 2001-05-11 Oki Electric Ind Co Ltd ワード線リセット回路を含むメモリ回路及びワード線のリセット方法
US6545923B2 (en) 2001-05-04 2003-04-08 Samsung Electronics Co., Ltd. Negatively biased word line scheme for a semiconductor memory device
US6704241B1 (en) * 2002-09-06 2004-03-09 Winbond Electronics Corporation Memory architecture with vertical and horizontal row decoding
KR100558561B1 (ko) * 2004-10-28 2006-03-10 삼성전자주식회사 반도체 메모리 장치
US20070165479A1 (en) * 2006-01-17 2007-07-19 Norbert Rehm Local wordline driver scheme to avoid fails due to floating wordline in a segmented wordline driver scheme
JP2006313620A (ja) * 2006-06-22 2006-11-16 Matsushita Electric Ind Co Ltd 半導体集積回路装置の駆動方法
KR100827694B1 (ko) * 2006-11-09 2008-05-07 삼성전자주식회사 반도체 메모리 장치의 서브워드라인 드라이버들의 레이아웃구조
KR101391355B1 (ko) 2007-07-23 2014-05-02 삼성전자주식회사 반도체 메모리 장치 및 그것의 데이터 감지 방법
TWI533324B (zh) * 2014-05-19 2016-05-11 補丁科技股份有限公司 記憶體架構

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60167193A (ja) * 1984-02-09 1985-08-30 Fujitsu Ltd 半導体記憶装置
JPH0432091A (ja) * 1990-05-28 1992-02-04 Nec Corp 半導体記憶装置
KR0164377B1 (ko) * 1995-07-15 1999-02-18 김광호 반도체 메모리장치의 서브워드라인 드라이버

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102610271A (zh) * 2011-01-20 2012-07-25 台湾积体电路制造股份有限公司 有字线段访问的存储器

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