KR100328328B1 - 서브워드라인들을효과적으로리셋할수있는반도체메모리장치 - Google Patents
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Abstract
본 발명의 반도체 메모리 장치에서는, 복수의 메인 워드라인들 (MWL0, MWL1, …); 복수의 제 1 및 제 2 서브 워드라인쌍 (SWL0, SWL2; SWL1, SWL3; …); 복수의 제 1 서브 워드라인 구동회로 (3'-0, 3'-2,…; 3"-0, 3"-2,…); 및 복수의 제 2 서브 워드라인 구동회로 (3'-1, 3'-3,…; 3"-1, 3"-3,…) 가 제공된다. 각각의 제 1 서브 워드라인 구동회로는 메인 워드라인들 중의 하나 및 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 접속되어, 제 1 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 제 2 서브 워드라인들을 비활성화시킨다. 각각의 제 2 서브 워드라인 구동회로는 메인 워드라인들 중의 하나 및 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 접속되어, 제 2 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 제 1 서브 워드라인들을 비활성화시킨다.
Description
본 발명은 워드라인들이 서브 워드라인들로 분할되어 있는 반도체 메모리 장치에 관한 것이다.
DRAM (dynamic random access memory) 소자 등의 반도체 메모리 장치가 고밀도로 집적됨에 따라, 일 워드라인에 접속되는 메모리 셀의 개수가 증가되었고, 이것이 워드라인의 부하(load)를 증가시킨다.
종래의 DRAM 소자에서는, 워드라인들의 부하를 감소시키기 위하여, 각각의 워드라인을 복수의 서브 워드라인으로 분할한다. 달리 말하자면, 하나의 메인 워드라인 아래에 복수의 서브 워드라인이 있다. 이것은 나중에 상세히 설명한다.
종래의 소자에 있어서, 일 서브 워드라인에 접속되는 메모리 셀의 개수가 증가되면, 서브 워드라인의 길이가 증가되어 부하도 증가된다. 결과적으로, 대응하는 서브 워드라인 구동회로에 대향하는 서브 워드라인의 단자에서의 전압의 상승 및 하강이 현저하게 지연되고, 이것이 억세스 속력을 감소시킨다.
억세스 속력을 증가시키기 위하여, 부가적인 리셋 트랜지스터를 서브 워드라인의 단자에 접속할 수도 있다(JP-A-60-167193 참조). 이 경우, 그러나, 부가적인 리셋 트랜지스터에 대한 접속들이 요구되고, 이것이 칩 면적을 크게 하고 집적도를 저하시킨다.
본 발명은 특별한 접속없이 서브 워드라인을 효과적으로 리셋(비활성화)할 수 있는 반도체 메모리 장치를 제공하는 것을 그 목적으로 한다.
본 발명에 따르면, 반도체 메모리 장치내에, 복수의 메인 워드라인, 복수의 제 1 및 제 2 서브 워드라인쌍, 복수의 제 1 서브 워드라인 구동회로 및 복수의 제 2 서브 워드라인 구동회로가 제공된다. 각각의 제 1 워드라인 구동회로는 메인 워드라인들 중의 하나 및 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 접속되어 제 1 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 제 2 서브 워드라인들을 비활성화시킨다. 각각의 제 2 워드라인 구동회로는 메인 워드라인들 중의 하나 및 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 접속되어 제 2 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 제 1 서브 워드라인들을 비활성화시킨다.
서브 워드라인들은 제 1 및 제 2 서브 워드라인 구동회로에 의해 그것의 양 측에 대해 비활성화될 수 있다.
도 1 은 종래의 DRAM 소자를 도시하는 블록 회로도;
도 2 는 도 1 의 소자의 변형을 도시하는 블록 회로도;
도 3 은 도 1 의 회로 X 의 상세 회로도;
도 4 는 도 3 의 소자의 동작을 도시하는 타이밍 다이어그램;
도 5 는 도 1 의 소자의 동작을 도시하는 테이블;
도 6 은 본 발명에 따른 DRAM 소자의 제 1 실시예를 도시하는 블록 회로도;
도 7 은 도 6 의 회로 Y 의 상세 회로도;
도 8a 및 도 8b 는 도 6 의 서브 워드라인 구동신호 제어회로의 회로도;
도 9 및 도 10 은 도 7 의 소자의 동작을 도시하는 타이밍 다이어그램;
도 11 은 본 발명에 따른 DRAM 소자의 제 2 실시예를 도시하는 블록 회로도;
도 12 는 도 11 의 회로 Y 의 상세 회로도; 및
도 13 및 도 14 는 도 12 의 소자의 동작을 도시하는 타이밍 다이어그램.
바람직한 실시예를 설명하기 전에, 종래의 DRAM 소자를 도 1, 2, 3, 4 및 5를 참조하여 설명한다.
DRAM 소자를 도시하는 도 1 에는, 메인 워드라인들 MWL0, MWL1, … 및 서브 워드라인들 SWL0, SWL1, … 이 설치되어 있다. 예를 들어, 메인 워드라인 MWL0 아래에 서브 워드라인들 SWL0, SWL1, SWL2 및 SWL3 이 있다. 일반적으로, 메인 워드라인 MWLi 아래에는 서브 워드라인들 SWL(4i), SWL(4i+1), SWL(4i+2) 및 SWL(4i+3) 이 있다.
메인 워드라인들 MWL0, MWL1, … 은 메인 워드라인 구동회로들 1-0, 1-1, …에 의해 각각 구동되고, 이 메인 워드 구동회로들 1-0, 1-1, … 은 행(row) 디코더 2-0 로부터 메인 워드라인 선택신호들을 접수한다.
서브 워드라인들 SWL0, SWL1, … 은 서브 워드라인 구동회로들 3-0, 3-1, … 에 의해 구동된다. 이 경우, SWL0, SWL1, SWL2 및 SWL3 와 같은 4 개의 서브 워드라인들 중의 하나가 선택되고 3-0 및 3-1 과 같은 서브 워드라인 구동회로들 중의 2 개에 의해 구동된다. 보다 상세하게는, 서브 워드라인들 SWL0 및 SWL1 중의 하나가 선택되어 서브 워드라인 구동회로 3-0 에 의해 구동되며, 서브 워드라인들 SWL2 및 SWL3 중의 하나가 선택되어 서브 워드라인 구동회로 3-1 에 의해 구동된다.
서브 워드라인 구동회로들 3-0 및 3-1 은 메인 워드라인 구동회로 1-0 에 의해 제어되고; 서브 워드라인 구동회로들 3-2 및 3-3 은 메인 워드라인 구동회로 1-1 에 의해 제어된다. 또한, 서브 워드라인 구동회로들 3-0, 3-2, … 은 서브 워드라인 구동신호 제어회로 4-0 에 의해 제어되고, 서브 워드라인 구동회로들 3-1, 3-3, … 은 서브 워드라인 구동신호 제어회로 4-1 에 의해 제어된다.
서브 워드라인 구동신호 제어회로 4-0 및 4-1 은 행 디코더 2-1 로부터 서브 워드라인 선택신호들 WDS0, WDS1, WDS2 및 WDS3 을 접수한다. 이 경우, 서브 워드라인 구동신호 제어회로 4-0 은 서브 워드라인 선택신호들 WDS0 및 WDS1 에 따라 상보적인 워드 구동신호들 WD0 와및 상보적인 워드 구동신호들 WD1 와을 발생시키고, 서브 워드라인 구동신호 제어회로 4-1 은 서브 워드라인선택신호들 WDS2 및 WDS3 에 따라 상보적인 워드 구동신호들 WD2 와및 상보적인 워드 구동신호들 WD3 와을 발생시킨다.
행 디코더 2-1 는 행 어드레스 신호 중의 2 개의 하위 비트 A0 및 A1 을 접수하고, 행 디코더 2-0 은 행 어드레스 신호 중의 다른 상위 비트 A2, A3, … 를 접수한다.
또한, 참조 번호 5 는 서브 워드라인들 SWL0, SWL1, … 과 비트 라인들 (도시되지 않음) 사이에 접속되는 일 트랜지스터(one-transistor), 일 커패시터(one-capacitor) 형 메모리 셀들(도시되지 않음) 로 형성되는 메모리 셀 어레이를 나타낸다.
서브 워드라인들 SWL0', SWL1', … 은 각각 서브 워드라인들 SWL0, SWL1, … 과 동일한 전압을 갖는다. 즉, 실제로, 도 2 에 도시된 바와 같이, 복수의 메모리 셀 어레이가 배치되고, 각각의 메모리 셀 어레이는 서브 워드라인 구동회로들 의 2 개의 열에 의해 샌드위치되어 있다 (T. Saeki 등의 "A 2.5ns Clock Access 250 MHz 256 Mb SDRAM with a Synchronous Mirror Delay", IEEE International Solid - State Circuits Conference , 474-476 쪽, 1996 년 2 월 참조).
도 1 의 서브 워드라인 구동회로들 3-0 및 3-1 을 도 1 에서 X 로 나타낸 회로의 상세 회로도인 도 3 을 참조하여 다음에 설명한다.
서브 워드라인 구동회로 3-0 는, 서브 워드라인 SWL0 에 대한 트랜지스터들Q01, Q02, Q03 및 Q04 를 포함하는 회로 및 서브 워드라인 SWL1 에 대한 트랜지스터들 Q11, Q12, Q13 및 Q14 를 포함하는 회로로 형성된다. 유사하게, 서브 워드라인 구동회로 3-1 는, 서브 워드라인 SWL2 에 대한 트랜지스터들 Q21, Q22, Q23 및 Q24 를 포함하는 회로 및 서브 워드라인 SWL3 에 대한 트랜지스터들 Q31, Q32, Q33 및 Q34 를 포함하는 회로로 형성된다. 트랜지스터들 Qi1, Qi2 및 Qi3 (i = 0, 1, 2, 3) 은 서브 워드라인들 SWL1 에서 전압을 끌어올리는데 사용되고, 트랜지스터 Qi4 는 서브 워드라인 SWLi 에서 전압을 끌어내리는데 사용된다. 이 경우, 부트스트랩 전압 VBOOT (> Vcc + α) 이 트랜지스터들 Q03, Q13, Q23 및 Q33 의 게이트에 인가되고, 그 결과 서브 워드라인들 SWL0, SWL1, SWL2 및 SWL3 에서의 전압이 Vcc 까지 완전히 끌어올려질 수 있다. 또한, 트랜지스터들 Q02, Q12, Q22 및 Q32 는 비선택 서브 워드라인들을 접지레벨 GND 로 억제하는데 사용된다.
도 3 의 회로의 동작을 도 4 를 참조하여 설명한다. 도 4 에서는, 서브 워드라인 SWL0 이 선택된 것으로 가정한다.
먼저, 시각 t0 에서, 메인 워드라인 MWL0 에서의 전압은 0 V 에서 하이레벨 (> Vcc) 로 된다. 그러므로, 트랜지스터들 Q01, Q11, Q21 및 Q31 의 게이트에서의 전압은 트랜지스터들 Q03, Q13, Q23 및 Q33 을 통하여 메인 워드라인 MWL0 에서의 전압만큼 증가되므로, 트랜지스터들 Q01, Q11, Q21 및 Q31 이 턴온된다.
다음에, 시각 t1 에서, 서브 워드 구동신호 WD0 에서의 전압은 상승하고 서브 워드 구동신호에서의 전압은 떨어진다. 그러므로, 트랜지스터들 Q01및 Q02 이 턴온되고 트랜지스터 Q04 는 턴오프된다. 이 경우, 트랜지스터 Q01 의 게이트에서의 전압이 메인 워드라인 MWL0 에서의 전압만큼 높기 때문에, 트랜지스터 Q01 의 게이트에서의 전압은 서브 워드 구동회로 WD0 의 전압의 상승에 따라 트랜지스터 Q03 의 존재에 의해 상승(boost)된다. 그 결과, 서브 워드라인 SWL0 이 활성화된다, 즉 서브 워드라인 SWL0 에서의 전압이 서브 워드 구동회로 WD0 의 전압과 동일하게 접지레벨 GND 에서 하이레벨로 증가된다. 한편, 이 경우, 서브 워드라인 구동 신호들,및의 전압이 하이로 남아있기 때문에, 트랜지스터들 Q14, Q24 및 Q34 이 턴온된다. 게다가, 그들의 전압이 0 V 인 서브 워드라인 구동신호들 WD1, WD2 및 WD3 이 턴온된 트랜지스터들 Q11, Q21 및 Q31 에 의해 서브 워드라인들 SWL1, SWL2 및 SWL3 로 각각 공급되기 때문에, 서브 워드라인들 SWL1, SWL2 및 SWL3 에서의 전압은 0 V 로 남는다.
다음으로, 시각 t2 에서, 서브 워드라인 구동신호 WD0 의 전압은 떨어지고 서브 워드라인 구동신호의 전압은 상승한다. 그러므로, 트랜지스터 Q02 는 턴오프되고 트랜지스터 Q04 는 턴온되며, 그 결과, 서브 워드라인 SWL0 가 비활성화된다, 즉, 서브 워드라인 SWL0 의 전압이 0 V 로 끌어 내려진다.
마지막으로, 시각 t3 에서, 메인 워드라인 MWL0 에서의 전압이 하이레벨에서 0 V 로 된다. 그 결과, 트랜지스터들 Q01, Q02, Q03 및 Q04 이 턴오프된다.
일반적으로, 도 1 의 DRAM 소자에서, 서브 워드라인들 SWL0, SWL1, … 중의 하나가 선택되어, 도 5 에 도시된 바와 같이, 메인 워드라인들 MWL0, MWL1, … 에서의 전압 및 서브 워드라인 구동신호들 WD0, WD1, … 에 따라 하이레벨로 된다.
도 1 의 DRAM 소자에서도, 일 서브 워드라인에 접속되는 메모리 셀들의 개수가 증가하면, 서브 워드라인의 길이가 증가되어 그것의 부하도 증가된다. 그 결과, 대응하는 서브 워드라인 구동회로에 대향하는 서브 워드라인의 단자에서의 전압의 상승 및 하강이 현저하게 지연되고, 이것이 억세스 속력을 감소시킨다.
억세스 속력을 증가시키기 위하여, 부가적인 리셋 트랜지스터가 서브 워드라인의 단자에 접속될 수 있다 (JP-A-60-167193 참조). 이 경우, 그러나, 부가적인 리셋 트랜지스터들에 대한 접속들이 요구되고, 이것이 칩 면적을 증가시키고 집적도를 저하시킨다.
본 발명의 제 1 실시예를 도시하는 도 6 에서는, 도 1 의 서브 워드라인 구동회로들 3-0, 3-1, … 대신에 서브 워드라인 구동회로들 3'-0, 3'-1, … 이 제공되어 있다. 또한, 각각의 서브 워드라인들 SWL0, SWL1, … 은 서브 워드라인 구동회로들 3'-0, 3'-1, … 중의 둘에 접속되어 있다. 달리 말하자면, 각각의 서브 워드라인 구동회로들 3'-0, 3'-1, … 은 그것의 양측에서 서브 워드라인들에 접속되어 있다. 예를 들어, 서브 워드라인 구동회로 3'-0 는 서브 워드라인들 SWL0 (SWL0') 및 SWL1 (SWL1') 에 접속되어 서브 워드라인들 SWL0 (SWL0') 및 SWL1 (SWL1') 을 구동시키고 리셋하며, 서브 워드라인 구동회로 3'-1 은 서브 워드라인들 SWL2 (SWL2') 및 SWL3 (SWL3') 에 접속되어 서브 워드라인들 SWL2 (SWL2') 및 SWL3 (SWL3') 을 리셋하기만 한다. 또한, 서브 워드라인 구동신호 제어회로들 4'-0 및 4'-1 이 도 1 의 서브 워드라인 구동신호 제어회로들 4-0 및 4-1 대신에각각 제공되어 있다.
도 6 의 서브 워드라인 구동회로들 3'-0 및 3'-1 은 도 6 에서 Y 로 표시된 회로의 상세 회로도인 도 7 을 참조하여 다음에 설명된다.
서브 워드라인 구동회로 3'-0 는 도 3 의 서브 워드라인 구동회로 3-0 의 소자들에 부가하여 트랜지스터들 Q05, Q06, Q15 및 Q16 을 구비한다. 또한, 서브 워드라인 구동회로 3'-1 은 도 3 의 서브 워드라인 구동회로 3-1 의 소자들에 부가하여 트랜지스터들 Q25, Q26, Q35 및 Q36 을 구비한다. 이 경우, 트랜지스터들 Q05, Q15, Q25 및 Q35 는 선택된 서브 워드라인들을 리셋하는데 사용되고, 트랜지스터들 Q06, Q16, Q26 및 Q36 은 비선택된 서브 워드라인들을 접지레벨 GND 로 억제하는데 사용된다.
도 6 의 서브 워드라인 구동신호 제어회로 4'-0 의 상세 회로도인 도 8a 에서, 서브 워드라인 구동신호 WD0 는 서브 워드라인 선택신호 WDS0 를 수신하는 전압 버퍼 (401) 로부터 발생되며, 서브 워드라인 구동신호는 서브 워드라인 선택신호 WDS0 뿐만 아니라 서브 워드라인 선택신호 WDS2 를 수신하는 NOR 회로 (402) 로부터 발생된다. 유사하게, 서브 워드라인 구동신호 WD1 은 서브 워드라인 선택신호 WDS1 을 수신하는 전압 버퍼 (403) 로부터 발생되며, 서브 워드라인 구동신호는 서브 워드라인 선택신호 WDS1 뿐만 아니라 서브 워드라인 선택신호 WDS3 를 수신하는 NOR 회로 (404) 로부터 발생된다.
도 6 의 서브 워드라인 구동신호 제어회로 4'-1 의 상세 회로도인 도 8b 에서, 서브 워드라인 구동신호 WD2 는 서브 워드라인 선택신호 WDS2 를 수신하는 전압 버퍼 (405) 로부터 발생되며, 서브 워드라인 구동신호는 서브 워드라인 선택신호 WDS2 뿐만 아니라 서브 워드라인 선택신호 WDS0 를 수신하는 NOR 회로 (406) 로부터 발생된다. 유사하게, 서브 워드라인 구동신호 WD3 은 서브 워드라인 선택신호 WDS3 을 수신하는 전압 버퍼 (407) 로부터 발생되며, 서브 워드라인 구동신호는 서브 워드라인 선택신호 WDS3 뿐만 아니라 서브 워드라인 선택신호 WDS1 를 수신하는 NOR 회로 (408) 로부터 발생된다.
도 7 의 회로의 동작을 도 9 를 참조하여 다음에 설명한다. 도 9 에서, 서브 워드라인 SWL0 가 선택된 것으로 가정한다.
먼저, 시각 t0 에서, 메인 워드라인 MWL0 에서의 전압이 0 V에서 하이레벨 (> Vcc) 로 된다. 그러므로, 트랜지스터들 Q01, Q11, Q21 및 Q31 의 게이트에서의 전압이 트랜지스터들 Q03, Q13, Q23 및 Q33 을 통하여 메인 워드라인 MWL0 에서의 전압만큼 증가되어서, 트랜지스터들 Q01, Q11, Q21 및 Q31 이 턴온된다.
다음으로, 시각 t1 에서, 서브 워드 구동신호 WD0 의 전압이 상승하고 서브 워드 구동신호들및의 전압이 떨어진다. 그러므로, 트랜지스터들 Q01 및 Q02 은 턴온되고 트랜지스터들 Q04, Q05, Q24 및 Q25 은 턴오프된다. 이 경우, 트랜지스터 Q01 의 게이트에서의 전압이 메인 워드라인 MWL0 에서의 전압만큼 높기 때문에, 트랜지스터 Q01 의 게이트에서의 전압은 서브 워드 구동신호 WD0 의 전압 상승에 따라 트랜지스터 Q03 의 존재에 의해 부스트된다. 그 결과,서브 워드라인 SWL0 이 활성화된다, 즉, 서브 워드라인 SWL0 에서의 전압이 서브 워드라인 구동신호 WD0 의 전압과 동일하게 접지레벨 GND 로부터 하이레벨로 증가된다. 한편, 이 경우에, 서브 워드라인 구동신호들및의 전압이 하이로 남기 때문에, 트랜지스터들 Q14, Q15, Q34 및 Q35 이 턴온된다. 게다가, 그들의 전압이 0 V 인 서브 워드라인 구동신호들 WD1, WD2 및 WD3 이 턴온된 트랜지스터 Q11, Q21 및 Q31 에 의해 서브 워드라인들 SWL1, SWL2 및 SWL3 에 각각 공급되고, 서브 워드라인들 SWL1, SWL2 및 SWL3 의 전압들은 0 V 로 남는다.
다음으로, 시각 t2 에서, 서브 워드라인 구동신호 WD0 의 전압이 떨어지고 서브 워드라인 구동신호들및의 전압이 상승한다. 그러므로, 트랜지스터들 Q02 및 Q06 이 턴오프되고 트랜지스터들 Q04, Q05, Q24 및 Q25 는 턴온된다. 그 결과, 전하들은 트랜지스터 Q01 을 통하여 서브 워드라인 SWL0 로부터 서브 워드라인 구동신호 WD0 의 라인으로 흐르고 또한 트랜지스터 Q06 을 통하여 서브 워드라인 SWL0 로부터 접지레벨 GND 로 흘러서, 서브 워드라인 구동회로 3'-0 둘레의 서브 워드라인 SWL0 이 접지레벨 GND 로 억제된다. 동시에, 전하들이 트랜지스터 Q25 를 통하여 서브 워드라인 SWL0 로부터 접지 레벨 GND 로 흘러서, 서브 워드라인 구동회로 3'-1 둘레의 서브 워드라인 SWL0 은 접지레벨 GND 로 억제된다. 따라서, 서브 워드라인 SWL0 에서의 전압이 급속하게 0 V 로 끌어 내려진다, 즉 서브 워드라인 SWL0 이 비활성화된다.
마지막으로, 시각 t3 에서, 메인 워드라인 MWL0 에서의 전압은 하이레벨에서0 V 로 된다. 그 결과, 트랜지스터들 Q01, Q11, Q21 및 Q31 이 턴오프된다. 이 경우에, 서브 워드라인 구동신호들,,및의 전압이 높기 때문에, 트랜지스터들 Q04, Q05, Q14, Q15, Q24, Q25, Q34 및 Q35 이 턴온된다. 따라서, 노이즈에 의한 서브 워드라인 구동회로 3'-1 둘레의 서브 워드라인 SWL0 에서의 전압의 변동이 억제될 수 있고, 따라서 서브 워드라인 SWL0 는 접지레벨 GND 로 확고하게 억제될 수 있다.
도 7 의 회로의 동작을 도 10 을 참조하여 다음에 설명한다. 도 10 에서는 메인 워드라인 MWL0 이 선택되지 않은 것으로 가정한다.
먼저, 시각 t1에서, 서브 워드 구동신호 WD0 에서의 전압이 상승하고 서브 워드 구동신호들및의 전압은 떨어진다. 그러므로, 트랜지스터들 Q02 및 Q06 은 턴온되고 트랜지스터들 Q04, Q05, Q24 및 Q25 은 턴오프된다. 이 경우, 메인 워드라인 MWL0 에서의 전압이 0 V 이기 때문에, 트랜지스터들 Q01, Q11, Q21 및 Q31 은 턴오프된다. 서브 워드라인 SWL0 은 턴온된 트랜지스터 Q02 에 의해 접지레벨 GND 로 억제된다. 또한, 서브 워드라인 SWL1 은 턴온된 트랜지스터들 Q14 및 Q35 에 의해 접지레벨 GND 로 억제된다. 게다가, 서브 워드라인 SWL2 은 턴온된 트랜지스터 Q05 에 의해 접지레벨 GND 로 억제된다. 또한, 서브 워드라인 SWL3 은 턴온된 트랜지스터들 Q15 및 Q34 에 의해 접지레벨 GND 로 억제된다.
마지막으로, 시각 t2 에서, 서브 워드라인 구동신호 WD0 의 전압이 떨어지고서브 워드라인 구동신호들및의 전압은 상승한다. 이 경우에, 서브 워드라인 구동신호들,,및의 전압이 높기 때문에, 트랜지스터들 Q04, Q05, Q14, Q15, Q24, Q25, Q34 및 Q35 이 턴온된다. 따라서, 노이즈에 의한 서브 워드라인 구동회로 3'-1 둘레의 서브 워드라인 SWL0 에서의 전압의 변동이 억제되고, 따라서 서브 워드라인 SWL0 는 접지레벨 GND 로 확고하게 억제될 수 있다.
본 발명의 제 2 실시예를 도시하는 도 11 에서, 메인 워드라인 구동회로들 1'-0, 1'-1, … 은 도 6 의 메인 워드라인 구동회로들 1-0, 1-1, … 대신에 제공되어 있다. 메인 워드라인 구동회로들 1'-0, 1'-1, … 은 메인 워드라인들 MWL0, MWL1, … 에 덧붙여 메인 워드라인들,, … 에 대한 상보적인 신호들을 발생시킨다. 또한, 서브 워드라인 구동회로들 3"-0, 3"-1, … 이 도 6 의 서브 워드라인 구동회로들 3'-0, 3'-1, … 대신에 제공되어 있다. 게다가, 서브 워드라인 구동신호 제어회로들 4"-0 및 4"-1 이 도 6 의 서브 워드라인 구동신호 제어회로들 4'-0 및 4'-1 을 대신하여 각각 제공되어 있다.
서브 워드라인 구동신호 제어회로 4"-0 는 서브 워드라인 구동신호들 WD0 및 WD1 만을 발생시키고, 서브 워드라인 구동신호 제어회로 4"-1 은 서브 워드라인 구동신호들 WD2 및 WD3 만을 발생시킨다.
서브 워드라인 구동회로들 3"-0, 3"-1, … 은 리셋 신호들로서 서브 워드라인 구동신호들,,… 대신에 메인 워드라인 구동신호들,, … 의 전압을 접수한다.
도 11 의 서브 워드라인 구동회로들 3"-0 및 3"-1 을 도 11 에서 Z 로 표시된 회로의 상세 회로도인 도 12 를 참조하여 다음에 설명한다.
서브 워드라인 구동회로 3"-0 는 트랜지스터들 Q01, Q03, Q04, Q05, Q11, Q13, Q14 및 Q15 만을 포함한다. 즉, 도 7 의 트랜지스터들 Q02, Q06, Q12 및 Q16 은 제공되지 않는다. 트랜지스터들 Q04, Q05, Q14 및 Q15 은 메인 워드라인에 의해 제어된다. 또한, 서브 워드라인 구동회로 3"-1 는 트랜지스터들 Q21, Q23, Q24, Q25, Q31, Q33, Q34 및 Q35 만을 포함한다. 즉, 트랜지스터들 Q22, Q26, Q32 및 Q36 이 제공되지 않는다. 트랜지스터들 Q24, Q25, Q34 및 Q35 는 메인 워드라인에 의해 제어된다.
도 12 의 회로의 동작을 도 13 을 참조하여 다음에 설명한다. 도 13 에서는 서브 워드라인 SWL0 가 선택된 것으로 가정한다.
먼저, 시각 t0 에서, 메인 워드라인 MWL0 에서의 전압이 0 V 에서 하이레벨 (> Vcc) 로 된다. 그러므로, 트랜지스터들 Q01, Q11, Q21 및 Q31 의 게이트에서의 전압이 트랜지스터들 Q03, Q13, Q23 및 Q33 을 통하여 메인 워드라인 MWL0 에서의 전압만큼 증가되어서, 트랜지스터들 Q01, Q11, Q21 및 Q31 이 턴온된다. 동시에, 메인 워드라인에서의 전압이 하이레벨에서 0 V 로 된다. 그 결과, 트랜지스터들 Q04, Q05, Q14, Q15, Q24, Q25, Q34 및 Q35 이 턴오프된다.
다음으로, 시각 t1 에서, 서브 워드 구동신호 WD0 의 전압이 상승한다. 이 경우, 트랜지스터 Q01 의 게이트에서의 전압이 메인 워드라인 MWL0 에서의 전압만큼 높기 때문에, 트랜지스터 Q01 의 게이트에서의 전압은 서브 워드 구동신호 WD0 의 전압 상승에 따라 트랜지스터 Q03 의 존재 때문에 부스트된다. 그 결과, 서브 워드라인 SWL0 이 활성화된다, 즉, 서브 워드라인 SWL0 에서의 전압이 서브 워드라인 구동신호 WD0 의 전압과 동일하게 접지레벨 GND 로부터 하이레벨로 증가된다. 다른 한편으로, 그들의 전압이 0 V 인 서브 워드라인 구동신호들 WD1, WD2 및 WD3 이 턴온된 트랜지스터 Q11, Q21 및 Q31 에 의해 서브 워드라인들 SWL1, SWL2 및 SWL2 에 각각 공급되고, 서브 워드라인들 SWL1, SWL2 및 SWL3 에서의 전압들은 0 V 로 남는다.
다음으로, 시각 t2 에서, 서브 워드라인 구동신호 WD0 에서의 전압이 떨어진다. 그 결과, 전하들이 트랜지스터 Q01 을 통하여 서브 워드라인 SWL0 로부터 서브 워드라인 구동신호 WD0 의 라인으로 흘러서, 서브 워드라인 구동회로 3"-0 둘레의 서브 워드라인 SWL0 은 접지레벨 GND 로 끌어 내려진다. 따라서, 서브 워드라인 SWL0 이 비활성화된다.
마지막으로, 시각 t3 에서, 메인 워드라인에서의 전압은 0 V 에서 하이레벨로 된다. 그 결과, 전하들이 트랜지스터들 Q04 및 Q25 을 통하여 서브워드라인 SWL0 로부터 접지레벨 GND 로 흘러서, 서브 워드라인 구동회로 3"-1 둘레의 서브 워드라인 SWL0 은 접지레벨 GND 로 억제된다. 따라서, 서브 워드라인 SWL0 에서의 전압이 접지레벨로 억제된다. 동시에, 트랜지스터들 Q05, Q14, Q15, Q24, Q34 및 Q35 이 턴온된다. 따라서, 노이즈에 의한 서브 워드라인 구동회로 3'-1 둘레의 서브 워드라인 SWL0 에서의 전압의 변동이 억제되고, 따라서 서브 워드라인 SWL0 는 접지레벨 GND 로 확고하게 억제될 수 있다.
도 12 의 회로의 동작을 도 14 를 참조하여 다음에 설명한다. 도 14 에서는 메인 워드라인 MWL0 이 선택되지 않은 것으로 가정한다.
먼저, 시각 t1 에서, 서브 워드 구동신호 WD0 에서의 전압이 상승한다. 이 경우, 메인 워드라인 MWL0 에서의 전압이 0 V 이기 때문에, 트랜지스터들 Q01, Q11, Q21 및 Q31 은 턴오프된다. 한편, 메인 워드라인에서의 전압이 높기 때문에, 트랜지스터들 Q04, Q05, Q14, Q15, Q24, Q25, Q34 및 Q35 이 턴온된다. 그러므로, 서브 워드라인 SWL1 은 턴온된 트랜지스터들 Q14 및 Q35 에 의해 접지레벨 GND 로 억제된다. 게다가, 서브 워드라인 SWL2 은 턴온된 트랜지스터들 Q05 및 Q24 에 의해 접지레벨 GND 로 억제된다. 또한, 서브 워드라인 SWL3 은 턴온된 트랜지스터들 Q15 및 Q34 에 의해 접지레벨 GND 로 억제된다.
마지막으로, 시각 t2 에서, 서브 워드라인 구동신호 WD0 의 전압이 떨어진다. 이 경우에도, 트랜지스터들 Q04, Q05, Q14, Q15, Q24, Q25, Q34 및 Q35 은 턴온된다. 따라서, 노이즈에 의한 서브 워드라인 구동회로 3"-1 둘레의 서브 워드라인 SWL0 에서의 전압 변동이 억제되고, 따라서 서브 워드라인 SWL0 는 접지레벨 GND 로 확고하게 억제될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 서브 워드라인들은 리셋 동작들에 대한 특별한 접속없이 그것의 양측에서 리셋되기 때문에, 리셋 시간이 감소될 수 있고, 이로써 집적도를 저하시키지 않고 억세스 속력을 증가시킬 수 있다. 또한, 노이즈에 의한 비선택 서브 워드라인들의 전압 변동도 억제할 수 있다.
Claims (10)
- 복수의 메인 워드라인들 (MWL0, MWL1, …);복수의 제 1 및 제 2 서브 워드라인쌍 (SWL0, SWL2; SWL1, SWL3; …);상기 메인 워드라인들 중의 하나 및 상기 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 각각 접속되어, 상기 메인 워드라인들 및 제 1 서브 워드라인 구동신호들 (WD0, WD1,…) 에서의 전압들에 따라 상기 제 1 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 상기 제 2 서브 워드라인들을 비활성화시키는, 복수의 제 1 서브 워드라인 구동회로 (3'-0, 3'-2,…; 3"-0, 3"-2,…); 및상기 메인 워드라인들 중의 하나 및 상기 제 1 및 제 2 서브 워드라인쌍들 중의 2 쌍 이상에 각각 접속되어, 상기 메인 워드라인들 및 상기 제 2 서브 워드라인 구동신호들 (WD2, WD3,…) 에서의 전압들에 따라 상기 제 2 서브 워드라인들 중의 하나를 활성화 및 비활성화시키고 상기 제 1 서브 워드라인들을 비활성화시키는, 복수의 제 2 서브 워드라인 구동회로 (3'-1, 3'-3,…; 3"-1, 3"-3,…) 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 및 제 2 서브 워드라인들에 접속되고 상기 제 1 및 제 2 서브 워드라인 구동회로들 사이에 위치되는 메모리 셀 어레이를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 1 서브 워드라인 구동회로들 중의 하나가 상기 제 1 서브 워드라인들 중의 하나를 활성화할 때, 상기 제 2 서브 워드라인 구동회로들 중의 하나는 상기 제 1 서브 워드라인들 중의 상기 하나를 비활성시키지 않으며, 또한상기 제 1 서브 워드라인 구동회로들 중의 하나가 상기 제 1 서브 워드라인들 중의 하나를 비활성화할 때, 상기 제 2 서브 워드라인 구동회로들 중의 하나는 상기 제 1 서브 워드라인들 중의 상기 하나를 비활성시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 제 2 서브 워드라인 구동회로들 중의 하나가 상기 제 2 서브 워드라인들 중의 하나를 활성화할 때, 상기 제 1 서브 워드라인 구동회로들 중의 하나는 상기 제 2 서브 워드라인들 중의 상기 하나를 비활성시키지 않으며, 또한상기 제 2 서브 워드라인 구동회로들 중의 하나가 상기 제 2 서브 워드라인들 중의 하나를 비활성화할 때, 상기 제 1 서브 워드라인 구동회로들 중의 하나는 상기 제 2 서브 워드라인들 중의 상기 하나를 비활성시키는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 각각의 상기 제 1 서브 워드라인 구동회로들 (3'-0, 3'-2, …) 은,제 1 서브 워드라인 구동신호 라인들 (WD0, WD1) 중의 하나와 상기 제 1 서브 워드라인들 중의 하나 사이에 접속되고 상기 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 1 트랜지스터 (Q01, Q11);상기 메인 워드라인들 중의 상기 하나와 상기 제 1 서브 워드라인들 중의 상기 하나 사이에 접속되고 상기 1 서브 워드라인 구동신호 라인들 중의 상기 하나에서의 전압에 의해 제어되는 제 2 트랜지스터 (Q02, Q12);상기 제 1 트랜지스터의 게이트와 상기 메인 워드라인들 중의 상기 하나 사이에 접속되며, 소정의 전압 (VBOOT) 이 그의 게이트에 인가되는 제 3 트랜지스터 (Q03, Q13);상기 제 1 서브 워드라인들 중의 상기 하나와 전원공급단자 (GND) 사이에 접속되고 상기 제 1 서브 워드라인 구동신호 라인들 중의 상기 하나의 상보 라인에서의 전압에 의해 제어되는 제 4 트랜지스터 (Q04, Q14);상기 제 2 서브 워드라인들 중의 상기 하나와 상기 전원공급단자 사이에 접속되고 상기 상보 라인에서의 상기 전압에 의해 제어되는 제 5 트랜지스터 (Q05, Q15); 및상기 제 2 서브 워드라인들 중의 상기 하나와 상기 상보 라인 사이에 접속되고 상기 제 1 서브 워드라인 구동신호 라인들 중의 상기 하나에서의 상기 전압에 의해 제어되는 제 6 트랜지스터 (Q06, Q16)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 5 항에 있어서, 상기 제 1 서브 워드라인 구동회로들 중의 하나와 상기 제 2 서브 워드라인 구동신호들 중의 하나를 접수하는 2 개의 입력부 및 상기 상보 라인에 접속되는 출력부를 갖는 NOR 회로 (402, 404) 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 각각의 상기 제 2 서브 워드라인 구동회로들 (3'-1, 3'-3, …) 은,제 2 서브 워드라인 구동신호 라인들 (WD2, WD3) 중의 하나와 상기 제 2 서브 워드라인들 중의 하나 사이에 접속되고 상기 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 1 트랜지스터 (Q21, Q31);상기 메인 워드라인들 중의 상기 하나와 상기 제 2 서브 워드라인들 중의 상기 하나 사이에 접속되고 상기 2 서브 워드라인 구동신호 라인들 중의 상기 하나에서의 전압에 의해 제어되는 제 2 트랜지스터 (Q22, Q32);상기 제 1 트랜지스터의 게이트와 상기 메인 워드라인들 중의 상기 하나 사이에 접속되며, 소정의 전압 (VBOOT) 이 그의 게이트에 인가되는 제 3 트랜지스터 (Q23, Q33);상기 제 2 서브 워드라인들 중의 상기 하나와 전원공급단자 (GND) 사이에 접속되고 상기 제 2 서브 워드라인 구동신호 라인들 중의 상기 하나의 상보 라인에서의 전압에 의해 제어되는 제 4 트랜지스터 (Q24, Q34);상기 제 1 서브 워드라인들 중의 상기 하나와 상기 전원공급단자 사이에 접속되고 상기 상보 라인에서의 상기 전압에 의해 제어되는 제 5 트랜지스터 (Q25, Q35); 및상기 제 1 서브 워드라인들 중의 상기 하나와 상기 상보 라인 사이에 접속되고 상기 제 2 서브 워드라인 구동신호 라인들 중의 상기 하나에서의 상기 전압에 의해 제어되는 제 6 트랜지스터 (Q26, Q36) 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 7 항에 있어서, 상기 제 1 서브 워드라인 구동회로들 중의 하나와 상기 제 2 서브 워드라인 구동신호들 중의 하나를 접수하는 2 개의 입력부 및 상기 상보 라인에 접속되는 출력부를 갖는 NOR 회로 (406, 408) 를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 메인 워드라인들 중의 복수의 상보 메인 워드라인 (,,…)을 더 구비하며,각각의 상기 제 1 서브 워드라인 구동회로들 (3"-0, 3"-2, …) 은,서브 워드라인 구동신호 라인들 (WD0, WD1) 중의 하나와 상기 제 1 서브 워드라인들 중의 하나 사이에 접속되고 상기 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 1 트랜지스터 (Q01, Q11);상기 제 1 서브 워드라인들 중의 상기 하나와 전원공급단자 (GND) 사이에 접속되고 상기 상보 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 2 트랜지스터 (Q04, Q14); 및상기 제 2 서브 워드라인들 중의 상기 하나와 상기 전원공급단자 사이에 접속되고 상기 상보 메인 워드라인들 중의 상기 하나에서의 상기 전압에 의해 제어되는 제 3 트랜지스터 (Q05, Q15) 를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
- 제 1 항에 있어서, 상기 메인 워드라인들 중의 복수의 상보 메인 워드라인 (,,…) 을 더 구비하며,각각의 상기 제 2 서브 워드라인 구동회로들 (3"-1, 3"-3, …) 은,서브 워드라인 구동신호 라인들 (WD2, WD3) 중의 하나와 상기 제 2 서브 워드라인들 중의 하나 사이에 접속되고 상기 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 1 트랜지스터 (Q21, Q31);상기 제 2 서브 워드라인들 중의 상기 하나와 전원공급단자 (GND) 사이에 접속되고 상기 상보 메인 워드라인들 중의 하나에서의 전압에 의해 제어되는 제 2 트랜지스터 (Q24, Q34); 및상기 제 1 서브 워드라인들 중의 상기 하나와 상기 전원공급단자 사이에 접속되고 상기 상보 메인 워드라인들 중의 상기 하나에서의 상기 전압에 의해 제어되는 제 3 트랜지스터(Q25,Q35)를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
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