KR940010353A - 임의접근 기억장치 - Google Patents

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Abstract

반도체 기억장치의 비트선을 작은 부분으로 단속하는 개선된 방법, 매입형 접근트리(EAT)로서 참조됨, 개시된다. 매입형 접근트리는 긴 비트선을 수개의 작은 비트선으로 분배함으로써 선택된 셀이 구동되어야 하는 유효부하를 감소시키는 뱅크법의 주요장점을 얻게된다. 그러나 EAT는 뱅크법의 대부분의 제한, 예컨대 증가된 크기, 전력 및 복잡성을 회피하도록 한다.
본 발명의 바람직한 실시예에서, EAT는 기존의 풀어레이로 매입되고 추가의 주변해독기, MUX 또는 복잡하고 값비싼 글로벌 경로지정을 필요로하지 않는다. 주어진 처리기술에 대하여, 본발명은 해당하는 성능의 개선점에서 전체 기억장치 어레이가 뱅크법에 의한 서브어레이 보다 더 세분되도록 허용한다.

Description

임의접근 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 따른 기억장치의 개괄적 아키텍쳐를 나타내 도면,
제3도는 제2도의 기억장치의 확대도,
제4도는 제3도의 기억장치의 일부를 확대한 다레벨 개략도,
제5도는 본 발명에 따른 기억장치의 매입형 감지증폭회로를 다중화 기능이 형성되로록 편성한 도면,
제6도는 본 발명에 따른 읽기 동작의 어떤 특성은 예시하는 시간도,
제7도는 본 발명에 따른 쓰기동작의 어떤 특성을 예시하는 시간도.

Claims (22)

  1. 다수의 서브어레이로 편성된 기억셀이 어레이 및 상기 어레이의 기억셀을 접근하는 회로를 구비한 반도체 기억장치에 있어서, 상기 접근회로는, 상기 서브어레이 중 하나의 기억셀의 열에 각각 연관된 다수의 제1비트선과; 상기 다수의 서브어레이로부터 상기 제1비트선의 세트에 각각 연관된 다수의 제1비트선과, 상기 세트의 상기 제1비트선중 하나를 기억셀 접근동작 동안 상기 연관된 제2비트선에 전기적으로 접속하는 다수의 스위치 메카니즘을 포함하며, 기억셀 접근동작중에 구동되어야 하는 부하가 상기 세트의 제1비트선의전체부하이하로 되는 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 상기 다수의 스위치 메카니즘이 상기 어레이내에 형성되는 것을 특징으로 하는 반도체 기억 장치.
  3. 제1항에 있어서, 상기 다수의 제2비트선이 상기 어레이내에 형성되는 것을 특징으로 하는 반도체 기억장치.
  4. 제1항에 있어서, 상기 다수의 스위치 메카니즘은 상기 제1비트선이 상기 연관된 제2비트선에 전기적으로 접속될때 선택되는 제1비트선상의 신호를 증폭하는 회로를 포함한 것을 특징으로 하는 반도체 기억장치.
  5. 제4항에 있어서, 상기 증폭회로는 바이폴라 트랜지스터를 구비한 것을 특징으로 하는 반도체 기억장치.
  6. 제4항에 있어서, 상기 증폭회로는 MOS 감지증폭기를 구비한 것을 특징으로 하는 반도체 기억장치.
  7. 제3항에 있어서, 상기 다수의 제2비트선은 상기 연관된 세트의 제1비트선에 인접하는 상기 다수의 서브어레이내에 위치되는 것을 특징으로 하는 반도체 기억장치.
  8. 제7항에 있어서, 상기 다수의 제1 및 제2비트선은 전도층에 형성되고, 상기 다수의 제2비트선은 상기 다수의 제1비트선이 형성되어 있는 전도층상에 위치된 전도층으로 형성되는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 다수의 제2비트선은 상기 다수의 제1비트선이 형성되어 있는 전도층과 동일한 전도층으로 형성되는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항에 있어서, 상기 다수의 스위치 메카니즘이 제1비트선의 특별한 세트에 연관되어 그들 각각의 출력신호 사이에서 논리 OR관계를 형성하도록 전기적으로 접속됨으로써, 상기 비트선중 하나에 대한 신호가 기억셀 접근동작 동안에 상기 연관된 제2비트선에 대한 신호를 제어하는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 다수의 스위치 메카니즘이 제1비트선의 특별한 세트에 연관되어 멀리플렉서 기능을 형성하도록 제1비트선의 인접세트에 연관되는 다수의 스위치 메카니즘에 전기적으로 접속됨으로써, 상기 제2비트선의 일부가 상기 어레이에 요구되는 것을 특징으로 하는 반도체 기억장치.
  12. 제11항에 있어서, 상기 접근회로는 상기 다수의 서브어레이중에서 특별한 서브어레이를 선택하도록 서브어레이 및 다수의 글로벌 워드선내에서 특별한 기억셀을 선택하는 다수의 로컬워드선을 더욱 구비한 것을 특징으로 하는 반도체 기억장치.
  13. 제1항에 있어서, 상기 접근회로는 읽기회로 및 쓰기회로를 구비하며, 상기 다수의 제2비트선은 상기 읽기회로에 연관된 제2비트선의 세트와 상기 쓰기회로에 연관된 제2비트선의 세트를 포함하는 것을 특징으로 하는 반도체 기억장치.
  14. 제1항에 있어서, 상기 기억장치는 정적 임의 접근 기억장치인 것을 특징으로 하는 반도체 기억장치.
  15. 제1항에 있어서, 상기 기억장치는 동적 임의 접근 기억장치인 것을 특징으로 하는 반도체 기억장치.
  16. 제1항에 있어서, 상기 다수의 제1비트선의 제1비트선의 차동쌍을 구비한 것을 특징으로 하는 반도체 기억장치.
  17. 제1항에 있어서, 상기 다수의 제2비트선은 제2비트선의 차동쌍을 구비한 것을 특징으로 하는 반도체 기억장치.
  18. 제13항에 있어서, 상기 읽기회로는 상기 다수의 서브어레이의 주변의 일측부를 따라 위치되고 상기 쓰기회로는 상기 다수의 서브어레이의 수직측부를 따라 위치되는 것을 특징으로 하는 반도체 기억장치.
  19. 제1항에 있어서, 상기 제2비트선의 세트에 각각 연관되는 다수의 제3비트선과; 상기 세트의 상기 제2비트선중 하나를 기억셀 접근동작중에 상기 연관된 제3비트선에 전기적으로 접속하는 제2의 다수의 스위치 메카니즘을 더욱 구비한 것을 특징으로 하는 반도체 기억장치.
  20. 제1항에 있어서, 상기 접근회로는, 상기 서브어레이에서 읽기동작이 다음에 발생하는지를 결정하는 회로와; 상기 다음의 읽기동작이 다른 서브어레이에서 발생하도록 상기 상기 결정회로가 결정할 경우 이전의 쓰기동작에 앞서 상기 읽기동작을 초기화 하는 회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  21. 제4항에 있어서, 상기 증폭회로는 비유의성 증폭회로를 소멸시키는 것을 특징으로 하는 반도체 기억장치.
  22. 다수의 서브어레이로 편성된 기억셀의 어레이를 구비하는 반도체 기억장치에서, 상기 기억장치 각각이 상기 기억셀의 서브어레이의 크기를 연장하도록 연관된 제1비트선을 구비한 상기 반도체 기억장치로부터 데이터를 접근시키는 방법에 있어서, 접근된 기억셀을 선택하는 단계와; 연관된 제1비트선상에서 상기 선택된 기억실로부터 데이터를 위치설정하는 단계와; 상기 제1비트선의 세트에 연관된 제2비트선에 상기 연관된 제1비트선으로 부터 상기 데이터를 전달하는 스위치 메카니즘을 본성화하는 단계를 포함하며, 기억된 접근 동작중에 구동되어야하는 부하가 상기 제1비트선의 상기 세트의 전체 부하 이하로 되는 것을 특징으로 하는 반도체 기억장치로 부터 데이터를 접근시키는 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69523354T2 (de) * 1994-02-25 2002-07-11 Toshiba Kawasaki Kk Multiplexer
US5537346A (en) * 1994-05-20 1996-07-16 Samsung Electronics Co., Ltd. Semiconductor memory device obtaining high bandwidth and signal line layout method thereof
US5701269A (en) * 1994-11-28 1997-12-23 Fujitsu Limited Semiconductor memory with hierarchical bit lines
WO1996031882A1 (en) * 1995-04-05 1996-10-10 Micron Technology, Inc. Memory circuit with hierarchical bit line structure
US5734620A (en) * 1995-04-05 1998-03-31 Micron Technology, Inc. Hierarchical memory array structure with redundant components having electrically isolated bit lines
US5600602A (en) * 1995-04-05 1997-02-04 Micron Technology, Inc. Hierarchical memory array structure having electrically isolated bit lines for temporary data storage
EP0741415A1 (en) * 1995-05-05 1996-11-06 STMicroelectronics S.r.l. Flash-EEPROM memory with contactless memory cells
EP0741387B1 (en) * 1995-05-05 2000-01-12 STMicroelectronics S.r.l. Nonvolatile memory device with sectors of preselectable size and number
JPH09161476A (ja) * 1995-10-04 1997-06-20 Toshiba Corp 半導体メモリ及びそのテスト回路、並びにデ−タ転送システム
US5802004A (en) * 1996-01-19 1998-09-01 Sgs-Thomson Microelectronics, Inc. Clocked sense amplifier with wordline tracking
TW318933B (en) 1996-03-08 1997-11-01 Hitachi Ltd Semiconductor IC device having a memory and a logic circuit implemented with a single chip
JP3579205B2 (ja) 1996-08-06 2004-10-20 株式会社ルネサステクノロジ 半導体記憶装置、半導体装置、データ処理装置及びコンピュータシステム
EP0834881A1 (en) * 1996-10-01 1998-04-08 STMicroelectronics S.r.l. A multi-block memory
US5991217A (en) * 1996-12-26 1999-11-23 Micro Magic, Inc. Fast SRAM design using embedded sense amps
JP3248468B2 (ja) * 1997-10-30 2002-01-21 日本電気株式会社 半導体記憶装置
US6351427B1 (en) * 1997-12-10 2002-02-26 Texas Instruments Incorporated Stored write scheme for high speed/wide bandwidth memory devices
US6058065A (en) * 1998-05-21 2000-05-02 International Business Machines Corporation Memory in a data processing system having improved performance and method therefor
US5963486A (en) * 1998-06-19 1999-10-05 International Business Machines Corporation Bit switch circuit and bit line selection method
US6031784A (en) * 1998-09-04 2000-02-29 G-Link Technology Hierarchical decoding of a memory device
US6014338A (en) * 1998-12-23 2000-01-11 Sun Microsystems, Inc. Single ended read scheme with global bitline of multi-port register file
US6865099B2 (en) * 1999-01-14 2005-03-08 Silicon Storage Technology, Inc. Wide dynamic range and high speed voltage mode sensing for a multilevel digital non-volatile memory
US6282145B1 (en) 1999-01-14 2001-08-28 Silicon Storage Technology, Inc. Array architecture and operating methods for digital multilevel nonvolatile memory integrated circuit system
US6178134B1 (en) * 1999-09-21 2001-01-23 Lucent Technologies, Inc. Static random access memory with global bit-lines
US6249470B1 (en) * 1999-12-03 2001-06-19 International Business Machines Corporation Bi-directional differential low power sense amp and memory system
US6226216B1 (en) * 2000-01-21 2001-05-01 Intel Corporation Sectional column activated memory
JP3860403B2 (ja) * 2000-09-25 2006-12-20 株式会社東芝 半導体メモリ装置
US6714467B2 (en) * 2002-03-19 2004-03-30 Broadcom Corporation Block redundancy implementation in heirarchical RAM's
US6646954B2 (en) * 2001-02-02 2003-11-11 Broadcom Corporation Synchronous controlled, self-timed local SRAM block
US6876567B2 (en) * 2001-12-21 2005-04-05 Intel Corporation Ferroelectric memory device and method of reading a ferroelectric memory
US8233322B2 (en) * 2003-10-10 2012-07-31 Micron Technology, Inc. Multi-partition memory with separated read and algorithm datalines
FR2881564B1 (fr) 2005-02-02 2007-06-01 St Microelectronics Sa Circuit integre de memoire, en particulier de memoire sram et procede de fabrication correspondant
US7085173B1 (en) * 2005-02-09 2006-08-01 International Business Machines Corporation Write driver circuit for memory array
US7310257B2 (en) * 2005-11-10 2007-12-18 Micron Technology, Inc. Local digit line architecture and method for memory devices having multi-bit or low capacitance memory cells
US7376027B1 (en) * 2006-11-07 2008-05-20 Taiwan Semiconductor Manufacturing Co., Ltd. DRAM concurrent writing and sensing scheme
US7643367B2 (en) * 2007-08-15 2010-01-05 Oki Semiconductor Co., Ltd. Semiconductor memory device
US7848131B2 (en) * 2008-10-19 2010-12-07 Juhan Kim High speed ferroelectric random access memory
US20150138863A1 (en) * 2013-11-15 2015-05-21 Lsi Corporation Interleaved write assist for hierarchical bitline sram architectures

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5132930A (en) * 1986-07-31 1992-07-21 Mitsubishi Denki Kabushiki Kaisha CMOS dynamic memory device having multiple flip-flop circuits selectively coupled to form sense amplifiers specific to neighboring data bit lines
EP0523756A3 (en) * 1986-08-15 1993-06-09 Nec Corporation Static random access memory having bi-cmos construction
JPH01267891A (ja) * 1988-04-18 1989-10-25 Seiko Epson Corp 半導体記憶装置
DE59010018D1 (de) * 1989-04-21 1996-02-15 Siemens Ag Statischer Speicher
JP2626160B2 (ja) * 1990-04-27 1997-07-02 日本電気株式会社 半導体メモリ
JP2744144B2 (ja) * 1991-03-14 1998-04-28 株式会社東芝 半導体記憶装置

Also Published As

Publication number Publication date
DE69329788T2 (de) 2001-08-02
EP0593152A2 (en) 1994-04-20
DE69329788D1 (de) 2001-02-01
KR100346356B1 (ko) 2002-11-18
JP3575490B2 (ja) 2004-10-13
JPH06209083A (ja) 1994-07-26
EP0593152B1 (en) 2000-12-27
US5570319A (en) 1996-10-29
EP0593152A3 (en) 1995-10-04

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