JPH01267891A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は半導体記憶装置におけるビット線電位安定化回
路及びビット線の構成に関する。

［従来の技術］ ワード線及びビット線対から成る半導体記憶装置におけ
るビット線電位安定化回路は、例えば特公明６２−１８
９９１　ｒメモリ回路」中に示される第１回及び第４回
に示されるような構成である。上記特許はデータバスに
関するものであるため、ビット線の電位安定化回路、す
なわち図中のビット線り５、Ｄ３、ＤＩＩｌ、ＤＩｌｌ
の上部に電源端子に接続されたＭＯＳトランジスタを有
しており、このＭＯＳトランジスタがその働きをしてい
る。ここで動作を簡単に説明するために、ビット線選択
信号Ｙ＋、Ｙｍをゲート入力とするビット線選択回路を
通して流れる電流を無視して考えると、又メモリセルは
第２図に示すような抵抗２０．２１とＮチャネルＭＯＳ
トランジスタ２２．２３から成るインバータを交差結合
して成る記憶回路と、ワード線１７によってビット線１
８．１９に選択的に接続され、データの読み出し、書き
込みが行なわれるスタティックＲＡＭとする。第２図の
ワード線１７は前記特許の図においてｘ１〜ｘＩ２に対
応し、又ビット線１８．１９はＤｌ、Ｄ、に対応するも
のとする。前記特許の第１及び第４図において、ワード
線ｘ、−ｘｎの全てが非選択レベル、すなわち低レベル
にあると、ビット線Ｄ１、Ｄ　＋　　（Ｄｍ、Ｄｌも同
様な動作となるため、ここでは説明を省略する）は、電
源端子に接続されたＭＯＳトランジスタ、ここで前記電
源端子を高電位側とすると、前記ＭＯＳトランジスタは
ＮチャネルＭＯＳトランジスタであり、ビット線Ｄ１、
Ｄ□に接続される低電位側への経路がないため、ビット
線Ｄ１、Ｄｌは高電圧源よりＮチャネルＭＯＳトランジ
スタのシキイ値電圧だけ下った電位となる０次に例えば
ワード線Ｘ、が選択された場合、すなわち高レベルとな
った場合で、メモリセルＣＩ＋に記憶されているデータ
が、Ｄ。

側が低レベル、Ｄ、側が高レベルになっているものとす
る。この時、ビット線Ｄ１は前記Ｘｔ圧源に接続された
ＮチャネルＭＯＳｌ−ランジスクとメモリセルである前
記第２図に示すＮチャネルＭＯＳトランジスタ２２．２
４によって高電圧源から低電圧源（接続端子）への経路
ができ、ビット線電位は高電圧源に接続されるＮチャネ
ルＭＯＳトランジスタとメモリセル内のＮチャネルＭＯ
Ｓトランジスタ２２．２４の直列回路の能力比によって
決定される電位まで下る。一方ビット線Ｄ１はデータが
高レベル、すなわちメモリセル内のＮチャネルＭＯＳト
ランジスタ２３がオフとなっているため、前述の非選択
時と同様に高電圧源からＮチャネルＭＯＳトランジスタ
のシキイ値電圧下った電位となる。このようにビット線
電位安定化回路、前記従来技術ではＮチャネルＭＯＳト
ランジスタによってビット線電位のメモリセルに記憶さ
れたデータによる変動をＭＯＳトランジスタの能力比に
よって安定化するものである。

〔発明が解決しようとする課題１ 前記特許において、前述の状態のようにワード線Ｘ、が
高レベルで、ビット線Ｄ１に低レベル電位、ビット線り
、に高レベル電位が出力されている状態から、ワード線
ｘＩが非選択となりワード線Ｘ℃が選択となる場合で、
この時メモリセルＣ１２＋がビット線Ｄ１側が高レベル
、ビット線り、側が低レベルのデータを記憶している場
合、ビット線Ｄ１は低レベルから高レベルに、又ビット
線Ｄ＋は高レベルから低レベルに変化することになる。

この時のビット線の電位変化は概略メモリセル内のＮチ
ャネルＭＯＳトランジスタの直列回路、第２図における
２４．２２又は２５．２３の能力とビット線負荷容量に
よって決定される。

一方メモリセルは、大容量化、又半導体記憶装置のチッ
プサイズにより決定される価格を安くするためできるだ
け小さく設計される。従って前述のメモリセル内のＮチ
ャネルＭＯＳトランジスタも能力が小さくなり、その結
果、ビット線の電位変化、すなわちデータの読み出し時
間が大きくなってしまう、このビット線の電位変化は前
述のように概略メモリセルの能力とビット線負荷容量に
より決まるため、ビット線の電位変化量が大きくなれば
なるほどデータの読み出し時間が長くなってしまう、ビ
ット線の電位変化量を小さくする方法として、高電圧源
に接続されたＮチャネルＭＯＳトランジスタの能力を大
きくすることが考えられるが、この方法によりビット線
電位変化量を小さ（すると、ビット線からビットＩｉ！
選択回路を通して接続されるセンスアンプの入力振幅も
小さくなることになり、センスアンプの動作速度を小さ
くすることになってしまう、又センスアンプの動作速度
を下げないため、すなわち増幅度を上げるため、センス
アンプの消費電流の増加、あるいはセンスアンプを直列
に何段か入れることになり、消費電流の増加となってし
まう、一方ビット線の負荷容量は、大容量化に伴い大き
くなる傾向にあり、メモリセルの能力によるビット線の
駆動では読み出し時間を大きくしてしまうことになる。

又、メモリセルアレイをビット線方向に分割する方法が
考えられるが、その場合周辺回路の増加となり、細分割
することはチップサイズの増加となり、半導体記憶装置
の価格を高くしてしまう。

本発明はビット線電位安定化回路の改良と、それにより
ビット線分割を容易に行ない、高速度でかつ消費電流の
小さい、さらには低価格の半導体記憶装置を得ることを
目的とする。

〔課題を解決するための手段１ 本発明の半導体記憶装置は、複数のビット線対と電源供
給端子間にそれぞれ接続するビット線充電用ＭＯＳｌ−
ランジスタとＭＯＳｌ−ランジスタから成る反転増幅器
を含むビット線電位素足化回路を接続する構成で、前記
ビット線を反転増幅器の入力端子に接続し、前記反転増
幅器の出力端子を前記ビット線充電用ＭＯＳトランジス
タのゲート端子に接続し、前記複数の反転増幅器の出力
をビット線選択回路を介して複数の第２のビット線対に
接続し、前記第２のビット線対が第２のビット線選択回
路を介してセンスアンプに接続することを特徴とする。

［実　施　例］ 第１図は本発明の実施例を表わす半導体記憶装置の一部
を示すブロック図である。２はセンスアンプ、３は第２
のビット線対４．５を選択もセンスアンプ２に接続する
第２のビット線選択回路、６はビット線対２６．２７を
選択する選択信号、８は同様にビット線２８．２９の選
択信号、１２．１３はビット線２６．２７の選択用ＭＯ
Ｓトランジスタ４．１４も同様に２８．２９の選択用Ｍ
ＯＳトランジスタ、１０．１１はメモリセル、７１〜７
ｎ、９１〜９ｎはメモリセルな選択するワード線、１５
．１６はビット線電位安定化回路である。第１図は本発
明の目的とするデータ読み出し系を示すブロック図であ
り、ワード線７．〜７ｎ、９１〜９ｎによってメモリセ
ルを選択し、例＾ばメモリセルが第２図の構成の時選択
したワード線が高レベル、その他は低レベルとなり、第
２図のメモリセルにおけるＮチャネルＭＯＳトランジス
タ２４．２５がオンとなりビット線２６．２７にメモリ
セルが接続することになる。ここでワード線７Ｉ〜７ｎ
、９．〜９ｎ等の全てのワード線のうちの１本が選択さ
れる方法でも、７１〜７ｎのｎ本のうちの１本が選択さ
れる方法であっても良い０例えばメモリセル１０が選択
される場合、７１が高レベルとなりビット線対２６．２
７に接続され、ビット線電位安定化回路１５によってビ
ット線２６．２７がメモリセル１０のデータに対応して
変化し、同時にｅット線電位安定化回路１５の出力がビ
ット線選択信号６及び選択回路１２．１３のＭＯＳトラ
ンジスタを通して第２のビット線４．５に接続され、第
２のビット線選択回路３を通してセンスアンプ２に接続
されるものである０次にビット線電位安定化回路の実施
例を一部３図に示す、３０．３１はビット線２６．２７
の充電用ＮチャネルＭＯＳトランジスタ、３４．３５は
反転増幅器を構成するＰチャネルＭＯＳトランジスタ、
３２．３３は同様にＮチャネルＭＯＳトランジスタ、ｌ
は電源端子である。第３図に示す実施例は、反転増幅器
がＰチャネルＭＯＳトランジスタ３４．３５を負荷素子
とする構成の例である。ここで反転増幅器電圧増幅率を
−Ａ、反転増幅器のシキイ値電圧なＶｓ、入力電圧をＶ
ｉ、出力電圧なＶｏとし、ビット線にＩｂが流れている
とき、 １ｂ＝−β３゜（Ｖ　ｏ−Ｖ　ｉ　−Ｖａｎ）　”Ｖｏ
＝−Ａ　　（Ｖｉ−Ｖｓ）＋Ｖｓ と表われ、この２式より、 と簡略的に表わすことができる。Ｉｂ＝Ｏの時、となる
、この２つの■０、Ｖｉの差がメモリセルに記憶された
データによるビット線及び反転増幅器の出力電位の振幅
ということになる。従ってそれぞれの振幅は。

となり、ビット線の振幅、すなわち１ΔＶｉ　ｌは、お
およそ反転増幅器の増幅重分の１の振幅となる。又、反
転増幅器の出力、すなわちビット線選択回路１２．１３
、第２のビット線４．５及び第２のビット線選択回路を
介して接続されるセンスアンプの入力電圧は、ビット線
を通してメモリセルに流れる電流をＮチャネルＭＯＳト
ランジスタ３０．３１で電圧変換した値とほぼ等しい値
となる。従って従来例であ名前記特許に示される窩電圧
源に接続されたＮチャネルＭＯＳｌ−ランジスタと第３
のＮチャネルＭＯＳトランジスタ３０．３１が同一能力
であれば１本発明によるビット線電位安定化回路により
、従来例に比べおおよそ反転増幅重分の１の変化となる
。一方センスアンプの入力電圧は従来例とほとんど変ら
ない振幅が得られる。加えて本発明のビット線負荷容量
は従来例に対してビット線を分割しており、分割数分の
１の容量となっている。この結果、ビット線の電位振幅
は反転増幅器の増加重分の１に、負荷容量は分割数の１
になり、高速度の動作が実現できる。又部２のビット線
は、反転増幅器の出力により駆動できることから、又こ
の反転増幅器は１つの第２のビット線に対して分割数だ
けであることから、チップサイズをほとんど大きくする
ことな（、負荷容量の大きな第２のビット線を大きな能
力で駆動することができる。このように、本発明は駆動
能力の小さいメモリセルにより、分割した負荷容量の小
さいビット線を小さい振幅で動作し、駆動能力の大きな
反転増幅器の出力で負荷容量の大きなビット線を大きな
振幅で動作し、センスアンプを含め高速度に動作する最
適な回路構成を実現するものである。

第４図は本発明の他の実施例であり、反転増幅器をＣＭ
ＯＳインパークの構成とし、ＮチャネルＭＯＳランリス
ク３８．３９のシキイ値電圧だけ下げた電圧を出力する
ものであり、ビット線選択回路１２．１３はＮチャネル
ＭＯＳトランジスタで構成したものである。第４図に示
す例は反転増幅器の中に出力電位のレベルシフト回路を
内蔵し、センスアンプの入力電圧を電源電圧の約２分の
１とし、センスアンプの最も増幅率の大きくなる電位と
したものであり、このレベルシフト回路は反転増幅器と
は別にセンスアンプに到るまでの経路に作ることで同様
の効果を実現することが可能である。

第５図は本発明の他の実施例であり、第２のビット線に
電位安定化回路４０を追加した構成を示す半導体記憶装
置の一部を示すブロック図である１本発明ではこれまで
実施例を示し述べてきたように高速化を達成するもので
あるが、第２のビット線をビット線同様に電位安定化を
はかることで、前述の反転増幅器の能力の大きな出力で
、かつ第２のビット線の電位をも安定化し高速に動作し
、さらにはセンスアンプの入力端子を第２のビット線電
位安定化回路の出力により大きな振幅とし、ビット線の
高速動作に加えて、第２のビット線をさらに高速に動作
させ、しかもセンスアンプをも高速化し、半導体記憶装
置のデータ読み出し系全般にわたる高速化を実現するも
のである。

第６図は第５図に示す本発明の実施例の第２のビット線
電位安定化回路の実施例を示すものであり、４６．４７
は第２のビット線充電用ＮチャネルＭＯ５Ｉ−ランジス
ク、４８．５１は反転増幅器を構成するＰチャネルＭ’
０ＳＩ−ランジスク、４９．５２は同様にＮチャネルＭ
ＯＳトランジスタ、５０．５３は反転増幅器出力をＮチ
ャネルＭＯＳトランジスタによりそのシキイ値電圧だけ
レベルシフトするためのＭＯＳトランジスタ、４４．４
５は第２のビット線選択用ＮチャネルＭＯＳトランジス
タ、４３は第２のビット線選択信号、４１．４２は第２
のビット線選択回路が接続される一対のデータバスであ
る。第６図に示す実施例はビット線及び第２のビット線
電位安定化回路が同じ構成のものであり、第２のビット
線電位安定化回路もビット線電位安定化回路と同様な動
作をし、例えばそれぞれのＭＯＳｌ−ランジスタが同じ
能力で構成されている場合で、ビット線２６が低レベル
のデータ、ビット線２７が高レベルのデータであるとす
る。ビット線選択信号６を含む第２のビット線４．５に
係わる全てが非選択状態の時、又ワード線７１〜７ｎを
含む全てが非選択の時は、ビット線２６．２７及び第２
のビット線４．５は全て同じ電圧レベルとなる０次にワ
ード線７１が選択され前記データがメモリセル１ｏから
出力され、ビット線選択信号６が高レベルとなると、Ｎ
チャネルＭＯＳ）−ランジスタ１２．１３がオン状態と
なり、第２のビット線４が高レベル側に引き上げられる
。一方策２のビット線５はビット線２７が嵩レベル側の
データとなっており、前述の非選択時の電圧レベルのま
まであり、非選択時とほぼ同じ電圧レベルとなる。その
結果、データバス４１は電圧変化せず、４２は低レベル
側に変化し、その変化量はそれぞれの反転増幅器の増幅
率によってビット線からデータバスに致るまで増幅して
センスアンプに入力されることになる。ここで、ビット
線及び第２のビット線の反転増幅器は能力を負荷容量に
合せて設定し、そのシキイ値を同じに設定しても又異な
る値に設定しても可能である。又それぞれの電位安定化
回路の構成を変えても可能である。

第７図に示す本発明の他の実施例はビット線２６．２７
間に電位平衡用ＮチャネルＭＯＳｌ−ランジメタ５９を
、反転増幅器出力３６．３７間に同様にＮチャネルＭＯ
Ｓ）−ランジスタ５８を、第２のビット線及び反転増幅
器出力にＮチャネルＭＯＳトランジスタ５７．５６を接
続した構成であり、メモリセルのデータを読み出す前に
制御信号６０．６１によりビット線、第２のビット線及
び反転増幅器の出力を電位平衡状態とし、前データによ
るそれぞれの電位を平衡状態にしておくことで高速化は
かるものである。

これまで反転増幅器としてＣＭＯＳ構成で述べてきたが
、ＮチャネルＭＯＳトランジスタだけでも可能であり、
又ビット線対の反転増幅器を合成した差動増幅器を用い
て差動出力をビット線充電用ＭＯＳトランジスタのそれ
ぞれのゲート端子に接続する方法も可能である。実施例
では、反転増幅器を常時動作させる例で説明してきたが
、制御信号によって必要な時間だけ動作させる方法でも
可能であり、又ビット線選択信号を含む制御信号によっ
て動作を制御することも可能であり、ビット線選択回路
を電位安定化回路内に含む構成で出力を高インピーダン
スとすることも可能である。

本発明ではビット線を入力端子に接続する反転増幅器と
なる構成であればいかなるものでも可能である。さらに
、ビット線及び第２のビット線の構成は、両方共、一般
に５２線材として使用される金属であっても、又ビット
線は多結晶シリコンを含む配線材で、第２のビット線が
金属等の構成も可能である。

〔発明の効果］ 以上述べてきたように本発明によれば、ビット線と電源
供給端子間に、充電用ＭＯＳトランジスタと反転増幅器
から成るビット線電位安定化回路を接続し、反転増幅器
の出力をビット線選択回路を介して第２のビット線に接
続することで、メモリセルの小さい能力で分割された負
荷容量を小さいビット線を小さい振幅で動作し、反転増
幅器の出力である大きな能力で負荷容量の大きな第２の
ビット線を動作させることになり、最適な負荷容量と駆
動能力を得ることで高速化が実現できる。

又部２のビット線にはビット線選択回路の出力端子だけ
が接続されることになり、第２のビット線の負荷要領を
小さくすることができ、その結果、選択時の負荷容量に
よる消費電流を減少することができる。又、第２のビッ
ト線に充電用ＭＯＳトランジスタと反転増幅器から成る
電位安定化回路を接続することで、反転増幅器２段の増
幅率により増幅された信号がセンスアンプに入力される
ことになり、センスアンプを多段構成することなく、高
速度で動作可能とし、又センスアンプの消費電流を増や
すことなく高速化が可能である。

【図面の簡単な説明】

第１図、第５図は本発明の実施例を示す半導体記憶装置
の一部分のブロック図、第２図はスタティックＲＡＭの
回路図、第３図、第４図、第６図、第７図は本発明の実
施例を示す半導体記憶装置の一部分の回路図である。 １・・・・・電源端子 ２・・・・・センスアンプ ３・・・・・第２のビット線選択回路 ４．５・・・第２のビット線 ６・・・・・ビット線遣択信号 １５．１６・・ビット線電位安定化回路１０．１１・・
メモリセル ２６〜２９・・ビット線 ４０・・・・・第２のビット線電位安定化回路以上 出願人　セイコーエプソン株式会社 代理人　弁理士　上　柳　雅　誉（他１名）第　１　図 第　ＬＦ　　旧

Claims (2)

【特許請求の範囲】
1. （１）複数のメモリセルと、前記メモリセルを選択する
   ワード線と、前記メモリセルに接続する複数のビット線
   対から成る半導体記憶装置において、前記複数のビット
   線対と電源供給端子間にそれぞれ接続するビット線充電
   用ＭＯＳトランジスタとＭＯＳトランジスタから成る反
   転増幅器を含むビット線電位案定化回路を接続する構成
   で、前記ビット線を反転増幅器の入力端子に接続し、前
   記反転増幅器の出力端子を前記ビット線充電用ＭＯＳト
   ランジスタのゲート端子に接続し、前記複数の反転増幅
   器の出力をビット線選択回路を介して複数の第２のビッ
   ト線対に接続し、前記第２のビット線対が第２のビット
   線選択回路を介してセンスアンプに接続することを特徴
   とする半導体記憶装置。
2. （２）請求項１記載の半導体記憶装置において、前記第
   ２のビット線対と電源供給端子間にそれぞれ第２のビッ
   ト線充電用ＭＯＳトランジスタとＭＯＳトランジスタか
   ら成る反転増幅器を含む第２のビット線電位安定化回路
   を接続する構成で、前記第２のビット線を前記反転増幅
   器の入力端子に接続し、前記反転増幅器の出力端子を前
   記第２のビット線充電用ＭＯＳトランジスタのゲート端
   子に接続し、前記複数の反転増幅器の出力を第２のビッ
   ト線選択回路を介してセンスアンプに接続することを特
   徴とする半導体記憶装置。