CN1397954A - 提高了抗软错误能力的半导体存储电路 - Google Patents

提高了抗软错误能力的半导体存储电路 Download PDF

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Abstract

不增加制作工序数，而提高抗软错误能力。具有第1反相电路INV1、第2反相电路INV2和读出电路1的半导体存储电路。第1反相电路INV1的输入端子与第1存储节点a相连接、输出端子与第2存储节点b相连接。第2反相电路INV2的输入端子与存储节点b相连接、输出端子与存储节点a相连接。读出电路1有栅与存储节点a连接的nMOS晶体管NM1、栅与存储节点b连接的pMOS晶体管PM1和使nMOS晶体管NM1及pMOS晶体管PM1的各漏与读出位线RBL1相连接的nMOS晶体管NR1。

Description

提高了抗软错误能力的半导体存储电路
技术领域
本发明涉及提高抗软错误能力的半导体存储电路。
现有技术
图5是作为现有的半导体存储电路一例的SRAM存储芯片的电路图，图中的INV11、INV12是反相电路，a，b是存储节点。图6是由MOS晶体管构成的图5中的INV11、INV12反相电路的电路图，PM11是pMOS晶体管，NM11是nMOS晶体管，IN是输入端子，OUT是输出端子。
下面对其工作过程进行说明。
图6中，当输入端子IN为逻辑上高电平(即电压VDD)时，pMOS晶体管PM11为断开状态，nMOS晶体管NM11为接通状态。因此，输出端子OUT，通过nMOS晶体管NM11与GND线相连接，为逻辑上低电平。反之，当输入端子IN为逻辑上低电平(即GND)时，pMOS晶体管PM11为接通状态，nMOS晶体管NM11为断开状态。因此，输出端子OUT，通过pMOS晶体管PM11与VDD线相连接，为逻辑上高电平。这样，反相电路的输入、输出逻辑上构成互补关系。
在图5中，由于存储节点a和b是互补关系，所以，当存储节点a处于逻辑上高电平状态时，另一个存储节点b，则处于逻辑上低电平状态而稳定。另外，当存储节点a处于逻辑上低电平状态时，另一个存储节点b，则处于逻辑上高电平状态而稳定。如此以来，2个存储节点a和b逻辑上维持相反电平，存在2个稳定状态，从而能够保持其存储的数据。
近年来，作为实现计算机高速化手段之一的多处理器技术被引用，并要求多个中央处理器CPU共享一个公共存储区。换言之，对一个存储器能够从多个端口进行存储的多端口存储器的需求在不断增加。
图7示出了现有的2端口RAM结构的电路图，RAM利用如图5所示的具有存储节点a，b之间的互补关系的2个反相电路INV11和INV12，并可由2个CPU进行存取。图中，NA11是与存储器节点a相连接的nMOS晶体管，NA12是与存储器节点b相连接的nMOS晶体管，INV13是输入端子与存储器节点a相连接的反相电路，NR11是与反相电路INV13的输出相连接的nMOS晶体管，WL11是与nMOS晶体管NA11，12的栅端相连接的字线，BL11，12是分别与nMOS晶体管NA11，12相连接的位线，RL11是与nMOS晶体管NR11的栅端相连接的读出控制线，RBL11是与nMOS晶体管NR11相连接的读出位线。
下面，对其工作进行说明。
当字线WL11处于高电平状态时，nMOS晶体管NA11，12都为接通状态，于是，存储节点a与位线BL11连接，存储节点b与位线BL12连接。在这种情况下，当读出控制线RL11处于高电平时，存储节点a的存储数据，通过反相电路INV13，被输出给位线RBL11。
这样，由CMOS晶体管的反相电路所构成的SRAM和多端口RAM等半导体存储电路，稳定性都非常好，并且只要他们的存储容量和芯片大小处于一定范围，则没有噪声问题。
因为现有的半导体存储电路，有如上述那样的结构，所以，当在限制芯片大小的条件下，增加存储容量时，软错误的发生将是必须解决的课题。半导体存储电路，可列举出由作为外部因素之一的包含在组件里的微量放射性物质所发出的α射线所引起的软错误。当α射线入射到存储单元里时，将产生多个电子空穴对，这些电子空穴对将使存储的数据变化(数据反相)。
伴随微细化，存储节点的节点电容变小，则容易发生软错误。例如，在图7中，由于反相电路INV13与存储节点a相连接，因此，存储节点b的节点电容比存储节点a的节点电容还小。为了不增大2端口RAM的尺寸，却能增加其存储容量，则必须使MOS晶体管的尺寸微细化，结果，存储节点b的节点电容越发变小，使发生软错误的可能性变大。
作为使软错误难以发生的对策，提出了用增加存储节点的节点电容，来防止因α射线产生的电子空穴对，引起的存储数据的数据反相的建议。例如，根据特开平9-270469号公报，通过在存储节点和半导体衬底之间，插入薄的活性区，形成电容器，来增加存储节点的节点电容。
但是，由于这种方法需要用于形成电容器的额外的制作工序，因此出现了增加成本的新问题。另外，也因制作工序数的增加，还可能会招致成品率的下降。
本发明为解决上述问题而进行，目的在于得到不增加制作工序数而提高抗软错误能力的半导体存储电路。
发明内容
本发明提供一种半导体存储电路，包括：第1反相电路，在第1字线处于有源状态时输入端子被连接在与第1位线相连接的第1存储节点、在第2字线处于有源状态时输出端子被连接在与第2位线相连接的第2存储节点；第2反相电路，输入端子与上述第2存储节点相连接、输出端子与上述第1存储节点相连接；第1读出电路，输入端子与上述第1存储节点和上述第2存储节点相连接、输出端子与读出位线相连接，其中，上述第1读出电路，包括：第1MOS晶体管，栅与上述第1存储节点相连接；第2MOS晶体管，栅与上述第2存储节点相连接、漏与上述第1MOS晶体管的漏相连接；第3MOS晶体管，当与栅相连接的读出控制线处于有源状态时，源·漏间导通，而使上述第1MOS晶体管和上述第2MOS晶体管的各自的漏与读出位线相连接。
这里，第1MOS晶体管可以由源接地的nMOS晶体管构成，第2MOS晶体管可以由源接地的pMOS晶体管构成。
第3MOS晶体管可以由nMOS晶体管构成。
第1MOS晶体管可以由源与电源电压相连接的nMOS晶体管构成，第2MOS晶体管可以由源与电源电压相连接的pMOS晶体管构成。
第3MOS晶体管可以由pMOS晶体管构成。
上述半导体存储电路，还要具备至少一个结构与上述第1读出电路相同的，其输入端子与上述第1存储节点和上述第2存储节点相连接，输出端子与第2读出位线相连接的第2读出电路，该第2读出电路的第3MOS晶体管，当与其栅连接的读出控制线处于有源状态时，源·漏间导通，使上述第1MOS晶体管和上述第2MOS晶体管的各自的漏可以与上述第2读出位线相连接。
各第1MOS晶体管可以由源接地的nMOS晶体管构成，各第2MOS晶体管可以由源接地的pMOS晶体管构成。
各第3MOS晶体管可以由nMOS晶体管构成。
各第1MOS晶体管可以由源与电源电压相连接的nMOS晶体管构成，各第2MOS晶体管可以由源与电源电压相连接的pMOS晶体管构成。
各第3MOS晶体管可以由pMOS晶体管构成。
附图说明
图1为本发明实施方式1的半导体存储电路的电路图。
图2为本发明实施方式2的半导体存储电路的电路图。
图3为本发明实施方式3的半导体存储电路的电路图。
图4为本发明实施方式4的半导体存储电路的电路图。
图5为现有的半导体存储电路的2个反相电路的电路图。
图6为图5中的各反相电路的内部晶体管的电路图。
图7为现有的半导体存储电路的电路图。
符号说明
a：存储节点(第1存储节点)
b：存储节点(第2存储节点)
BL1：位线(第1位线)
BL2：位线(第2位线)
BL11、BL12：位线
INV1：反相电路(第1反相电路)
INV2：反相电路(第2反相电路)
INV11、INV12、INV13：反相电路
NA1、NA2：nMOS晶体管
NA11、NA12：nMOS晶体管
NM1、NM2：nMOS晶体管(第1nMOS晶体管)
NR1、NR2：nMOS晶体管(第3nMOS晶体管)
NR11：nMOS晶体管
PM1、PM2：pMOS晶体管(第2MOS晶体管)
PR1、PR2：pMOS晶体管(第3MOS晶体管)
RBL1、RBL2：读出位线
RBL11：读出位线
RL1、RL2：读出控制线
RL11：读出控制线
WL1：字线(第1字线)
WL2：字线(第2字线)
WL11：字线
实施方式
下面对本发明的一个实施方式进行说明。
实施方式1
图1示出了本发明的实施方式1的半导体存储电路的电路图，图中INV1和INV2是存在有互补关系的反相电路(第1反相电路，第2反相电路)，a和b是存储节点(第1存储节点，第2存储节点)，NA1是与存储器节点a相连接的nMOS晶体管，NA2是与存储节点b相连接的nMOS晶体管，NM1是栅与存储节点a相连接、源与GND相连接的nMOS晶体管(第1MOS晶体管)，PM1是栅与存储节点b相连接、源与GND相连接、漏与nMOS晶体管NM1的漏相连接的pMOS晶体管(第2MOS晶体管)，NR1是源与nMOS晶体管NM1、pMOS晶体管PM1各自的漏相连接的nMOS晶体管(第3MOS晶体管)，WL1，2分别是与nMOS晶体管NA1，2的栅相连接的字线(第1字线，第2字线)，BL1，2分别是与nMOS晶体管NA1，2相连接的位线(第1位线，第2位线)，RL1是与nMOS晶体管NR1的栅相连接的读出控制线，RBL1是与nMOS晶体管NR1相连接的读出位线。另外，1是由nMOS晶体管NM1、pMOS晶体管PM1和nMOS晶体管NR1组成的读出电路。
下面，对其工作过程进行说明。
当字线WL1，2都处于高电平状态(有源状态)情况下，则nMOS晶体管NA1，2都处于接通状态，从而，将存储节点a连接到位线BL1上，存储节点b连接到位线BL2上。这时，当存储节点a处于逻辑上高电平(因此，存储节点b处于逻辑上低电平)时，nMOS晶体管NM1和pMOS晶体管PM1都为接通状态，它们的漏都与GND连接。因此，在读出位线RBL1被预先充电为高电平状态下，当读出控制线RL1处于高电平(有源状态)时，则nMOS晶体管NR1成为接通状态，结果，被预先充电为高电平的读出位线RBL1上的电荷放电，读出位线RBL1变化为逻辑上低电平。
反之，当存储节点a处于逻辑上低电平(因此，存储节点b处于逻辑上高电平)时，nMOS晶体管NM1和pMOS晶体管PM1都为断开状态。因此，在读出位线RBL1被预先充电为高电平状态下，当读出控制线RL1处于高电平时，即使nMOS晶体管NR1成为接通状态，结果，被预先充电为高电平的读出位线RBL1上的电荷也不放电，读出位线RBL1保持为逻辑上高电平。
这样，即使用由nMOS晶体管NM1，pMOS晶体管PM1和nMOS晶体管NR1所组成的读出电路1，读出存储节点a和b的存储数据时，也不会对存储节点a和b的存储数据的保持状态带来任何影响。另外，由于nMOS晶体管NM1的栅被作为电容加在存储节点a上，pMOS晶体管PM1的栅被作为电容加在存储节点b上，则与现有的半导体存储电路相比较，存储节点a和b的节点电容变大。因此，由于外部因素，如α射线，所引起的数据变化(数据反相)变得难于发生，从而能提高抗软错误能力。而在这种情况下，制作工序并没有增加。另外，由于pMOs晶体管PM1促进了被予充电为高电平的读出位线RBL1的电荷放电，从而，加快了读出位线RBL1从逻辑上高电平变为低电平的速度。
如上所述，按本实施方式1，在不增加制作工序，能够提高抗软错误能力的同时，与现有的半导体存储电路相比较，还加快了电路的工作速度。
实施方式2
图2是有关本发明的实施方式2的半导体存储电路的电路图。图中，与图1的实施方式1相同的主要构成部分，都使用相同的符号表示，所以不再赘述，仅对与实施方式1不同的构成部分进行说明。图2中，1a是由nMOS晶体管NM1、pMOS晶体管PM1和pMOS晶体管PR1组成的读出电路。在读出电路1a中，nMOS晶体管NM1、pMOS晶体管PM1的源都与电源VDD连接，也就是与逻辑上高电平的固定电位相连接。另外，PR1是与nMOS晶体管NM1、pMOS晶体管PM1的各自的漏和读出位线RBL1连接的pMOS晶体管(第3MOS晶体管)。
下面对其工作过程进行说明。
当字线WL1，2都处于高电平状态(有源状态)情况下，则nMOS晶体管NA1，2都处于接通状态，从而，将存储节点a连接到位线BL1上，存储节点b连接到位线BL2上。这时，当存储节点a处于逻辑上高电平(因此，存储节点b处于逻辑上低电平)时，nMOS晶体管NM1和pMOS晶体管PM1都为接通状态，它们的漏都与VDD连接。因此，在读出位线RBL1被预先充电为低电平状态下，当读出控制线RL1处于低电平(有源状态)时，则pMOS晶体管PR1成为接通状态，结果，被预先充电为低电平的读出位线RBL1，由于VDD的电荷充电，而成为逻辑上高低电平。
反之，当存储节点a处于逻辑上低电平(因此，存储节点b处于逻辑上高电平)时，nMOS晶体管NM1和pMOS晶体管PM1都为断开状态。因此，在读出位线RBL1被预先充电为低电平状态下，当读出控制线RL1处于低电平时，即使pMOS晶体管PR1成为接通状态，结果，被预先充电为低电平的读出位线RBL1仍维持低电平。
这样，即使用由nMOS晶体管NM1、pMOS晶体管PM1和pMOS晶体管PR1所组成的读出电路1a，读出存储节点a和b的存储数据时，也不会对存储节点a和b的存储数据的保持状态带来任何影响。另外，由于nMOS晶体管NM1的栅被作为电容加在存储节点a上，pMOS晶体管PM1的栅被作为电容加在存储节点b上，则与现有的半导体存储电路相比较，存储节点a和b的节点电容变大。因此，由于外部因素，如α射线，所引起的数据变化(数据反相)变得难于发生，从而能提高抗软错误能力。而在这种情况下，制作工序并没有增加。另外，由于pMOs晶体管PM1促进了从VDD向被予充电为低电平的读出位线RBL1的电荷充电，从而，加快了读出位线RBL1从逻辑上低电平变为高电平的速度。
如上所述，按本实施方式2，与实施方式1一样，在不增加制作工序，能够提高抗软错误能力的同时，与现有的半导体存储电路相比较，还加快了电路的工作速度。
实施方式3
图3是有关本发明的实施方式3的半导体存储电路的电路图。图中，与图1的实施方式1相同的主要构成部分，都使用相同的符号表示，所以不再赘述，仅对与实施方式1不同的构成部分进行说明。
图3中，2是由pMOS晶体管PM2、nMOS晶体管NM2和nMOS晶体管NR2组成的第2读出电路。在读出电路2中，nMOS晶体管NM2的栅与存储节点a、源与GND相连接。pMOS晶体管PM2的栅与存储节点b、源与GND、漏与nMOS晶体管NM2的漏相连接。nMOS晶体管NR2的源与nMOS晶体管NM2和pMOS晶体管PM2各自的漏、栅与读出控制线RL2、漏与读出位线RBL2相连接。
也就是说，在实施方式3，追加了与实施方式1中的由pMOS晶体管PM1、nMOS晶体管NM1和nMOS晶体管NR1组成的读出电路1(把它作为第1读出电路)并联的，由pMOS晶体管PM2、nMOS晶体管NM2和nMOS晶体管NR2组成的第2读出电路2。因此，实施方式3中的半导体存储电路，设有2个读出端口。
第2读出电路2的工作与实施方式1中的第1读出电路1的工作，完全相同，所以不再赘述。
即使用第1读出电路1和第2读出电路2，读出存储节点a和b的存储数据，也不会对存储节点a和b的存储数据的保持状态带来任何影响。另外，由于nMOS晶体管NM1、NM2的2个栅，被作为电容加在存储节点a上，pMOS晶体管PM1、PM2的2个栅，被作为电容加在存储节点b上，因此与实施方式1的半导体存储电路相比较，存储节点a和b的节点电容变得更大。因此，由于外部因素，如α射线，所引起的数据变化(数据反相)变得更难发生，从而更能进一步提高抗软错误能力。而在这种情况下，制作工序并没有增加。另外，由于pMOS晶体管PM1、PM2促进了被予充电为高电平的读出位线RBL1，2的电荷放电，从而，加快了读出位线RBL1，2从逻辑上高电平变为低电平的速度。
上述实施方式3中，已对设置有2个端口的半导体存储电路进行了说明，即使有三个以上的多个读出端口时，也同样不会对存储节点a，b的存储数据的保持状态带来任何影响。另外，存储节点a，b的节点电容变得更大，由于外部因素，如α射线，所引起的数据变化(数据反相)变得极其难于发生，能够实现非常高的抗软错误能力。多个读出电路的制作工序也和单一的读出电路的制作工序相同。
这样以来，按本实施方式3可以得到，即使在具有多个读出端口的情况下，也能在不增加制作工序，进一步提高抗软错误能力的同时，与现有的半导体存储电路相比较，还加快了电路的工作速度的效果。
实施方式4
图4是有关本发明的实施方式4的半导体存储电路的电路图。图中，与图2的实施方式2相同的主要构成部分，都使用相同的符号表示，所以不再赘述，仅对与实施方式2不同的构成部分进行说明。
图4中，2a是由pMOS晶体管PM2、nMOS晶体管NM2和pMOS晶体管PR2组成的第2读出电路。在读出电路2中，nMOS晶体管NM2的栅与存储节点a、源与电压VDD相连接。pMOS晶体管PM2的栅与存储节点b、源与电压VDD、漏与nMOS晶体管NM2的漏相连接。pMOS晶体管PR2的源与nMOS晶体管NM2和pMOS晶体管PM2的各自的漏、栅与读出控制线RL2、漏与读出位线RBL2相连接。
也就是说，在实施方式4，追加了与实施方式2中的，由pMOS晶体管PM1、nMOS晶体管NM1和pMOS晶体管PR1组成的读出电路1a(把它作为第1读出电路)并联的由pMOS晶体管PM2、nMOS晶体管NM2和pMOS晶体管PR2组成的第2读出电路2a。因此，实施方式4中的半导体存储电路中，设有2个读出端口。
第2读出电路2a的工作与实施方式2中的第1读出电路1a的工作，完全相同，所以不再赘述。
即使用第1读出电路1a和第2读出电路2a，读出存储节点a和b的存储数据，也不会对存储节点a和b的存储数据的保持状态带来任何影响。另外，由于nMOS晶体管NM1、NM2的2个栅，被作为电容加在存储节点a上，pMOS晶体管PM1、PM2的2个栅，被作为电容加在存储节点b上，因此，与实施方式2的半导体存储电路相比较，存储节点a和b的节点电容变得更大。因此，由于外部因素，如α射线，所引起的数据变化(数据反相)变得更难发生，从而更能进一步提高抗软错误能力。而在这种情况下，制作工序并没有增加。另外，由于pMOs晶体管PM1、PM2促进了从VDD向被予充电为低电平的读出位线RBL1，2的电荷充电，从而，加快了读出位线RBL1，2从逻辑上低电平变为高电平的速度。
上述实施方式4中，已对设置有2个端口的半导体存储电路进行了说明，即使有三个以上的多个读出端口时，也同样不会对存储节点a，b的存储数据的保持状态带来任何影响。另外，存储节点a，b的节点电容变得更大，由于外部因素，如α射线，所引起的数据变化(数据反相)变得极其难于发生，能够实现非常高的抗软错误能力。多个读出电路的制作工序也和单一的读出电路的制作工序相同。
这样以来，按本实施方式4可以得到，即使在具有多个读出端口的情况下，也能在不增加制作工序，进一步提高抗软错误能力的同时，与现有的半导体存储电路相比较，还加快了电路的工作速度的效果。
发明的效果
本发明的效果如下：
如上所述，本发明半导体存储电路是由第1反相电路、第2反相电路、第1MOS晶体管、第2MOS晶体管、第3MOS晶体管组成。第1反相电路的输入端子，在第1字线处于有源状态时，被连接在与第1位线相连接的第1存储节点上、输出端子，在第2字线处于有源状态时，被连接在与第2位线相连接的第2存储节点上；第2反相电路的输入端子，与第2存储节点相连接、输出端子，与第1存储节点相连接；第1MOS晶体管的栅与第1存储节点相连接；第2MOS晶体管的栅与第2存储节点相连接、漏与第1MOS晶体管的漏相连接；第3MOS晶体管，在与其栅相连接的读出控制线，处于有源状态时，源·漏间接通，并使第1MOS晶体管和第2MOS晶体管的漏与读出位线相连接。所以，这样构成的半导体存储电路具有在不增加制作工序，能进一步提高抗软错误能力的同时，与现有的半导体存储电路相比较，还加快了电路的工作速度的效果。
本发明的半导体存储电路，是将由第1MOS晶体管、第2MOS晶体管、第3MOS晶体管构成的多个读出电路，与第1存储节点和第2存储节点并联连接；当与各读出电路独立连接的读出控制线处于有源状态时，在处于有源状态的读出电路中，第3MOS晶体管的源·漏间接通，第1MOS晶体管和第2MOS晶体管的漏与位线相连接。所以，这种结构的半导体存储电路，即使在有多个读出端口的情况下，也具有不增加制作工序，在能更进一步提高抗软错误能力的同时，与现有的半导体存储电路相比较，更加快了电路的工作速度的效果。
本发明的半导体存储电路，由于其第1MOS晶体管，由pMOS晶体管构成，第2MOS晶体管，由nMOS晶体管构成，因此具有在提高存储节点的稳定性的同时，还加快了读出存取速度的效果。
本发明的半导体存储电路，由于其第3MOS晶体管，由nMOS或pMOS晶体管构成，所以具有使图案设计变得容易的同时，还不至于造成制作工序增加的效果。

Claims (10)

1.一种半导体存储电路，包括：
第1反相电路，在第1字线处于有源状态时输入端子被连接在与第1位线相连接的第1存储节点、在第2字线处于有源状态时输出端子被连接在与第2位线相连接的第2存储节点；
第2反相电路，输入端子与上述第2存储节点相连接、输出端子与上述第1存储节点相连接；
第1读出电路，输入端子与上述第1存储节点和上述第2存储节点相连接、输出端子与读出位线相连接，
其中，上述第1读出电路，包括：
第1MOS晶体管，栅与上述第1存储节点相连接；
第2MOS晶体管，栅与上述第2存储节点相连接、漏与上述第1MOS晶体管的漏相连接；
第3MOS晶体管，当与栅相连接的读出控制线处于有源状态时，源·漏间导通，而使上述第1MOS晶体管和上述第2MOS晶体管的各自的漏与读出位线相连接。
2.权利要求1所记载的半导体存储电路，其特征在于：
第1MOS晶体管由源接地的nMOS晶体管构成，第2MOS晶体管由源接地的pMOS晶体管构成。
3.权利要求2所记载的半导体存储电路，其特征在于：
第3MOS晶体管由nMOS晶体管构成。
4.权利要求1所记载的半导体存储电路，其特征在于：
第1MOS晶体管由源与电源电压相连接的nMOS晶体管构成，第2MOS晶体管由源与电源电压相连接的pMOS晶体管构成。
5.权利要求4所记载的半导体存储电路，其特征在于：
第3MOS晶体管由pMOS晶体管构成。
6.权利要求1所记载的半导体存储电路，其特征在于：
上述半导体存储电路，还包括至少一个结构与上述第1读出电路相同的，其输入端子与上述第1存储节点和上述第2存储节点相连接，输出端子与第2读出位线相连接的第2读出电路，该第2读出电路的第3MOS晶体管，当与其栅连接的读出控制线处于有源状态时，其源·漏间导通，而使上述第1MOS晶体管和上述第2MOS晶体管的各自的漏与上述第2读出位线相连接。
7.权利要求6所记载的半导体存储电路，其特征在于：
各第1MOS晶体管由源接地的nMOS晶体管构成，各第2MOS晶体管由源接地的pMOS晶体管构成。
8.权利要求7所记载的半导体存储电路，其特征在于：
各第3MOS晶体管由nMOS晶体管构成。
9.权利要求6所记载的半导体存储电路，其特征在于：
各第1MOS晶体管由源与电源电压相连接的nMOS晶体管构成，各第2MOS晶体管由源与电源电压相连接的pMOS晶体管构成。
10.权利要求9所记载的半导体存储电路，其特征在于：
各第3MOS晶体管由nMOS晶体管构成。
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