KR20030011232A - 소프트 에러 내성을 향상시킨 반도체 기억 회로 - Google Patents

소프트 에러 내성을 향상시킨 반도체 기억 회로 Download PDF

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KR20030011232A
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오쿠다쇼지
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명에 따르면, 제조 공정수를 증가시키는 일없이, 소프트 에러 내성을 향상시킨다.
제 1 인버터 회로 INV1과, 제 2 인버터 회로 INV2와, 판독 회로(1)를 구비한 반도체 기억 회로에 있어서, 제 1 인버터 회로 INV1은, 입력 단자가 제 1 기억 노드 a에 접속되고, 출력 단자가 제 2 기억 노드 b에 접속되어 있다. 제 2 인버터 회로 INV2는, 입력 단자가 기억 노드 b에 접속되고, 출력 단자가 기억 노드 a에 접속되어 있다. 판독 회로(1)는, 기억 노드 a에 게이트 단자가 접속된 nMOS 트랜지스터 NM1과, 기억 노드 b에 게이트 단자가 접속된 pMOS 트랜지스터 PM1과, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1의 각 드레인을 판독 비트선 RBL1에 접속시키는 nMOS 트랜지스터 NR1을 갖는다.

Description

소프트 에러 내성을 향상시킨 반도체 기억 회로{SEMICONDUCTOR MEMORY WITH IMPROVED SOFT ERROR RESISTANCE}
본 발명은 소프트 에러 내성을 향상시키는 반도체 기억 회로에 관한 것이다.
도 5는 종래의 반도체 기억 회로의 일례인 SRAM의 메모리 코어 회로도로서,도면에서, INV11, INV12는 인버터 회로, a, b는 기억 노드이다. 도 6은 도 5의 인버터 회로 INV11, INV12를 MOS 트랜지스터로 구성한 경우의 회로도이며, PM11은 pMOS 트랜지스터, NM11은 nMOS 트랜지스터, IN은 입력 단자, OUT는 출력 단자이다.
다음으로 동작에 대하여 설명한다.
도 6에 있어서, 입력 단자 IN이 논리적으로 하이 레벨(즉, 전압 VDD)인 경우에는, pMOS 트랜지스터 PM11은 오프 상태이고, nMOS 트랜지스터 NM11은 온 상태이다. 따라서, 출력 단자 OUT는 nMOS 트랜지스터 NM11에 의해서 GND선에 접속되어, 논리적으로 로우 레벨로 된다. 반대로, 입력 단자 IN이 논리적으로 로우 레벨(즉, GND)인 경우에는, pMOS 트랜지스터 PM11은 온 상태이고, nMOS 트랜지스터 NM11은 오프 상태이다. 따라서, 출력 단자 OUT는 pMOS 트랜지스터 PM11에 의해서 VDD선에 접속되어, 논리적으로 하이 레벨로 된다. 이와 같이, 인버터 회로는 입력의 논리와 출력의 논리가 상보 관계로 된다.
도 5에 있어서, 각 기억 노드 a, b는 서로 상보 관계이기 때문에, 한쪽의 기억 노드 a가 논리적으로 하이 레벨의 상태인 경우에는, 다른쪽의 기억 노드 b는 논리적으로 로우 레벨의 상태로 되어 안정된다. 또한, 한쪽의 기억 노드 a가 논리적으로 로우 레벨의 상태인 경우에는, 다른쪽의 기억 노드 b는 논리적으로 하이 레벨의 상태로 되어 안정된다. 이와 같이, 2개의 기억 노드 a, b가 논리적으로 반대 레벨을 유지함으로써, 2개의 안정한 상태가 존재하여, 그 기억 데이터를 유지할 수 있다.
한편, 최근에는 컴퓨터의 고속화를 실현하는 수단의 하나로서, 멀티프로세서기술이 도입되어 오고 있으며, 복수의 CPU가 하나의 메모리 영역을 공유하는 것이 요구되고 있다. 즉, 하나의 메모리에 대하여 복수의 포트로부터 액세스를 가능하게 한 멀티포트 메모리의 요구가 높아지고 있다.
도 7은 도 5에서의 각 기억 노드 a, b가 서로 상보 관계에 있는 2개의 인버터 회로 INV11, INV12를 이용하여, 2개의 CPU로부터 액세스 가능한 종래의 2 포트 RAM의 회로도로서, 도면에서, NA11은 기억 노드 a에 접속된 nMOS 트랜지스터, NA12는 기억 노드 b에 접속된 nMOS 트랜지스터, INV13은 기억 노드 a에 입력이 접속된 인버터 회로, NR11은 인버터 회로 INV13의 출력에 접속된 nMOS 트랜지스터, WL11은 nMOS 트랜지스터 NA11, NA12의 게이트 단자에 접속된 워드선, BL11, BL12는 각각 nMOS 트랜지스터 NA11, NA12에 접속된 비트선, RL11은 nMOS 트랜지스터 NR11의 게이트 단자에 접속된 판독 제어선, RBL11은 nMOS 트랜지스터 NR11에 접속된 판독 비트선이다.
다음으로 동작에 대하여 설명한다.
워드선 WL11이 하이 레벨의 상태인 경우에는, nMOS 트랜지스터 NA11, NA12는 모두 온 상태로 되고, 기억 노드 a는 비트선 BL11에 접속되며, 기억 노드 b는 비트선 BL12에 접속된다. 이 경우에 있어서, 판독 제어선 RL11이 하이 레벨로 되면, 기억 노드 a의 기억 데이터가 인버터 회로 INV13을 거쳐서 판독 비트선 RBL11로 출력된다.
이와 같이, CMOS 트랜지스터의 인버터 회로로 구성한 SRAM이나 멀티포트 RAM 등의 반도체 기억 회로는 대단히 안정성이 좋아, 어느 정도의 기억 용량이나 칩 사이즈의 조건에서는, 노이즈에 대해서도 문제로는 되지 않았다.
종래의 반도체 기억 회로는 이상과 같이 구성되어 있기 때문에, 칩 사이즈를 제한한 조건에서 기억 용량을 증가시킨 경우에는, 소프트 에러가 발생한다고 하는 문제가 있었다. 반도체 기억 회로에서는, 외적 요인의 하나로서, 패키지에 포함되는 미량의 방사성 물질로부터 방출되는 α선에 기인한, 소위 소프트 에러를 들 수 있다. 이 α선이 메모리 셀 내에 입사했을 때에 다수의 전자 정공쌍을 생성하여, 그것이 기억 데이터를 데이터 변경(데이터 반전)시킨다.
소프트 에러는 미세화에 따라 기억 노드의 노드 용량이 작아짐에 따라서 발생되기 쉬어진다. 예컨대, 도 7에 있어서, 기억 노드 a에는 인버터 회로 INV13이 접속되어 있기 때문에, 기억 노드 b의 노드 용량은 기억 노드 a의 노드 용량보다도 작다. 2 포트 RAM의 사이즈를 크게 하는 일없이 그 기억 용량을 증가하기 위해서는, MOS 트랜지스터의 사이즈를 미세화해야 하며, 그 결과, 기억 노드 b의 노드 용량은 점점 더 작아지고, 소프트 에러가 발생할 확률도 높아진다.
소프트 에러가 발생되기 어렵게 하는 대책으로서, 기억 노드의 노드 용량을 증가시킴으로써, α선에 의해서 발생한 전자 정공쌍에 의한 기억 데이터의 데이터 반전을 방지하는 제안이 제시되어 있다. 예컨대, 일본 특허 공개 평성 제 9-270469 호 공보에 따르면, 기억 노드와 반도체 기판 사이에 얇은 활성 영역을 개재시킴으로써 캐패시터를 형성하고, 이것에 이해 기억 노드의 노드 용량을 증가시키고 있다.
그러나, 이 방법은 캐패시터 형성을 위한 여분의 제조 공정을 필요로 하기 때문에, 비용이 증가한다고 하는 새로운 문제가 발생한다. 또한, 제조 공정수가 증가되므로, 양품률의 저하를 초래할 우려도 있다.
본 발명은 상기한 바와 같은 문제를 해결하기 위해서 이루어진 것으로, 제조 공정수를 증가시키는 일없이, 소프트 에러 내성을 향상시킨 반도체 기억 회로를 얻는 것을 목적으로 한다.
도 1은 본 발명의 실시예 1에서의 반도체 기억 회로의 회로도,
도 2는 본 발명의 실시예 2에서의 반도체 기억 회로의 회로도,
도 3은 본 발명의 실시예 3에서의 반도체 기억 회로의 회로도,
도 4는 본 발명의 실시예 4에서의 반도체 기억 회로의 회로도,
도 5는 종래의 반도체 기억 회로에서의 2개의 인버터 회로의 회로도,
도 6은 도 5에서의 각 인버터 회로의 내부 트랜지스터의 회로도,
도 7은 종래의 반도체 기억 회로의 회로도.
도면의 주요 부분에 대한 부호의 설명
a : 기억 노드(제 1 기억 노드)
b : 기억 노드(제 2 기억 노드)
BL1 : 비트선(제 1 비트선)
BL2 : 비트선(제 2 비트선)
BL11, BL12 : 비트선
INV1 : 인버터 회로(제 1 인버터 회로)
INV2 : 인버터 회로(제 2 인버터 회로)
INV11, INV12, INV13 : 인버터 회로
NA1, NA2, NA11, NA12, NR11 : nMOS 트랜지스터
NM1, NM2 : nMOS 트랜지스터(제 1 MOS 트랜지스터)
NR1, NR2 : nMOS 트랜지스터(제 3 MOS 트랜지스터)
PM1, PM2 : pMOS 트랜지스터(제 2 MOS 트랜지스터)
PR1, PR2 : pMOS 트랜지스터(제 3 MOS 트랜지스터)
RBL1, RBL2 : 판독 비트선
RBL11 : 판독 비트선
RL1, RL2, RL11 : 판독 제어선
WL1 : 워드선(제 1 워드선)
WL2 : 워드선(제 2 워드선)
WL11 : 워드선
본 발명에 따르면, 제 1 워드선이 액티브 상태일 때에 제 1 비트선에 접속되는 제 1 기억 노드에 입력 단자가 접속되고, 제 2 워드선이 액티브 상태일 때에 제 2 비트선에 접속되는 제 2 기억 노드에 출력 단자가 접속된 제 1 인버터 회로와, 상기 제 2 기억 노드에 입력 단자가 접속되고 상기 제 1 기억 노드에 출력 단자가 접속된 제 2 인버터 회로와, 입력 단자가 상기 제 1 기억 노드와 상기 제 2 기억 노드에 접속되고, 출력 단자가 판독 비트선에 접속된 제 1 판독 회로를 구비하며, 상기 제 1 판독 회로는, 상기 제 1 기억 노드에 게이트 단자가 접속된 제 1 MOS 트랜지스터와, 상기 제 2 기억 노드에 게이트 단자가 접속되고 상기 제 1 MOS 트랜지스터의 드레인에 드레인이 접속된 제 2 MOS 트랜지스터와, 게이트 단자에 접속된 판독 제어선이 액티브 상태일 때에 소스·드레인 간이 도통되어 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터의 각 드레인을 판독 비트선에 접속시키는제 3 MOS 트랜지스터를 구비한 반도체 기억 회로가 제공된다.
여기서, 제 1 MOS 트랜지스터는 소스가 접지된 nMOS 트랜지스터로 구성되고, 제 2 MOS 트랜지스터는 소스가 접지된 pMOS 트랜지스터로 구성되더라도 된다.
제 3 MOS 트랜지스터는 nMOS 트랜지스터로 구성되더라도 된다.
제 1 MOS 트랜지스터는 소스가 전원 전압에 된 nMOS 트랜지스터로 구성되고, 제 2 MOS 트랜지스터는 소스가 전원 전압에 접속된 pMOS 트랜지스터로 구성되더라도 된다.
제 3 MOS 트랜지스터는 pMOS 트랜지스터로 구성되더라도 된다.
상기 반도체 기억 회로는, 상기 제 1 판독 회로와 동일한 구성이며, 그 입력 단자가 상기 제 1 기억 노드와 상기 제 2 기억 노드에 접속되고, 출력 단자가 제 2 판독 비트선에 접속된 적어도 하나의 2의 판독 회로를 더 구비하며, 해당 제 2 판독 회로의 제 3 MOS 트랜지스터는 그 게이트에 접속된 판독 제어선이 액티브 상태일 때에 그 소스·드레인 간을 도통시켜 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터의 각 드레인을 상기 제 2 판독 비트선에 접속시키더라도 무방하다.
각 제 1 MOS 트랜지스터는 소스가 접지된 nMOS 트랜지스터로 구성되고, 각 제 2 MOS 트랜지스터는 소스가 접지된 pMOS 트랜지스터로 구성되더라도 무방하다.
각 제 3 MOS 트랜지스터는 nMOS 트랜지스터로 구성되더라도 된다.
각 제 1 MOS 트랜지스터는 소스가 전원 전압에 접속된 nMOS 트랜지스터로 구성되고, 각 제 2 MOS 트랜지스터는 소스가 전원 전압에 접속된 pMOS 트랜지스터로 구성되더라도 무방하다.
각 제 3 MOS 트랜지스터는 pMOS 트랜지스터로 구성되더라도 무방하다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하, 본 발명의 일 실시예를 설명한다.
(실시예 1)
도 1은 본 발명의 실시예 1에서의 반도체 기억 회로의 회로도로서, 도면에서, INV1, INV2는 서로 상보 관계에 있는 인버터 회로(제 1 인버터 회로, 제 2 인버터 회로), a, b는 기억 노드(제 1 기억 노드, 제 2 기억 노드), NA1은 기억 노드 a에 접속된 nMOS 트랜지스터, NA2는 기억 노드 b에 접속된 nMOS 트랜지스터, NM1은 기억 노드 a에 게이트 단자가 접속되고 GND에 소스가 접속된 nMOS 트랜지스터(제 1 MOS 트랜지스터), PM1은 기억 노드 b에 게이트 단자가 접속되고 GND에 소스가 접속되며 nMOS 트랜지스터 NM1의 드레인에 드레인이 접속된 pMOS 트랜지스터(제 2 MOS 트랜지스터), NR1은 nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1의 각 드레인에 소스가 접속된 nMOS 트랜지스터(제 3 MOS 트랜지스터), WL1, WL2는 각각 nMOS 트랜지스터 NA1, NA2의 게이트 단자에 접속된 워드선(제 1 워드선, 제 2 워드선), BL1, BL2는 각각 nMOS 트랜지스터 NA1, NA2에 접속된 비트선(제 1 비트선, 제 2 비트선), RL1은 nMOS 트랜지스터 NR1의 게이트 단자에 접속된 판독 제어선, RBL1은 nMOS 트랜지스터 NR1에 접속된 판독 비트선이다. 또한, (1)은 nMOS 트랜지스터 NM1, pMOS 트랜지스터 PM1 및 nMOS 트랜지스터 NR1로 이루어지는 판독 회로이다.
다음으로 동작에 대하여 설명한다.
워드선 WL1, WL2가 하이 레벨의 상태(액티브 상태)일 경우에는, nMOS 트랜지스터 NA1, NA2는 모두 온 상태로 되어, 기억 노드 a는 비트선 BL1에 접속되고, 기억 노드 b는 비트선 BL2에 접속된다. 현재, 기억 노드 a가 논리적으로 하이 레벨(따라서, 기억 노드 b는 논리적으로 로우 레벨)인 경우에는, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1은 모두 온 상태로 되고, 이들의 각 드레인은 모두 GND에 접속된다. 따라서, 판독 비트선 RBL1이 하이 레벨로 프리차지된 상태에서, 판독 제어선 RL1이 하이 레벨(액티브 상태)로 되면, nMOS 트랜지스터 NR1이 온 상태로 되어, 하이 레벨로 프리차지된 판독 비트선 RBL1의 전하가 방전되고, 판독 비트선 RBL1은 논리적으로 로우 레벨로 변화된다.
반대로, 기억 노드 a가 논리적으로 로우 레벨(따라서, 기억 노드 b는 논리적으로 하이 레벨)인 경우에는, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1은 모두 오프 상태로 된다. 따라서, 판독 비트선 RBL1이 하이 레벨로 프리차지된 상태에서, 판독 제어선 RL1이 하이 레벨로 되어, nMOS 트랜지스터 NR1이 온 상태로 되어도, 하이 레벨로 프리차지된 판독 비트선 RBL1의 전하는 방전되지 않고, 판독 비트선 RBL1은 논리적으로 하이 레벨을 유지한다.
이와 같이, nMOS 트랜지스터 NM1, pMOS 트랜지스터 PM1 및 nMOS 트랜지스터 NR1로 이루어지는 판독 회로(1)에 의해서 기억 노드 a, b의 기억 데이터를 판독한 경우에도, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, nMOS 트랜지스터 NM1의 게이트 단자는 기억 노드 a에 용량으로서부가되고, pMOS 트랜지스터 PM1의 게이트 단자는 기억 노드 b에 용량으로서 부가되기 때문에, 기억 노드 a, b의 노드 용량이 종래의 반도체 기억 회로에 비하여 커진다. 이것에 의해, α선에 기인한 외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다. 또한, 이 경우에 제조 공정이 증가하는 경우도 없다. 또한, pMOS 트랜지스터 PM1은 하이 레벨로 프리차지된 판독 비트선 RBL1의 전하 방전을 촉진하기 때문에, 판독 비트선 RBL1이 논리적으로 하이 레벨로부터 로우 레벨로 변화될 때의 속도 향상으로도 이어진다.
이상과 같이, 이 실시예 1에 따르면, 제조 공정수를 증가하는 일없이 소프트 에러 내성을 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상할 수 있다고 하는 효과가 얻어진다.
(실시예 2)
도 2는 본 발명의 실시예 2에서의 반도체 기억 회로의 회로도로서, 도면에서, 도 1에서의 실시예 1과 동일한 구성 요소는 동일한 부호로 나타내고, 또한 그 설명은 생략하며, 실시예 1과 다른 구성 요소에 대하여 설명한다. 도 2에 있어서, (1a)는 nMOS 트랜지스터 NM1, pMOS 트랜지스터 PM1, 및 pMOS 트랜지스터 PR1로 이루어지는 판독 회로이다. 이 회로에서, nMOS 트랜지스터 NM1의 소스 및 pMOS 트랜지스터 PM1의 소스는 모두 전압 VDD, 즉 논리적으로 하이 레벨의 고정 전위에 접속되어 있다. 또한, PR1은 nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1의 각 드레인과 판독 비트선 RBL1에 접속된 pMOS 트랜지스터(제 3 MOS 트랜지스터)이다.
다음으로 동작에 대하여 설명한다.
워드선 WL1, WL2가 하이 레벨의 상태(액티브 상태)일 경우에는, nMOS 트랜지스터 NA1, NA2는 모두 온 상태로 되어, 기억 노드 a는 비트선 BL1에 접속되고, 기억 노드 b는 비트선 BL2에 접속된다. 현재, 기억 노드 a가 논리적으로 하이 레벨(따라서, 기억 노드 b는 논리적으로 로우 레벨)인 경우에는, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1은 모두 온 상태로 되어, 이들의 드레인은 모두 VDD에 접속된다. 따라서, 판독 비트선 RBL1이 로우 레벨로 프리차지된 상태에서, 판독 제어선 RL1이 로우 레벨(액티브 상태)로 되면 pMOS 트랜지스터 PR1이 온 상태로 되어, 로우 레벨로 프리차지된 판독 비트선 RBL1에 VDD의 전하가 충전되어, 판독 비트선 RBL1은 논리적으로 하이 레벨로 된다.
반대로, 기억 노드 a가 논리적으로 로우 레벨(따라서, 기억 노드 b는 논리적으로 하이 레벨)인 경우에는, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PM1은 모두 오프 상태로 된다. 따라서, 판독 비트선 RBL1이 로우 레벨로 프리차지된 상태에서, 판독 제어선 RL1이 로우 레벨로 되고, pMOS 트랜지스터 PR1이 온 상태로 되어도, 로우 레벨로 프리차지된 판독 비트선 RBL1은 로우 레벨을 유지한다.
이와 같이, nMOS 트랜지스터 NM1, pMOS 트랜지스터 PM1 및 pMOS 트랜지스터 PR1로 이루어지는 판독 회로(1a)에 의해서 기억 노드 a, b의 기억 데이터를 판독한 경우에도, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, nMOS 트랜지스터 NM1의 게이트 단자는 기억 노드 a에 용량으로서부가되고, pMOS 트랜지스터 PM1의 게이트 단자는 기억 노드 b에 용량으로서 부가되기 때문에, 기억 노드 a, b의 노드 용량이 종래의 반도체 기억 회로에 비하여 커진다. 이것에 의해, α선에 기인한 외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다. 또한, 이 경우에 제조 공정이 증가하는 경우도 없다. 또한, pMOS 트랜지스터 PM1은 로우 레벨로 프리차지된 판독 비트선 RBL1에 VDD로부터 전하를 충전하는 것을 촉진하기 때문에, 판독 비트선 RBL1이 논리적으로 로우 레벨로부터 하이 레벨로 변화될 때의 속도 향상으로도 이어진다.
이상과 같이, 이 실시예 2에 따르면, 실시예 1과 마찬가지로, 제조 공정수를 증가시키는 일없이 소프트 에러 내성을 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상시킬 수 있다고 하는 효과가 얻어진다.
(실시예 3)
도 3은 본 발명의 실시예 3에서의 반도체 기억 회로의 회로도로서, 도면에서, 도 1에서의 실시예 1과 동일한 구성 요소는 동일한 부호로 나타내고, 또한 그 설명은 생략하며, 실시예 1과 다른 구성 요소에 대하여 설명한다.
도 3에 있어서, (2)는, pMOS 트랜지스터 PM2, nMOS 트랜지스터 NM2 및 nMOS 트랜지스터 NR2로 이루어지는 제 2 판독 회로이다. 이 판독 회로(2)에 있어서, nMOS 트랜지스터 NM2는 기억 노드 a에 게이트 단자가 접속되고, GND에 소스가 접속되어 있다. pMOS 트랜지스터 PM2는 기억 노드 b에 게이트 단자가 접속되고, GND에소스가 접속되며, nMOS 트랜지스터 NM2의 드레인에 드레인이 접속되어 있다. nMOS 트랜지스터 NR2는, 그 소스가 nMOS 트랜지스터 NM2 및 pMOS 트랜지스터 PM2의 각 드레인에 접속되고, 게이트 단자가 판독 제어선 RL2에 접속되며, 드레인이 판독 비트선 RBL2에 접속되어 있다.
즉, 이 실시예 3에서는, 실시예 1에서의 pMOS 트랜지스터 PM1, nMOS 트랜지스터 NM1 및 nMOS 트랜지스터 NR1로 이루어지는 판독 회로(1)(이것을 제 1 판독 회로라고 함)와 병렬로, pMOS 트랜지스터 PM2, nMOS 트랜지스터 NM2 및 nMOS 트랜지스터 NR2로 이루어지는 제 2 판독 회로(2)가 추가되어 있다. 따라서, 이 실시예 3에서의 반도체 기억 회로에는 2개의 판독 포트가 마련되어 있다.
제 2 판독 회로(2)의 동작은 실시예 1에서의 제 1 판독 회로(1)의 동작과 완전히 동일하기 때문에, 그 설명은 생략한다.
제 1 판독 회로(1) 및 제 2 판독 회로(2)에 의해서 기억 노드 a, b의 기억 데이터를 판독한 경우에도, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, nMOS 트랜지스터 NM1, NM2의 2개의 게이트 단자는 기억 노드 a에 용량으로서 부가되고, pMOS 트랜지스터 PM1, PM2의 2개의 게이트 단자는 기억 노드 b에 용량으로서 부가되기 때문에, 기억 노드 a, b의 노드 용량은 실시예 1의 반도체 기억 회로에 비하여 더 커진다. 이것에 의해, α선에 기인한 외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 더 어렵게 되어, 소프트 에러 내성의 향상을 보다 한층 더 도모할 수 있다. 또한, 이 경우에 제조 공정이 증가되는 경우도 없다. 또한, pMOS 트랜지스터 PM1, PM2는 하이 레벨로 프리차지된 판독 비트선 RBL1, RBL2의 전하 방전을 촉진하기 때문에, 판독 비트선 RBL1, RBL2가 논리적으로 하이 레벨로부터 로우 레벨에 변화될 때의 속도 향상으로도 이어진다.
또, 상기 실시예 3에서는 2개의 판독 포트를 마련한 반도체 기억 회로에 대하여 설명했지만, 3개 이상의 복수의 판독 포트를 갖는 경우에도 마찬가지로, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, 기억 노드 a, b의 노드 용량은 더 커지고, α선에 기인한 외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 매우 어렵게 되어, 대단히 높은 소프트 에러 내성을 실현할 수 있다. 또한, 복수의 판독 회로의 제조 공정도 단일 판독 회로의 경우와 동일한 제조 공정에서 성형할 수 있다.
이상과 같이, 이 실시예 3에 따르면, 복수의 판독 포트를 갖는 경우에도, 제조 공정수를 증가시키는 일없이 소프트 에러 내성을 보다 한층 더 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상시킬 수 있다고 하는 효과가 얻어진다.
(실시예 4)
도 4는 본 발명의 실시예 4에서의 반도체 기억 회로의 회로도로서, 도면에서, 도 2에서의 실시예 2와 동일한 구성 요소는 동일한 부호로 나타내고, 또한 그 설명은 생략하며, 실시예 2와 다른 구성 요소에 대하여 설명한다.
도 4에 있어서, (2a)는 pMOS 트랜지스터 PM2, nMOS 트랜지스터 NM2 및 pMOS트랜지스터 PR2로 이루어지는 제 2 판독 회로이다. 이 판독 회로(2a)에서, nMOS 트랜지스터 NM2는 기억 노드 a에 게이트 단자가 접속되고, 전압 VDD에 소스가 접속되어 있다. pMOS 트랜지스터 PM2는 기억 노드 b에 게이트 단자가 접속되고, 전압 VDD에 소스가 접속되며, nMOS 트랜지스터 NM2의 드레인에 드레인이 접속되어 있다. pMOS 트랜지스터 PR2는, 그 소스가 nMOS 트랜지스터 NM2 및 pMOS 트랜지스터 PM2의 각 드레인에 접속되고, 게이트 단자가 판독 제어선 RL2에 접속되며, 드레인이 판독 비트선 RBL2에 접속되어 있다.
즉, 이 실시예 4에서는, 실시예 2에서의 pMOS 트랜지스터 PM1, nMOS 트랜지스터 NM1 및 pMOS 트랜지스터 PR1로 이루어지는 판독 회로(1a)(이것을 제 1 판독 회로라고 함)와 병렬로, pMOS 트랜지스터 PM2, nMOS 트랜지스터 NM2 및 pMOS 트랜지스터 PR2로 이루어지는 제 2 판독 회로(2a)가 추가되어 있다. 따라서, 이 실시예 4에서의 반도체 기억 회로에는 2개의 판독 포트가 마련되어 있다.
제 2 판독 회로(2a)의 동작은, 실시예 2에서의 제 1 판독 회로(1a)의 동작과 완전히 동일하기 때문에, 그 설명은 생략한다.
제 1 판독 회로(1a) 및 제 2 판독 회로(2a)에 의해서 기억 노드 a, b의 기억 데이터를 판독한 경우에도, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, nMOS 트랜지스터 NM1, NM2의 2개의 게이트 단자는 기억 노드 a에 용량으로서 부가되고, pMOS 트랜지스터 PM1, PM2의 2개의 게이트 단자는 기억 노드 b에 용량으로서 부가되기 때문에, 기억 노드 a, b의 노드 용량은 실시예 2의 반도체 기억 회로에 비하여 더 커진다. 이것에 의해, α선에 기인한외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 더 어렵게 되어, 소프트 에러 내성의 향상을 보다 한층 더 도모할 수 있다. 또한, 이 경우에 제조 공정이 증가되는 경우도 없다. 또한, pMOS 트랜지스터 PM1, PM2는 로우 레벨로 프리차지된 판독 비트선 RBL1, RBL2에 VDD로부터 전하를 충전하는 것을 촉진하기 때문에, 판독 비트선 RBL1, RBL2가 논리적으로 로우 레벨로부터 하이 레벨로 변화될 때의 속도 향상으로도 이어진다.
또, 상기 실시예 4에서는 2개의 판독 포트를 마련한 반도체 기억 회로에 대하여 설명했지만, 3개 이상의 복수의 판독 포트를 갖는 경우에도 마찬가지로, 기억 노드 a, b의 기억 데이터의 유지 상태에는 아무런 영향도 미치지 않는다. 또한, 기억 노드 a, b의 노드 용량은 더 커지고, α선에 기인한 외적 요인에 의한 데이터 변경(데이터 반전)이 발생되기 매우 어렵게 되어, 대단히 높은 소프트 에러 내성을 실현할 수 있다. 또한, 복수의 판독 회로의 제조 공정도 단일 판독 회로의 경우와 동일한 제조 공정에서 성형할 수 있다.
이상과 같이, 이 실시예 4에 따르면, 복수의 판독 포트를 갖는 경우에도, 제조 공정수를 증가시키는 일없이 소프트 에러 내성을 보다 한층 더 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상시킬 수 있다고 하는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.
이상과 같이, 본 발명에 의하면, 반도체 기억 회로를, 제 1 워드선이 액티브 상태일 때에 제 1 비트선에 접속되는 제 1 기억 노드에 입력 단자가 접속되고 제 2 워드선이 액티브 상태일 때에 제 2 비트선에 접속되는 제 2 기억 노드에 출력 단자가 접속된 제 1 인버터 회로와, 제 2 기억 노드에 입력 단자가 접속되고 제 1 기억 노드에 출력 단자가 접속된 제 2 인버터 회로와, 제 1 기억 노드에 게이트 단자가 접속된 제 1 MOS 트랜지스터와, 제 2 기억 노드에 게이트 단자가 접속되고 제 1 MOS 트랜지스터의 드레인에 드레인이 접속된 제 2 MOS 트랜지스터와, 게이트 단자에 접속된 판독 제어선이 액티브 상태일 때에 소스·드레인 간이 도통되어 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터의 각 드레인을 판독 비트선에 접속시키는 제 3 MOS 트랜지스터를 구비하도록 구성했기 때문에, 제조 공정수를 증가시키는 일없이 소프트 에러 내성을 보다 한층 더 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상시킬 수 있다고 하는 효과가 있다.
본 발명에 의하면, 반도체 기억 회로를, 제 1 MOS 트랜지스터, 제 2 MOS 트랜지스터 및 제 3 MOS 트랜지스터로 이루어지는 판독 회로가 제 1 기억 노드 및 제 2 기억 노드에 병렬로 복수 접속되고 각 판독 회로마다 독립적으로 접속된 판독 제어선이 액티브 상태일 때에 그 액티브 상태의 판독 회로에서 제 3 MOS 트랜지스터의 소스·드레인 간이 도통되어 제 1 MOS 트랜지스터 및 제 2 MOS 트랜지스터의 각 드레인을 판독 비트선에 접속시키도록 구성했기 때문에, 복수의 판독 포트를 갖는 경우에도, 제조 공정수를 증가시키는 일없이 소프트 에러 내성을 보다 한층 더 향상시키고, 또한 회로 동작의 고속화를 종래의 것에 비하여 더 향상시킬 수 있다고 하는 효과가 있다.
본 발명에 의하면, 반도체 기억 회로에 있어서, 제 1 MOS 트랜지스터를 pMOS 트랜지스터로 구성하고, 제 2 MOS 트랜지스터를 nMOS 트랜지스터로 구성했기 때문에, 기억 노드의 안정성이 향상되고, 또한 판독 액세스도 빠르게 된다고 하는 효과가 있다.
본 발명에 의하면, 반도체 기억 회로에 있어서, 제 3 MOS 트랜지스터를 nMOS 트랜지스터 또는 pMOS 트랜지스터로 구성했기 때문에, 패턴 형성의 레이아웃이 용이하게 되고, 또한 제조 공정의 증가를 초래하는 경우가 없다고 하는 효과가 있다.

Claims (2)

  1. 제 1 워드선이 액티브 상태일 때에 제 1 비트선에 접속되는 제 1 기억 노드에 입력 단자가 접속되고, 제 2 워드선이 액티브 상태일 때에 제 2 비트선에 접속되는 제 2 기억 노드에 출력 단자가 접속된 제 1 인버터 회로와,
    상기 제 2 기억 노드에 입력 단자가 접속되고, 상기 제 1 기억 노드에 출력 단자가 접속된 제 2 인버터 회로와,
    입력 단자가 상기 제 1 기억 노드와 상기 제 2 기억 노드에 접속되고, 출력 단자가 판독 비트선에 접속된 제 1 판독 회로
    를 구비하되,
    상기 제 1 판독 회로는,
    상기 제 1 기억 노드에 게이트 단자가 접속된 제 1 MOS 트랜지스터와,
    상기 제 2 기억 노드에 게이트 단자가 접속되고, 상기 제 1 MOS 트랜지스터의 드레인에 드레인이 접속된 제 2 MOS 트랜지스터와,
    게이트 단자에 접속된 판독 제어선이 액티브 상태일 때에 소스·드레인간이 도통되어 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터의 각 드레인을 판독 비트선에 접속시키는 제 3 MOS 트랜지스터
    를 구비한 반도체 기억 회로.
  2. 제 1 항에 있어서,
    상기 반도체 기억 회로는, 상기 제 1 판독 회로와 동일한 구성이고, 그 입력 단자가 상기 제 1 기억 노드와 상기 제 2 기억 노드에 접속되고, 출력 단자가 제 2 판독 비트선에 접속된 적어도 하나의 제 2 판독 회로를 더 구비하며, 해당 제 2 판독 회로의 제 3 MOS 트랜지스터는, 그 게이트에 접속된 판독 제어선이 액티브 상태일 때에 그 소스·드레인 간을 도통시켜 상기 제 1 MOS 트랜지스터 및 상기 제 2 MOS 트랜지스터의 각 드레인을 상기 제 2 판독 비트선에 접속시키는 것을 특징으로 하는 반도체 기억 회로.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003030988A (ja) * 2001-07-12 2003-01-31 Mitsubishi Electric Corp 半導体記憶回路
JP2004103128A (ja) * 2002-09-10 2004-04-02 Renesas Technology Corp 半導体メモリおよび半導体メモリ書き込み制御装置
US7355880B1 (en) 2003-04-16 2008-04-08 Cypress Semiconductor Corporation Soft error resistant memory cell and method of manufacture
US6873565B1 (en) * 2003-10-10 2005-03-29 Hewlett-Packard Development Company, L.P. Dual-ported read SRAM cell with improved soft error immunity
US7196925B1 (en) 2004-08-26 2007-03-27 Cypress Semiconductor Corporation Memory array with current limiting device for preventing particle induced latch-up
US20070189101A1 (en) * 2005-05-17 2007-08-16 Atmel Corporation Fast read port for register file
US7224635B2 (en) * 2005-03-04 2007-05-29 Atmel Corporation Fast read port for register file
US8325510B2 (en) * 2010-02-12 2012-12-04 Taiwan Semiconductor Manufacturing Company, Ltd. Weak bit compensation for static random access memory
US20150310909A1 (en) * 2014-04-25 2015-10-29 Broadcom Corporation Optimization of circuit layout area of a memory device

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6173297A (ja) * 1984-09-19 1986-04-15 Hitachi Ltd 半導体装置
JPS6273297A (ja) * 1985-09-27 1987-04-03 富士通株式会社 音声録音装置
US4956815A (en) * 1988-09-30 1990-09-11 Texas Instruments Incorporated Memory cell with increased stability
JPH04278291A (ja) * 1991-03-07 1992-10-02 Nec Ic Microcomput Syst Ltd メモリセル回路
JPH077089A (ja) * 1993-04-05 1995-01-10 Internatl Business Mach Corp <Ibm> 記憶セル
JPH117773A (ja) * 1997-06-18 1999-01-12 Sony Corp 半導体記憶装置
KR20020022125A (ko) * 2000-07-31 2002-03-25 다니구찌 이찌로오, 기타오카 다카시 반도체 기억 장치
US6504788B1 (en) * 2001-07-12 2003-01-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with improved soft error resistance

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5216636A (en) 1991-09-16 1993-06-01 Advanced Micro Devices, Inc. Cmos memory cell
JPH07263577A (ja) 1994-03-18 1995-10-13 Fujitsu Ltd 半導体装置
US6049487A (en) * 1998-03-16 2000-04-11 Actel Corporation Embedded static random access memory for field programmable gate array
US6222777B1 (en) * 1999-04-09 2001-04-24 Sun Microsystems, Inc. Output circuit for alternating multiple bit line per column memory architecture
US6262932B1 (en) * 1999-09-16 2001-07-17 Rosun Technologies RAM cells having a substantially balanced number of N-MOS and P-MOS transistors for improving layout areas

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6173297A (ja) * 1984-09-19 1986-04-15 Hitachi Ltd 半導体装置
JPS6273297A (ja) * 1985-09-27 1987-04-03 富士通株式会社 音声録音装置
US4956815A (en) * 1988-09-30 1990-09-11 Texas Instruments Incorporated Memory cell with increased stability
JPH04278291A (ja) * 1991-03-07 1992-10-02 Nec Ic Microcomput Syst Ltd メモリセル回路
JPH077089A (ja) * 1993-04-05 1995-01-10 Internatl Business Mach Corp <Ibm> 記憶セル
JPH117773A (ja) * 1997-06-18 1999-01-12 Sony Corp 半導体記憶装置
KR20020022125A (ko) * 2000-07-31 2002-03-25 다니구찌 이찌로오, 기타오카 다카시 반도체 기억 장치
US6504788B1 (en) * 2001-07-12 2003-01-07 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory with improved soft error resistance

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TW550568B (en) 2003-09-01

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