KR100418233B1 - 반도체 기억 장치 - Google Patents

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KR100418233B1
KR100418233B1 KR10-2001-0039954A KR20010039954A KR100418233B1 KR 100418233 B1 KR100418233 B1 KR 100418233B1 KR 20010039954 A KR20010039954 A KR 20010039954A KR 100418233 B1 KR100418233 B1 KR 100418233B1
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미쓰비시덴키 가부시키가이샤
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Abstract

본 발명의 목적은 SRAM 메모리 셀에 소프트 에러(soft error) 대책을 실시한 반도체 기억 장치를 얻는 것이다.
본 발명에 따르면, NMOS 트랜지스터 NM1 및 PMOS 트랜지스터 PM1에 의해 구성되는 인버터 INV1과, NMOS 트랜지스터 NM2 및 PMOS 트랜지스터 PM2에 의해 구성되는 인버터 INV2의 상보 접속(complementarily connecting)에 의해서 SRAM의 메모리 셀이 구성되고, 기억 노드 NA 및 NB에 각각 NMOS 트랜지스터 N1의 게이트와 NMOS 트랜지스터 N2의 게이트를 접속한다. 이것에 의해, 이들 게이트 용량분의 용량값을 기억 노드 NA 및 NB에 부가한다.

Description

반도체 기억 장치{SEMICONDUCTOR STORAGE DEVICE}
본 발명은 SRAM(Static Random Access Memory)형의 메모리 셀을 구비한 반도체 기억 장치에 관한 것으로, 특히 소프트 에러(soft error) 내성의 향상을 도모한반도체 기억 장치에 관한 것이다.
최근, 전자기기의 경량화, 박형화, 소형화와 함께 그들 기기의 기능을 고속으로 실현하고자 하는 요망이 강해지고 있다. 이러한 전자기기에 있어서 이제는 마이크로 컴퓨터를 탑재하는 것은 불가결하고, 그 마이크로 컴퓨터의 구성에 있어서는 대용량이고 또한 고속인 메모리의 실장은 필수로 되어 있다. 또한, 퍼스널 컴퓨터의 급속한 보급과 고성능화하에서 더 고속인 처리를 실현하기 위해, 캐시 메모리의 대용량화가 요구되고 있다. 즉, CPU가 제어 프로그램 등의 실행시에 있어서 사용하는 RAM에 대해서 고속화와 대용량화가 요구되고 있다.
RAM으로서는 일반적으로 DRAM(Dynamic RAM)과 SRAM이 사용되고 있지만, 상기 한 캐시 메모리와 같이 고속인 처리를 필요로 하는 부분에는 통상 SRAM이 사용되고 있다. SRAM은 그 메모리 셀의 구조로서 4개의 트랜지스터와 2개의 고저항 소자로 구성되는 고저항 부하형 및 6개의 트랜지스터로 구성되는 CM0S형이 알려져 있다. 특히, CM0S형 SRAM은 데이터 유지시의 리크 전류(a leak current)가 매우 작기 때문에 신뢰성이 높아 현재 주류를 이루고 있다.
도 20은 종래의 CMOS형 SRAM의 메모리 셀의 회로도이다. 특히, 도 20의 메모리 셀은 기억을 유지하기 위한 회로부만을 도시하고 있고, 기억 상태의 판독 및 기록을 실행하기 위한 액세스용 MOS 트랜지스터의 기재를 생략하고 있다. 도 20에 도시하는 바와 같이, 메모리 셀은 입력 단자와 출력 단자를 상보적으로 접속한 2개의 인버터 INV1 및 INV2에 의해서 나타낼 수 있다.
또한, 도 21은 인버터 INV1 및 INV2의 내부 회로, 즉 CMOS 인버터 회로를 도시한 회로도이다. 도 21에 도시하는 바와 같이, 인버터 INV1 및 INV2는 모두 1개의 PMOS 트랜지스터 PM1과 1개의 NMOS 트랜지스터 NM1에 의해 구성된다. 그리고, PMOS 트랜지스터 PM1의 소스는 전원선 VDD에 접속되고, NMOS 트랜지스터 NM1의 소스는 접지선 GND에 접속된다. 또한, 쌍방의 드레인끼리가 접속됨으로써 그 접속점에 있어서 출력 단자 OUT를 형성하고, 쌍방의 게이트끼리가 접속됨으로써 의해 그 접속점에 있어서 입력 단자 IN을 형성하고 있다. 즉, PMOS 트랜지스터 PM1을 부하 트랜지스터로 하고, NMOS 트랜지스터 NM1을 구동 트랜지스터로 한 소위 CM0S 구성에 의해서 인버터 기능이 실현되고 있다.
여기서, 도 21에 도시하는 CMOS 인버터 회로의 동작에 대해서 설명한다. 도 21에 있어서, 입력 단자 IN에 논리 레벨 "H"의 전위, 즉 VDD가 인가되면, PMOS 트랜지스터 PM1은 OFF 상태로 되고, NMOS 트랜지스터 NM1은 ON 상태로 된다.
따라서, 출력 단자 OUT는 NMOS 트랜지스터 NM1을 거쳐서 접지선에 전기적으로 접속되고, 그 전위는 논리 레벨 "L"의 전위, 즉 GND 전위로 된다. 반대로, 입력 단자 IN에 논리 레벨 "L"의 전위, 즉 GND 전위가 인가되면, PMOS 트랜지스터 PM1은 ON 상태로 되고, NMOS 트랜지스터 NM1은 OFF 상태로 된다. 따라서, 출력 단자 OUT는 PMOS 트랜지스터 PM1을 거쳐서 전원선에 전기적으로 접속되고, 그 전위는 논리 레벨 "H"의 전위, 즉 VDD전위로 된다. 이와 같이, CMOS 인버터 회로는 입력과 출력의 논리가 상보 관계로 된다.
다음에, 도 20에 도시한 종래의 메모리 셀에 대해서 설명한다. 인버터 INV1의 입력 단자와 인버터 INV2의 출력 단자는 서로 접속되고, 인버터 INV1의 출력 단자와 인버터 INV2의 입력 단자는 서로 접속되어 있기 때문에, 도면중의 기억 노드 NA 및 NB는 서로 상보적인 관계로 된다.
예를 들면, 기억 노드 NA가 논리 레벨 "H"의 전위 상태인 것으로 하면, 기억 노드 NB는 논리 레벨 "L"의 전위 상태로 되어 안정하다. 또한, 반대로 기억 노드 NA가 논리 레벨 "L"의 전위 상태인 것으로 하면, 기억 노드 NB는 논리 레벨 "H"의 전위 상태로 되어 안정하다. 이와 같이, 인버터에 의해 구성된 메모리 셀은 2개의 기억 노드 NA 및 NB의 상태가 "H" 상태인지 "L" 상태인지에 따라서 다른 2개의 안정된 논리 상태를 갖고, 그 논리 상태를 1 비트의 기억 데이터로서 유지하는 것이다.
이와 같이, CM0S 인버터 회로로 구성한 반도체 기억 장치는 매우 안정성이 좋아 내노이즈에 대해서는 지금까지 문제로는 되지 않았다. 그런데, 상기한 바와 같은 메모리 셀을 다수 집적시킨 대용량 메모리로 되면, 1비트당의 메모리 셀 면적이 미소하게 되므로, 전리성(電離性)의 방사선에 노출됨으로써 발생하는 전하에 영향을 받게 된다. 즉, 방사선이 조사되는 것에 의해, 메모리 셀의 기억 상태가 불안정하게 되어 기억 데이터의 반전이라고 하는 오동작이 발생할 가능성이 높아진다.
이러한 현상은 소프트 에러라고 불리며, 전리성의 방사선으로서는 패키지 재료나 배선 재료로부터 나오는 α선이 원인으로 되어 있다. 특히, 소프트 에러는 전원 전압이 낮아짐에 따라 발생하기 쉬워지므로, 최근의 저전원 구동화를 도모한반도체 기억 장치에서는 이 소프트 에러에 대한 내성을 증가시키는 것이 중요한 테마로 되고 있다.
그래서, 기억 노드의 용량값을 증가시키는 것에 의해, 상기 α선 조사에 의해 기인(起因)하는 기억 데이터의 반전을 방지한 여러 가지의 반도체 기억 장치가 제안되어 있다. 예를 들면, 일본 특허 공개 평성 제 9-270469 호 공보에 개시된 「반도체 메모리 장치」에 따르면, 기억 노드(즉, CM0S 인버터 회로를 구성하는 부하 트랜지스터의 게이트와 구동 트랜지스터의 게이트의 접속부)와 반도체 기판 사이에 얇은 활성 영역을 개재시킴으로써 캐패시터를 형성하고, 이것에 의해 기억 노드부의 용량값을 증가시키고 있다.
한편, SRAM용 메모리 셀, 액세스용 트랜지스터 및 몇 개의 캐패시터로 구성된 비휘발성 반도체 기억 장치가 알려져 있고, 상기한 기억 노드부의 용량값은 이 비휘발성 반도체 기억 장치에 있어서도 중요한 문제로 된다.
이 비휘발성 반도체 기억 장치에 따르면, 다수의 캐패시터의 용량 분할에 의해 전위를 결정하고 기록을 실행하며, 기억 노드에 접속되는 캐패시터의 용량값의 대소 관계로 전원 ON시의 판독을 실행하기 때문에, 캐패시터의 적절한 설계가 곤란하다는 문제를 갖고 있었다. 그래서, 일본 특허 공개 소화 제 62-33392 호 공보에 개시된 「반도체 비휘발성 메모리 장치」는 SRAM 메모리 셀의 기억 노드에 캐패시터 대신 플로팅 게이트를 갖는 MOS 트랜지스터의 게이트를 접속함으로써 비휘발성 메모리부를 구성하고 캐패시터의 삭감을 도모하고 있다.
그러나, 반도체 기억 장치의 보다 더한 대용량화 및 고집적화의 요망에 따라 메모리 셀의 구성 요소의 미세화를 진행시키는 것이 필요해지고 있으며, 이 때문에 기억 노드부의 용량값은 더욱더 작아져 소프트 에러가 발생하기 쉬워진다는 문제가 생기고 있다.
이러한 문제에 대해서, 상기한 일본 특허 공개 평성 제 9-270469 호 공보에 개시된 「반도체 메모리 장치」 등에 나타내는 종래의 메모리 셀은 기억 노드부의 용량값을 증가시키기 위해 특정 반도체 레이아웃 패턴을 채용하지 않으면 안 되어, 금후의 메모리 셀의 고집적화에 따라 변경되는 레이아웃 패턴에 대응하기 위해서는 그 설계 행정이 복잡해져 반드시 유연한 해결책이라고는 말할 수 없다.
또한, 상기한 일본 특허 공개 소화 제 62-33392 호 공보에 개시된 「반도체 비휘발성 메모리 장치」에서는 SRAM 메모리 셀의 기억 노드에 접속한 MOS 트랜지스터는 비휘발성 메모리부를 구성하기 위한 것으로서, 플로팅 게이트를 구비하기 위한 레이아웃에 의해 형성되는 것이 필요하며, 또한 α선 조사에 의해서 그 플로팅 게이트의 기억 유지 상태가 변화되는 사태를 부정할 수 없다. 즉, 이 「반도체 비휘발성 메모리 장치」는 비휘발성 메모리 기능과 소프트 에러 대책을 모두 실현할 수는 없으며, 또한 그것을 의도한 것이 아니다.
또한, 이 일본 특허 공개 소화 제 62-33392 호 공보에 개시된 「반도체 비휘발성 메모리 장치」는 SRAM으로의 인가 전압을 2단계로 변화시킬 필요가 있는 것 등, 외부로부터의 SRAM의 제어가 복잡하고, 아울러 그 제어를 위한 설계도 복잡해진다는 문제를 갖고 있다.
본 발명의 목적은 상기 문제점을 해결하기 위해 이루어진 것으로서, SRAM 메모리 셀에 설계·제조 행정이 확립된 PMOS 트랜지스터 또는 NMOS 트랜지스터를 마련하고, 그 추가한 MOS 트랜지스터의 게이트를 기억 노드에 접속함으로써, 기억 노드부의 용량값의 증가, 즉 소프트 에러 대책을 실현한 반도체 기억 장치를 제공하는 것이다.
도 1은 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도,
도 2는 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도,
도 3은 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도,
도 4는 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도,
도 5는 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 6은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 7은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 8은 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 9는 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 10은 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 11은 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 12는 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 13은 실시예 7에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 14는 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 15는 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 16은 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 17은 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 18은 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 19는 실시예 8에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례,
도 20은 종래의 CMOS형 SRAM의 메모리 셀의 회로도,
도 21은 종래의 CMOS 인버터 회로의 회로도.
도면의 주요 부분에 대한 부호의 설명
INV1, INV2 : 인버터
NA, NB : 기억 노드
NC : 내부 노드
NM1, NM2, N1∼N6 : NMOS 트랜지스터
PM1, PM2, P1, P2 : PMOS 트랜지스터
WL11, WL12, WL21, WL22 : 워드선 접속 단자
BL11, BL12, BL21, BL22 : 비트선 접속 단자
상술한 과제를 해결하고 목적을 달성하기 위해서, 본 발명에 따른 반도체 기억 장치에 있어서는 소스가 접지선에 접속된 제 1 MOS 트랜지스터와, 소스가 접지선에 접속되고, 드레인이 상기 제 1 MOS 트랜지스터의 게이트에 접속되어 그 접속점을 제 1 노드로 하고, 게이트가 상기 제 1 MOS 트랜지스터의 드레인에 접속되어 그 접속점을 제 2 노드로 한 상기 제 1 MOS 트랜지스터와 동일한 도전형의 제 2 MOS 트랜지스터와, 상기 제 1 노드에 게이트를 접속한 제 3 MOS 트랜지스터와, 상기 제 2 노드에 게이트를 접속한 제 4 MOS 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에 따르면, 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터 각각의 드레인에, 예를 들면 다이오드가 접속된 MOS 트랜지스터 등의 부하 트랜지스터를 접속함으로써 SRAM의 메모리 셀을 구성했을 때, 기억 노드로 되는 제 1 노드 및 제 2 노드에 각각 제 3 MOS 트랜지스터의 게이트와 제 4 MOS 트랜지스터의 게이트가 접속되어 있으므로, 그들 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 소스가 전원선에 접속되고, 드레인이 상기 제 1 MOS 트랜지스터의 드레인에 접속되며, 게이트가 상기 제 1 MOS 트랜지스터의 드레인에 접속된 상기 제 1 MOS 트랜지스터와는 반대의 도전형의 제 5 MOS 트랜지스터와, 소스가 전원선에 접속되고, 드레인이 상기 제 2 MOS 트랜지스터의 드레인에 접속되며, 게이트가 상기 제 2 MOS 트랜지스터의 드레인에 접속된 상기 제 5 MOS 트랜지스터와 동일한 도전형의 제 6 MOS 트랜지스터를 구비한 것을 특징으로 한다.
본 발명에 따르면, 제 1 MOS 트랜지스터 및 제 5 MOS 트랜지스터에 의해 구성되는 인버터와, 제 2 MOS 트랜지스터 및 제 6 MOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리 셀이 구성되고, 기억 노드로 되는 제 1 노드 및 제 2 노드에 각각 제 3 MOS 트랜지스터의 게이트와 제 4 MOS 트랜지스터의 게이트가 접속되어 있으므로, 그들 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 상기 제 3 MOS 트랜지스터의 드레인 및 소스가 모두 접지선 또는 전원선에 접속되고, 상기 제 4 MOS 트랜지스터의 드레인 및 소스가 모두 접지선 또는 전원선에 접속된 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터의 소스와 드레인이 모두 접지선 또는 전원선에 접속되어 있으므로, 그들 소스와 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 것을 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는 상기 발명에 있어서 상기 제 3 MOS 트랜지스터의 소스 및 드레인의 한쪽과 상기 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 접속된 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 서로 접속되어 있으므로, 그들 소스 및 드레인의 한쪽을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 것을 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는 상기 발명에 있어서 상기 제 3 MOS 트랜지스터의 소스 및 드레인의 한쪽이 접지선 또는 전원선에 접속되고, 상기 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 접지선 또는 전원선에 접속된 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 서로 접속되고, 또한 각각의 소스 및 드레인의 한쪽이 함께 접지선 또는 전원선에 접속되어 있으므로, 그들 소스나 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 것을 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는 상기 발명에 있어서 상기 제 3 MOS 트랜지스터의 게이트와 소스 또는 드레인이 서로 접속되고, 상기 제 4 MOS 트랜지스터의 게이트와 소스 또는 드레인이 서로 접속된 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터에 있어서 각각 게이트와 소스 또는 드레인이 서로 접속되어 있으므로, 그들 소스 또는 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 것을 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 상기 제 3 MOS 트랜지스터의 게이트, 소스 및 드레인이 서로 접속되고, 상기 제 4 MOS 트랜지스터의 게이트, 소스 및 드레인이 서로 접속된 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터에 있어서 각각 게이트, 소스 및 드레인이 서로 접속되어 있으므로, 그들 소스와 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 것을 저감시킬 수 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 상기 제 3 및 상기 제 4 MOS 트랜지스터가 N채널형 MOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터를 모두 N채널형 MOS 트랜지스터로 할 수도 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 상기 제 3 및 상기 제 4 MOS 트랜지스터가 P채널형 MOS 트랜지스터인 것을 특징으로 한다.
본 발명에 따르면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해 추가된 제 3 및 제 4 MOS 트랜지스터를 모두 P채널형 MOS 트랜지스터로 할 수도 있다.
또한, 본 발명에 따른 반도체 기억 장치에 있어서는, 상기 발명에 있어서, 상기 제 1 노드 및 상기 제 2 노드 중의 적어도 한쪽에 드레인을 접속함과 동시에, 해당 노드에 유지된 기억 데이터의 판독 또는 해당 노드로의 기억 데이터의 기록을 실행하기 위한 MOS 트랜지스터를 적어도 1개 구비한 것을 특징으로 한다.
본 발명에 따르면, 기억 노드로 되는 제 1 노드 및 제 2 노드에 기억 데이터의 판독 및 기록을 실행하기 위한 액세스용 MOS 트랜지스터를 1개씩 접속한 경우의 SRAM 메모리 셀이나, 또한 그 액세스용 MOS 트랜지스터를 2개씩 접속함으로써 2포트 SRAM을 구성한 경우의 SRAM 메모리 셀에 대해서도 상기한 제 3 및 제 4 MOS 트랜지스터를 추가하는 것에 의해 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있다.
본 발명의 상기 및 그 밖의 목적, 특징, 국면 및 이익 등은 첨부 도면을 참조로 하여 설명하는 이하의 상세한 실시예로부터 더욱 명백해질 것이다.
이하에, 본 발명에 따른 반도체 기억 장치의 실시예를 도면에 근거하여 상세히 설명한다. 또, 본 실시예에 의해 본 발명이 한정되는 것은 아니다.
(실시예 1)
우선, 실시예 1에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 1에 따른 반도체 기억 장치는 SRAM을 구성하는 메모리 셀의 기억 유지 상태에 영향을 미치지 않는 2개의 NMOS 트랜지스터를 마련하고, 그들 NMOS 트랜지스터의 게이트를 2개의 기억 노드 각각에 접속한 것을 특징으로 하고 있다.
도 1은 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도이다. 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀은 종래의 메모리 셀과 마찬가지로, 상보적으로 접속된 2개의 인버터 INV1 및 INV2에 의해 구성되지만, 도 1에 있어서는 각 인버터의 내부 회로, 즉 CM0S 인버터 회로가 도시되어 있다.
따라서, 도 1에 있어서 SRAM 메모리 셀은 인버터 INV1에 상당하는 CMOS 인버터 회로를 PMOS 트랜지스터 PM1 및 NMOS 트랜지스터 NM1에 의해 구성하고, 인버터 INV2에 상당하는 CMOS 인버터 회로를 PMOS 트랜지스터 PM2 및 NMOS 트랜지스터 NM2에 의해 구성하고 있다.
즉, PM0S 트랜지스터 PM1의 소스와 PM0S 트랜지스터 PM2의 소스는 전원선VDD에 접속되고, NMOS 트랜지스터 NM1의 소스와 NMOS 트랜지스터 NM2의 소스는 접지선 GND에 접속된다. 또한, PMOS 트랜지스터 PM1과 NMOS 트랜지스터 NM1의 드레인끼리가 접속되고, PMOS 트랜지스터 PM1과 NMOS 트랜지스터 NM1의 게이트끼리가 접속되어 있다.
그리고, PMOS 트랜지스터 PM2와 NMOS 트랜지스터 NM2의 드레인끼리가 접속되고, PMOS 트랜지스터 PM2의 드레인과 상기한 PMOS 트랜지스터 PM1의 게이트가 접속됨으로써, 그 접속선에 있어서 기억 노드 NB가 형성되어 있다. 또한, PMOS 트랜지스터 PM2와 NMOS 트랜지스터 NM2의 게이트끼리가 접속되고 PMOS 트랜지스터 PM2의 게이트와 상기한 PM0S 트랜지스터 PM1의 드레인이 접속됨으로써, 그 접속선에 있어서 기억 노드 NA가 형성되어 있다.
또한, 본 실시예에서는 SRAM 메모리 셀을 상기한 2개의 인버터에 부가하고, 게이트를 기억 노드 NA에 접속한 NMOS 트랜지스터 N1과 게이트를 기억 노드 NB에 접속한 NMOS 트랜지스터 N2에 의해 구성하고 있다. 또, 실시예 1에서는 NMOS 트랜지스터 N1 및 NMOS 트랜지스터 N2 각각의 소스 및 드레인의 접속지는 특별히 한정하지 않고, 여기서는 개방 상태로 한다.
다음에, 실시예 1에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀, 즉 도 1에 도시한 SRAM 메모리 셀의 동작에 대해서 설명한다. 우선, 기억 노드 NA가 논리 레벨 "H"의 전위 상태인 경우에는, 기억 노드 NB는 논리 레벨 "L"의 전위 상태로 되어 안정하다. 또한, 반대로 기억 노드 NA가 논리 레벨 "L"의 전위 상태인경우에는, 기억 노드 NB는 논리 레벨 "H"의 전위 상태로 되어 안정하다. 이와 같이, 인버터에 의해서 구성된 메모리 셀은 2개의 기억 노드 NA 및 NB의 논리 상태가 "H" 상태인지 "L" 상태인지에 따라서 다른 2개의 안정된 논리 상태를 갖고, 그 논리 상태를 1 비트의 기억 데이터로서 유지한다.
여기서, 기억 노드 NA에는 NMOS 트랜지스터 N1의 게이트가 접속되어 있으므로, NMOS 트랜지스터 N1은 기억 노드 NA의 논리 상태에 따라 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 NMOS 트랜지스터 N2의 게이트가 접속되어 있으므로, NMOS 트랜지스터 N2는 기억 노드 NB의 논리 상태에 따라 ON 또는 OFF가 결정된다. 그러나, 이들 NMOS 트랜지스터 N1 및 N2의 ON/OFF의 상태 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 주는 일은 없다.
한편으로, 기억 노드 NA에 NMOS 트랜지스터 N1의 게이트가 접속됨으로써, 그 게이트 용량이 기억 노드 NA에 부가되게 된다. 마찬가지로, 기억 노드 NB에 NMOS 트랜지스터 N2의 게이트가 접속되기 때문에, 그 게이트 용량이 기억 노드 NB에 부가된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리 셀에 비해 커진다.
이상에서 설명한 바와 같이, 실시예 1에 따른 반도체 기억 장치에 의하면, SRAM 메모리 셀에 2개의 NMOS 트랜지스터 N1 및 N2를 마련하고, NMOS 트랜지스터 N1 및 N2의 게이트를 각각 기억 노드 NA 및 NB에 접속하고 있으므로, 기억 노드 NA 및 NB에 각각 NMOS 트랜지스터 N1 및 N2의 게이트 용량분의 용량값을 부가할 수 있다. 이것에 의해, α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전과 같은오동작이 발생하기 어렵게 되어, 소프트 에러 내성의 향상을 도모할 수 있다.
또한, 새롭게 마련되는 NMOS 트랜지스터 N1 및 N2는 그 설계·제조 공정이 확립되어 있기 때문에, 기억 용량이 다른 반도체 기억 장치에 따라 여러 가지 레이아웃 패턴을 채용할 수 있다. 또한, NMOS 트랜지스터 N1 및 N2는 인버터 INV1 및 INV2를 구성하는 각 MOS 트랜지스터와 함께 동일한 마스크 패턴을 이용하여 동일한 제조 공정에서 형성할 수 있으므로, 복잡한 설계·제조 공정을 추가시키는 일없이 기억 노드 NA 및 NB의 용량값을 증가시키는 것이 가능해진다.
또, 상술한 실시예에서는 새롭게 추가하는 MOS 트랜지스터를 NMOS 트랜지스터로 했지만, 그것을 PM0S 트랜지스터로 바꾸더라도 마찬가지의 효과가 얻어지는 것은 말할 필요도 없다. 그 경우의 도시는 후술하는 도 5에 있어서 점선부로 나타낸 접속을 실행하지 않는 경우에 상당한다.
(실시예 2)
다음에, 실시예 2에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 2에 따른 반도체 기억 장치는 실시예 1에 있어서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 새롭게 추가한 NMOS 트랜지스터 N1 및 N2 각각의 소스 및 드레인을 접지선에 접속한 것을 특징으로 하고 있다.
도 2는 실시예 2에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도이다. 또, 도 2에 있어서 도 1과 공통되는 부분에 대해서는 동일 부호를 부여하고, 그 설명을 생략한다. 또한, 도 2는 도 20과 같이 인버터 INV1 및 INV2를 논리 기호로 표시하여 간략화하고 있다.
실시예 2에 따른 반도체 기억 장치는, 그 SRAM 메모리 셀에 있어서 도 2의 점선으로 나타내는 바와 같이 NMOS 트랜지스터 N1 및 N2 각각의 드레인 및 소스가 접지선에 접속되어 있는 점이 실시예 1과 다르다.
여기서, 기억 노드 NA에는 NMOS 트랜지스터 N1의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N1은 기억 노드 NA의 논리 상태에 따라 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 NMOS 트랜지스터 N2의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N2는 기억 노드 NB의 논리 상태에 따라 ON 또는 OFF가 결정된다. 그러나, 이들 NMOS 트랜지스터 N1 및 N2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정된 기억 상태에 영향을 주는 일은 없다.
한편, 기억 노드 NA에 NMOS 트랜지스터 N1의 게이트가 접속됨으로써, 그 게이트 용량이 기억 노드 NA에 부가되게 된다. 마찬가지로, 기억 노드 NB에 NMOS 트랜지스터 N2의 게이트가 접속되기 때문에, 그 게이트 용량이 기억 노드 NB에 부가된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리 셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 2에 따른 반도체 기억 장치에 의하면, SRAM 메모리 셀의 기억 노드 NA 및 NB 각각에 새롭게 마련한 NMOS 트랜지스터 N1 및 N2의 게이트를 접속하기 때문에, 실시예 1에 의한 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예 2에서는 추가된 NMOS 트랜지스터 N1 및 N2 각각의 소스 및드레인이 개방 상태가 아니고 접지선에 접속되어 있기 때문에, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라 NMOS 트랜지스터 N1 및 N2에 전류가 흐르거나 변동하는 일이 없어진다. 이것에 의해, NMOS 트랜지스터 N1 및 N2의 동작 상태가 기억 노드 NA 및 NB에 영향을 미칠 가능성을 저감시킬 수 있다.
또, NMOS 트랜지스터 N1 및 N2 각각의 소스 및 드레인을 모두 전원선에 접속하더라도 상기와 같은 효과를 얻을 수 있다.
(실시예 3)
다음에, 실시예 3에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 3에 따른 반도체 기억 장치는 실시예 1에 있어서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 새롭게 추가한 NMOS 트랜지스터 N1 및 N2 각각의 소스를 접지선에 접속하고, 또한 드레인끼리를 접속한 것을 특징으로 하고 있다.
도 3은 실시예 3에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도이다. 또, 도 3에 있어서, 도 1과 공통되는 부분에 대해서는 동일 부호를 부여하고 그 설명을 생략한다. 또한, 도 3은 도 20과 마찬가지로 인버터 INV1 및 INV2를 논리 기호로 표시하여 간략화하고 있다.
실시예 3에 따른 반도체 기억 장치는, 그 SRAM 메모리 셀에 있어서 도 3의 점선으로 도시한 바와 같이, NMOS 트랜지스터 N1 및 N2 각각의 소스가 접지선에 접속되고, 또한 NMOS 트랜지스터 N1 및 N2의 드레인끼리가 접속되어 있는 점이 실시예 1과 다르다.
다음에, 도 3에 도시한 SRAM 메모리 셀의 동작에 대해서 실시예 1과 다른 부분을 설명한다. 기억 노드 NA에는 NMOS 트랜지스터 N1의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N1은 기억 노드 NA의 논리 상태에 따라 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 NMOS 트랜지스터 N2의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N2는 기억 노드 NB의 논리 상태에 따라 ON 또는 OFF가 결정된다. 그러나, 이들 NMOS 트랜지스터 N1 및 N2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 주는 일은 없다.
또한, 기억 노드 NA가 논리 상태 "H"로서 안정되어 있는 경우에는, NMOS 트랜지스터 N1은 ON 상태로 되고, NMOS 트랜지스터 N2는 OFF 상태로 된다. 여기서, NMOS 트랜지스터 N1 및 N2의 드레인끼리의 접속 라인인 내부 노드 NC는 NMOS 트랜지스터 N1을 거쳐서 접지선 GND와 전기적으로 접속되고, 그 전위는 논리 레벨 "L"의 전위, 즉 논리 상태 "L"로 된다.
반대로, 기억 노드 NA가 논리 상태 "L"로서 안정되어 있는 경우에는, NMOS 트랜지스터 N1은 OFF 상태로 되고, NMOS 트랜지스터 N2는 ON 상태로 된다. 이것에 의해, 내부 노드 NC는 NMOS 트랜지스터 N2를 거쳐서 접지선 GND와 전기적으로 접속되고, 그 전위는 논리 레벨 "L"의 전위, 즉 논리 상태 "L"로 된다.
그러나, 이 내부 노드 NC의 상태 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 미치는 일은 없다. 한편으로, 기억 노드 NA에 NMOS 트랜지스터 N1의 게이트가 접속됨으로써, 그 게이트 용량이 기억 노드 NA에 부가되게 된다. 마찬가지로, 기억 노드 NB에 NMOS 트랜지스터 N2의 게이트가 접속되기 때문에, 그게이트 용량이 기억 노드 NB에 부가된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리 셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 3에 따른 반도체 기억 장치에 의하면, SRAM 메모리 셀의 기억 노드 NA 및 NB 각각에 새롭게 마련한 NMOS 트랜지스터 N1 및 N2의 게이트를 접속하기 때문에, 실시예 1에 의한 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예 3에서는 추가된 NMOS 트랜지스터 N1 및 N2 각각의 소스 및 드레인이 개방 상태가 아니고 각각의 소스가 접지선에 접속되고 또한 드레인끼리가 접속되어 있으므로, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라서 NMOS 트랜지스터 N1 및 N2에 전류가 흐르거나 변동하는 일이 없어진다. 이것에 의해, NMOS 트랜지스터 N1 및 N2의 동작 상태가 기억 노드 NA 및 NB에 영향을 미칠 가능성을 저감시킬 수 있다.
또, NMOS 트랜지스터 N1 및 N2 각각의 소스끼리를 접속하고, 각각의 드레인을 모두 전원선에 접속하더라도 상기와 마찬가지의 효과를 얻을 수 있다.
(실시예 4)
다음에, 실시예 4에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 4에 따른 반도체 기억 장치는 실시예 1에서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 새롭게 추가한 NMOS 트랜지스터 N1의 소스, 드레인 및 게이트를 서로 접속하고, 또한 NMOS 트랜지스터 N2의 소스, 드레인 및 게이트를 서로 접속한 것을특징으로 하고 있다.
도 4는 실시예 4에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도이다. 또, 도 4에 있어서, 도 1과 공통되는 부분에 대해서는 동일 부호를 부여하고 그 설명을 생략한다. 또한, 도 4는 도 20과 같이 인버터 INV1 및 INV2를 논리 기호로 표시하여 간략화하고 있다.
실시예 4에 따른 반도체 기억 장치는, 그 SRAM 메모리 셀에 있어서 도 4의 점선 및 실선으로 나타낸 바와 같이, NMOS 트랜지스터 N1의 소스, 드레인 및 게이트가 서로 접속되고, 또한 NMOS 트랜지스터 N2의 소스, 드레인 및 게이트가 서로 접속되어 있는 점이 실시예 1과 다르다.
다음에, 도 4에 도시한 SRAM 메모리 셀의 동작에 대해서 실시예 1과 다른 부분을 설명한다. 기억 노드 NA에는 NMOS 트랜지스터 N1의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N1은 기억 노드 NA의 논리 상태에 따라 ON 또는 OFF가 결정된다. 또한, 기억 노드 NB에는 NMOS 트랜지스터 N2의 게이트가 접속되어 있기 때문에, NMOS 트랜지스터 N2는 기억 노드 NB의 논리 상태에 따라 ON 또는 OFF가 결정된다. 그러나, 이들 NMOS 트랜지스터 N1 및 N2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 미치는 일은 없다.
또한, 기억 노드 NA가 논리 상태 "H"로서 안정되어 있는 경우에는, NMOS 트랜지스터 N1은 ON 상태로 되고, NMOS 트랜지스터 N2는 OFF 상태로 된다. 여기서, NMOS 트랜지스터 N1은 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 ON 상태에 관계없이 NMOS 트랜지스터 N1의 소스, 드레인 및 게이트는 기억 노드 NA와동일 전위로 되고, 논리 상태 "H"를 나타낸다. 또한, NMOS 트랜지스터 N2도 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 OFF 상태에 관계없이 NMOS 트랜지스터 N2의 소스, 드레인 및 게이트는 기억 노드 NB와 동일 전위로 되고, 논리 상태 "L"을 나타낸다.
반대로, 기억 노드 NA가 논리 상태 "L"로서 안정되어 있는 경우에는, NMOS 트랜지스터 N1은 OFF 상태로 되고, NMOS 트랜지스터 N2는 ON 상태로 된다. 여기서, NMOS 트랜지스터 N1은 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 OFF 상태에 관계없이 NMOS 트랜지스터 N1의 소스, 드레인 및 게이트는 기억 노드 NA와 동일 전위로 되고, 논리 상태 "L"을 나타낸다. 또한, NMOS 트랜지스터 N2도 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 ON 상태에 관계없이 NMOS 트랜지스터 N2의 소스, 드레인 및 게이트는 기억 노드 NB와 동일 전위로 되고, 논리 상태 "H"를 나타낸다.
따라서, NMOS 트랜지스터 N1 및 N2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 미치는 일은 없다. 한편으로, 기억 노드 NA에 NMOS 트랜지스터 N1의 게이트가 접속됨으로써, 그 게이트 용량이 기억 노드 NA에 부가되게 된다. 마찬가지로, 기억 노드 NB에 NMOS 트랜지스터 N2의 게이트가 접속되기 때문에, 그 게이트 용량이 기억 노드 NB에 부가된다. 즉, 기억 노드 NA 및 NB 부분의 용량값은 종래의 SRAM 메모리 셀에 비해서 커진다.
이상에서 설명한 바와 같이, 실시예 4에 따른 반도체 기억 장치에 의하면, SRAM 메모리 셀의 기억 노드 NA 및 NB 각각에 새롭게 마련한 NMOS 트랜지스터 N1및 N2의 게이트를 접속하기 때문에, 실시예 1에 의한 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예 4에서는 추가된 NMOS 트랜지스터 N1 및 N2 각각의 소스 및 드레인이 개방 상태가 아니고 각각의 소스, 드레인 및 게이트끼리가 서로 접속되어 있기 때문에, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라 NMOS 트랜지스터 N1 및 N2에 전류가 흐르거나 변동하는 일이 없어진다. 이것에 의해, NMOS 트랜지스터 N1 및 N2의 동작 상태가 기억 노드 NA 및 NB에 영향을 미칠 가능성을 저감시킬 수 있다.
(실시예 5)
다음에, 실시예 5에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 5에 따른 반도체 기억 장치는 실시예 2∼4에서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 새롭게 추가한 NMOS 트랜지스터 N1 및 N2 대신에 PMOS 트랜지스터를 마련한 것을 특징으로 하고 있다.
도 5는 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 일례이다. 특히, 도 5에 도시하는 SRMA 메모리 셀은, 도 2에 도시한 회로도에 있어서 NMOS 트랜지스터 N1 및 N2를 각각 PMOS 트랜지스터 P1 및 P2로 바꾸고, 또한 그들 PMOS 트랜지스터 P1 및 P2의 소스 및 드레인을 전원선에 접속하고 있다.
이와 같이, 도 5에 도시하는 SRMA 메모리 셀에서는 추가된 PMOS 트랜지스터P1 및 P2 각각의 소스 및 드레인이 개방 상태가 아니고 전원선에 접속되어 있으므로, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라 PMOS 트랜지스터 P1 및 P2에 전류가 흐르거나 변동하는 일이 없어진다.
또, 도 5에 있어서, PMOS 트랜지스터 P1 및 P2 각각의 소스 및 드레인을 함께 접지선에 접속하더라도 실시예 2에서 나타낸 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 도 6은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 다른 예이다. 특히, 도 6에 도시하는 SRMA 메모리 셀은 도 3에 도시한 회로도에 있어서, NMOS 트랜지스터 N1 및 N2를 각각 PMOS 트랜지스터 P1 및 P2로 바꾸고, 또한 그들 PMOS 트랜지스터 P1 및 P2 각각의 소스를 전원선에 접속하며, 또한 드레인끼리를 접속하고 있다.
도 6에 도시하는 SRAM 메모리 셀에서는 기억 노드 NA가 논리 상태 "H"로서 안정되어 있는 경우에는, PMOS 트랜지스터 P1은 OFF 상태로 되고, PMOS 트랜지스터 P2는 ON 상태로 된다. 여기서, PMOS 트랜지스터 P1 및 P2의 드레인끼리의 접속 라인인 내부 노드 NC는 PMOS 트랜지스터 P2를 거쳐서 전원선 VDD와 전기적으로 접속되고, 그 전위는 논리 레벨 "H"의 전위, 즉 논리 상태 "H"로 된다.
반대로, 기억 노드 NA가 논리 상태 "L"로서 안정되어 있는 경우에는, PMOS 트랜지스터 P1은 ON 상태로 되고, PMOS 트랜지스터 P2는 OFF 상태로 된다. 이것에 의해, 내부 노드 NC는 PMOS 트랜지스터 P2를 거쳐서 전원선 VDD와 전기적으로 접속되고, 그 전위는 논리 레벨 "H"의 전위, 즉 논리 상태 "H"로 된다.
그러나, 내부 노드 NC의 상태 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 미치는 일은 없다. 또한, 추가된 PM0S 트랜지스터 P1 및 P2 각각의 소스 및 드레인이 개방 상태가 아니므로, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라 PMOS 트랜지스터 P1 및 P2에 전류가 흐르거나 변동하는 일이 없어진다.
또, 도 6에 있어서, PMOS 트랜지스터 P1 및 P2 각각의 소스끼리를 접속하고, 각각의 드레인을 함께 접지선에 접속하더라도 실시예 3에서 나타나는 효과와 마찬가지의 효과를 얻을 수 있다.
또한, 도 7은 실시예 5에 따른 반도체 기억 장치를 구성하는 SRAM 메모리 셀의 회로도의 다른 예이다. 특히, 도 7에 도시하는 SRMA 메모리 셀은 도 4에 도시한 회로도에 있어서 NMOS 트랜지스터 N1 및 N2를 각각 PMOS 트랜지스터 P1 및 P2로 바꾸고, 또한 PMOS 트랜지스터 P1의 소스, 드레인 및 게이트를 서로 접속하며, 또 PM0S 트랜지스터 P2의 소스, 드레인 및 게이트를 서로 접속하고 있다.
도 7에 도시하는 SRMA 메모리 셀에서는 기억 노드 NA가 논리 상태 "H"로서 안정되어 있는 경우에는, PM0S 트랜지스터 P1은 OFF 상태로 되고, PM0S 트랜지스터 P2는 ON 상태로 된다. 여기서, PMOS 트랜지스터 P1은 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 OFF 상태에 관계없이 PM0S 트랜지스터 P1의 소스, 드레인 및 게이트는 기억 노드 NA와 동일 전위로 되고, 논리 상태 "H"를 나타낸다. 또한, PMOS 트랜지스터 P2도 소스, 드레인 및 게이트를 서로 접속하고 있으므로,그 ON 상태에 관계없이 PMOS 트랜지스터 P2의 소스, 드레인 및 게이트는 기억 노드 NB와 동일 전위로 되고, 논리 상태 "L"을 나타낸다.
반대로, 기억 노드 NA가 논리 상태 "L"로서 안정되어 있는 경우에는, PMOS 트랜지스터 P1은 ON 상태로 되고, PMOS 트랜지스터 P2는 OFF 상태로 된다. 여기서, PM0S 트랜지스터 P1은 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 ON 상태에 관계없이 PMOS 트랜지스터 P1의 소스, 드레인 및 게이트는 기억 노드 NA와 동일 전위로 되고, 논리 상태 "L"을 나타낸다. 또한, PMOS 트랜지스터 P2도 소스, 드레인 및 게이트를 서로 접속하고 있으므로, 그 OFF 상태에 관계없이 PMOS 트랜지스터 P2의 소스, 드레인 및 게이트는 기억 노드 NB와 동일 전위로 되고, 논리 상태 "H"를 나타낸다.
따라서, PMOS 트랜지스터 P1 및 P2의 ON/OFF 상태의 변화는 기억 노드 NA 및 NB의 2개의 안정한 기억 상태에 영향을 미치는 일은 없다. 또한, 추가된 PMOS 트랜지스터 P1 및 P2의 각각의 소스 및 드레인이 개방 상태가 아니기 때문에, 게이트에 인가되는 전위, 즉 기억 노드 NA 및 NB의 전위에 따라 PMOS 트랜지스터 P1 및 P2에 전류가 흐르거나 변동하는 일이 없어진다.
이상에서 설명한 바와 같이, 실시예 5에 따른 반도체 기억 장치에 의하면, 실시예 2∼4에 있어서 기억 노드 NA 및 NA에 접속하기 위해서 추가된 MOS 트랜지스터를 PMOS 트랜지스터로 할 수도 있다. 특히, 메모리 셀의 레이아웃 구성에 따라서는 새롭게 추가하는 MOS 트랜지스터를 PM0S 트랜지스터로 하면 셀 면적이 유리하게 되는 경우가 있으며, 그러한 점에서 이점이 있다.
(실시예 6)
다음에, 실시예 6에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 6에 따른 반도체 기억 장치는 도 3, 도 4, 도 6 및 도 7에 각각 도시한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 점선부로 나타낸 접속을 행하지 않고, 개방 상태로 하는 것을 특징으로 하고 있다.
즉, 도 3에서는 NMOS 트랜지스터 N1 및 N2의 소스를 개방 상태로 하고, 도 6에서는 PMOS 트랜지스터 P1 및 P2의 소스를 개방 상태로 한다. 또한, 도 4에서는 NMOS 트랜지스터 N1 및 N2 각각의 소스 또는 드레인의 한쪽만을 개방 상태로 하고, 도 7에서는 PMOS 트랜지스터 P1 및 P2 각각의 소스 또는 드레인의 한쪽만을 개방 상태로 한다.
이상에서 설명한 바와 같이, 실시예 6에 따른 반도체 기억 장치에 의하면, 새롭게 추가하는 MOS 트랜지스터 N1, N2, P1 및 P2에 있어서 소스나 드레인을 개방 상태로 하므로, 그들 소스나 드레인을 접속하기 위한 배선을 배제할 수 있다. 이것에 의해, 새롭게 추가하는 MOS 트랜지스터 N1, N2, P1 및 P2의 게이트와 기억 노드 NA 및 NB를 접속하기 위한 배선 레이아웃의 제한을 경감할 수 있으며, 이것은 게이트 면적을 더 크게 하는 것이 가능하게 된다는 것을 의미한다. 즉, 메모리 셀의 기억 노드에 추가하는 게이트 용량을 크게 할 수 있고, 소프트 에러 내성의 향상을 더 크게 도모할 수 있다.
(실시예 7)
다음에, 실시예 7에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 7에 따른 반도체 기억 장치는 실시예 2∼6에서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서 기억 노드 NA 및 NB에 액세스용 트랜지스터를 마련하고, 기억 데이터의 판독 동작과 기록 동작이 가능하도록 한 것을 특징으로 하고 있다.
도 8∼도 13은 순서대로 도 2∼도 7에 액세스용 트랜지스터를 접속한 경우를 도시한 회로도이다. 따라서, 도 8∼도 13에 있어서 도 2∼도 7과 공통되는 부분에는 동일 부호를 부여하고, 그 설명을 생략한다. 또한, 도 8∼도 13에 있어서 접속 단자 BL11 및 BL12는 비트선과의 접속 단자를 나타내고, 접속 단자 WL11 및 WL12는 워드선과의 접속 단자를 나타내고 있다.
따라서, 실시예 7에 따른 반도체 기억 장치에서는 도 8∼도 13에 도시하는 바와 같이, 실시예 2∼실시예 5의 SRAM 메모리 셀에 있어서 기억 노드 NA에 소스를 접속하고, 드레인에 접속 단자 BL11을 접속하며, 게이트에 접속 단자 WL11을 접속한 액세스용 NMOS 트랜지스터 N3이 마련된다.
다음에, 도 8∼도 13에 도시한 SRAM 메모리 셀에 있어서의 공통 동작에 대해서 설명한다. 우선, 워드선과의 접속 단자 WL11이 논리 상태 "L"인 경우에는, NMOS 트랜지스터 N3은 OFF 상태이고, 기억 노드 NA는 데이터의 판독·기록 단자에 대응하는 비트선과의 접속 단자 BL11과 전기적으로 차단되어 있다. 즉, 기억 데이터를 유지하고 있는 상태에 있다.
여기서, 워드선과의 접속 단자 WL11이 외부로부터의 신호에 의해서 논리 상태 "L"에서 논리 상태 "H"로 천이되면, NMOS 트랜지스터 N3은 OFF 상태에서 ON 상태로 되고, 기억 노드 NA는 접속 단자 BL11과 전기적으로 접속된다. 가령, 외부로부터 접속 단자 BL11로 기록 전압이 인가되어 있지 않으면, 기억 노드 NA에 있어서 유지된 데이터는 NMOS 트랜지스터 N3을 거쳐서 접속 단자 BL11로 전파된다. 즉, 데이터의 판독 동작이 실행된다.
한편, 접속 단자 WL11이 논리 상태 "H"이고 외부로부터 접속 단자 BL11로 기록 전압이 인가되고 있으면(즉, 도시하지 않은 외부 회로에 의해서 L 또는 H로 강하게 구동되고 있으면), 기록 전압은 NMOS 트랜지스터 N3을 거쳐서 기억 노드 NA로 전파되고, 기억 노드 NA는 기록 전압에 상당하는 논리 상태로 재기록(rewrite)된다. 즉, 데이터의 기록 동작이 실행된다. 그리고, 접속 단자 WL11이 외부로부터의 신호에 따라 논리 상태 "H"에서 논리 상태 "L"로 천이되면, 재차 기억 노드 NA는 유지 상태로 되돌아간다.
이상에서 설명한 바와 같이, 실시예 7에 따른 반도체 기억 장치에 의하면, 실시예 2∼5에 있어서 기억 노드 NA에 액세스용 NMOS 트랜지스터 N3을 마련하고 있으므로, 실시예 2∼5에 따른 효과, 즉 소프트 에러 내성을 향상시킨 반도체 기억 장치에 대해서 데이터의 판독 동작 및 기록 동작을 실행할 수 있다.
또, 도 8∼도 13에 있어서 점선으로 나타낸 바와 같이, 기억 노드 NB에도 액세스용 NMOS 트랜지스터 N4를 마련해도 좋다. 즉, 기억 노드 NB에 NMOS 트랜지스터 N4의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL12를 접속하며, 그 게이트에 워드선과의 접속 단자 WL12를 접속한다. 이 액세스용 NMOS 트랜지스터N4의 동작은 상기한 NMOS 트랜지스터 N3의 동작과 동일하므로, 여기서는 그 설명을 생략한다.
통상, SRAM으로서의 동작은, 접속 단자 WL11 및 WL12는 공통으로 접속되고, 접속 단자 BL11 및 BL12는 상보 관계로 되는 비트선쌍으로서 동작시키는 경우가 많지만, 액세스용 NMOS 트랜지스터 N3 및 N4 각각을 독립적으로 동작시킬 수도 있다.
(실시예 8)
다음에, 실시예 8에 따른 반도체 기억 장치에 대해서 설명한다. 실시예 8에 따른 반도체 기억 장치는, 실시예 2∼6에서 설명한 반도체 기억 장치의 SRAM 메모리 셀에 있어서, 기억 노드 NA 및 NB에 각각 액세스용 트랜지스터를 2개씩 마련하고, 기억 데이터의 판독 동작과 기록 동작을 실행할 수 있도록 한 것, 즉 2포트 SRAM을 구성한 것을 특징으로 하고 있다.
도 14∼도 19는 순서대로 도 2∼도 7의 1개의 기억 노드에 2개의 액세스용 트랜지스터를 접속한 경우를 도시한 회로도이다. 따라서, 도 14∼도 19에 있어서 도 8∼도 13과 공통되는 부분에는 동일 부호를 부여하고, 그 설명을 생략한다. 또한, 도 14∼도 19에 있어서 접속 단자 BL11, BL12, BL21 및 BL22는 비트선과의 접속 단자를 나타내고, 접속 단자 WL11, WL12, WL21 및 WL22는 워드선과의 접속 단자를 나타내고 있다.
따라서, 실시예 8에 따른 반도체 기억 장치에서는 도 14∼도 19에 도시한 바와 같이 실시예 2∼5의 SRAM 메모리 셀에 있어서 기억 노드 NA에 소스를 접속하고,드레인에 접속 단자 BL11을 접속하며, 게이트에 접속 단자 WL11을 접속한 액세스용 NMOS 트랜지스터 N3과, 기억 노드 NA에 소스를 접속하고, 드레인에 접속 단자 BL21을 접속하며, 게이트에 접속 단자 WL21을 접속한 액세스용 NMOS 트랜지스터 N5가 마련된다.
다음에, 도 14∼도 19에 도시한 SRAM 메모리 셀에 있어서의 공통 동작에 대해서 설명한다. 우선, 워드선과의 접속 단자 WL11과 WL21이 논리 상태 "L"인 경우에는, NMOS 트랜지스터 N3 및 N5는 OFF 상태이고, 기억 노드 NA는 데이터의 판독·기록 단자에 대응하는 비트선과의 접속 단자 BL11 및 BL21과 전기적으로 차단되어 있다. 즉, 기억 데이터를 유지하고 있는 상태에 있다.
여기서, 워드선과의 접속 단자 WL11 또는 WL21이 외부로부터의 신호에 의해서 논리 상태 "L"에서 논리 상태 "H"로 천이되면, NMOS 트랜지스터 N3 또는 N5는 OFF 상태에서 ON 상태로 되고, 기억 노드 NA는 접속 단자 BL11 또는 BL21과 전기적으로 접속된다. 가령, 외부로부터 접속 단자 BL11 또는 BL21로 기록 전압이 인가되고 있지 않으면, 기억 노드 NA에 있어서 유지된 데이터는 NMOS 트랜지스터 N3 또는 N5를 거쳐서 접속 단자 BL11 또는 BL21로 전파된다. 즉, 데이터의 판독 동작이 실행된다.
한편, 접속 단자 WL11 또는 WL21이 논리 상태 "H"이고 외부로부터 접속 단자 BL11 또는 BL21로 기록 전압이 인가되고 있으면(즉, 도시하지 않은 외부 회로에 의해서 L 또는 H로 강하게 구동되고 있으면), 기록 전압은 NMOS 트랜지스터 N3 또는 N5를 거쳐서 기억 노드 NA로 전파되고, 기억 노드 NA는 기록 전압에 상당하는 논리상태로 재기록된다. 즉, 데이터의 기록 동작이 실행된다. 그리고, 접속 단자 WL11 또는 WL21이 외부로부터의 신호에 따라 논리 상태 "H"에서 논리 상태 "L"로 천이되면, 재차 기억 노드 NA는 유지 상태로 되돌아간다.
이상에서 설명한 바와 같이, 실시예 8에 따른 반도체 기억 장치에 의하면, 실시예 2∼5에 있어서, 기억 노드 NA에 2개의 액세스용 NMOS 트랜지스터 N3 및 N4를 마련하고 있으므로, 실시예 2∼5에 따른 효과, 즉 소프트 에러 내성을 향상시킨 2포트 SRAM 구성의 반도체 기억 장치에 대해서 데이터의 판독 동작 및 기록 동작을 실행할 수 있다.
또한, 도 14∼도 19에 있어서 점선으로 표시되는 바와 같이, 기억 노드 NB에도 액세스용 NMOS 트랜지스터 N4 및 N6을 마련해도 좋다. 즉, 기억 노드 NB에 NMOS 트랜지스터 N4의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL12를 접속하며, 그 게이트에 워드선과의 접속 단자 WL12를 접속한다. 또한, 기억 노드 NB에 NMOS 트랜지스터 N6의 소스를 접속하고, 그 드레인에 비트선과의 접속 단자 BL22를 접속하며, 그 게이트에 워드선과의 접속 단자 WL22를 접속한다. 이들 액세스용 NMOS 트랜지스터 N4 및 N6의 동작은 상기한 NMOS 트랜지스터 N3 및 N5의 동작과 동일하므로, 여기서는 그 설명을 생략한다.
이상 설명한 바와 같이, 본 발명에 의하면, 제 1 MOS 트랜지스터와 제 2 MOS 트랜지스터 각각의 드레인에, 예를 들면 다이오드가 접속된 MOS 트랜지스터 등의부하 트랜지스터를 접속함으로써 SRAM의 메모리 셀을 구성했을 때, 기억 노드로 되는 제 1 노드 및 제 2 노드에 각각 제 3 MOS 트랜지스터의 게이트와 제 4 MOS 트랜지스터의 게이트가 접속되어 있으므로, 그들 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있고, 이것에 의해 α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전과 같은 오동작이 발생하기 어렵게 되고, 소프트 에러 내성의 향상을 도모할 수 있다고 하는 효과가 얻어진다.
또한, 본 발명에 의하면, 제 1 MOS 트랜지스터와 제 5 MOS 트랜지스터에 의해 구성되는 인버터 및 제 2 MOS 트랜지스터와 제 6 MOS 트랜지스터에 의해 구성되는 인버터의 상보 접속에 의해서 SRAM의 메모리 셀이 구성되고, 기억 노드로 되는 제 1 노드 및 제 2 노드에 각각 제 3 MOS 트랜지스터의 게이트와 제 4 MOS 트랜지스터의 게이트가 접속되어 있으므로, 그들 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있고, 이것에 의해 α선 등에 기인한 외적 요인에 의한 기억 데이터의 반전과 같은 오동작이 발생하기 어렵게 되고, 소프트 에러 내성의 향상을 도모할 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터의 소스와 드레인이 함께 접지선 또는 전원선에 접속되어 있으므로, 그들 소스와 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 일이 없어지고, 이것에 의해 제 3 및 제 4 MOS 트랜지스터의 동작 상태가 기억 노드에 영향을 미칠 가능성을 저감시킬 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 서로 접속되어 있으므로, 그들 소스 및 드레인의 한쪽을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 일이 없어지고, 이것에 의해 제 3 및 제 4 MOS 트랜지스터의 동작 상태가 기억 노드에 영향을 미칠 가능성을 저감시킬 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터의 소스 및 드레인의 한쪽이 서로 접속되고, 또한 각각의 소스 및 드레인의 한쪽이 함께 접지선 또는 전원선에 접속되어 있으므로, 그들 소스나 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 일이 없어지고, 이것에 의해 제 3 및 제 4 MOS 트랜지스터의 동작 상태가 기억 노드에 영향을 미칠 가능성을 저감시킬 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터에 있어서 각각 게이트와 소스 또는 드레인이 서로 접속되어 있으므로, 그들 소스 또는 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 일이 없어지고, 이것에 의해 제 3 및 제 4 MOS 트랜지스터의 동작 상태가 기억 노드에 영향을 미칠 가능성을 저감시킬 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터에 있어서 각각 게이트와 소스와 드레인이 서로 접속되어 있으므로, 그들 소스와 드레인을 개방 상태로 하는 경우에 비해서 제 3 및 제 4 MOS 트랜지스터의 ON/OFF 상태에 따라 그들 MOS 트랜지스터에 전류가 흐르거나 변동하는 일이 없어지고, 이것에 의해 제 3 및 제 4 MOS 트랜지스터의 동작 상태가 기억 노드에 영향을 미칠 가능성을 저감시킬 수 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터를 모두 N채널형 MOS 트랜지스터로 할 수도 있고, 특히 메모리 셀의 레이아웃 구성에 따라서는 새롭게 추가하는 MOS 트랜지스터를 N채널형 MOS 트랜지스터로 하면 셀 면적이 유리하게 되는 경우가 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 게이트 용량분의 용량값을 기억 노드에 부가시키기 위해서 추가된 제 3 및 제 4 MOS 트랜지스터를 모두 P채널형 MOS 트랜지스터로 할 수도 있고, 특히 메모리 셀의 레이아웃 구성에 따라서는 새롭게 추가하는 MOS 트랜지스터를 P채널형 MOS 트랜지스터로 하면 셀 면적이 유리하게 되는 경우가 있다는 효과가 얻어진다.
또한, 본 발명에 의하면, 기억 노드로 되는 제 1 노드 및 제 2 노드에 기억 데이터의 판독 및 기록을 실행하기 위한 액세스용 MOS 트랜지스터를 1개씩 접속한경우의 SRAM 메모리 셀이나, 또 그 액세스용 MOS 트랜지스터를 2개씩 접속하는 것에 의해 2포트 SRAM을 구성한 경우의 SRAM 메모리 셀에 대해서도, 상기한 제 3 및 제 4 MOS 트랜지스터를 추가하는 것에 의해 게이트 용량분의 용량값을 기억 노드에 부가시킬 수 있고, 소프트 에러 내성을 향상시킬 수 있다는 효과가 얻어진다.
이상 본 발명자에 의해서 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니고, 그 요지를 이탈하지 않는 범위에서 여러 가지로 변경 가능한 것은 물론이다.

Claims (2)

  1. 소스가 접지선에 접속된 제 1 MOS 트랜지스터와,
    소스가 접지선에 접속되고, 드레인이 상기 제 1 MOS 트랜지스터의 게이트에 접속되어 그 접속점을 제 1 노드로 하고, 게이트가 상기 제 1 MOS 트랜지스터의 드레인에 접속되어 그 접속점을 제 2 노드로 한 상기 제 1 MOS 트랜지스터와 동일한 도전형의 제 2 MOS 트랜지스터와,
    상기 제 1 노드에 게이트를 접속한 제 3 MOS 트랜지스터와,
    상기 제 2 노드에 게이트를 접속한 제 4 MOS 트랜지스터와,
    소스가 전원선에 접속되고, 드레인이 상기 제 1 MOS 트랜지스터의 드레인에 접속되며, 게이트가 상기 제 1 MOS 트랜지스터의 게이트에 접속된 상기 제 1 MOS 트랜지스터와는 반대의 도전형의 제 5 MOS 트랜지스터와,
    소스가 전원선에 접속되고, 드레인이 상기 제 2 MOS 트랜지스터의 드레인에 접속되며, 게이트가 상기 제 2 MOS 트랜지스터의 게이트에 접속된 상기 제 5 MOS 트랜지스터와 동일한 도전형의 제 6 MOS 트랜지스터를 구비하는 것
    을 특징으로 하는 반도체 기억 장치.
  2. 제 1 항에 있어서,
    상기 제 3 MOS 트랜지스터의 드레인 및 소스가 모두 접지선 또는 전원선에접속되고,
    상기 제 4 MOS 트랜지스터의 드레인 및 소스가 모두 접지선 또는 전원선에 접속된 것
    을 특징으로 하는 반도체 기억 장치.
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