TWI222638B - Semiconductor storage device - Google Patents

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TWI222638B
TWI222638B TW090109302A TW90109302A TWI222638B TW I222638 B TWI222638 B TW I222638B TW 090109302 A TW090109302 A TW 090109302A TW 90109302 A TW90109302 A TW 90109302A TW I222638 B TWI222638 B TW I222638B
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Taiwan
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transistor
gate
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drain
memory
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TW090109302A
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Inventor
Nobuhiro Tsuda
Koji Nii
Original Assignee
Mitsubishi Electric Corp
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Description

1222638 五、發明說明（l) 本發明係有關於一種具有SRAM (靜態隨機存取記憶體
Static Random Access Memory)型的記憶胞（memory cel 1)的半導體記憶裝置。特別是有關於改善對於軟錯誤 (soft error)的阻抗的半導體記憶裝置。
近年來’隨著電子機器的輕薄短小化，要求這些機器 的功能可進行高速處理的要求也增加。在此類的電子機器 中’搭載現今的微電腦（microcomputer)是不可或缺的。 在此微電腦的構成中，安裝大容量且高速的記憶體是必須 的。又，隨著個人電腦的快速普及以及高度性能化，為了 實現較高速的處理，快取（cache)記憶體也要求需大容量 化。換言之’在利用CPU實行控制程式（program)的RAM 中，其也被要求需高速化和大容量化。 DRAM(動態RAM，Dynamic RAM)和SRAM —般被用來作為 上述RAM。特別是通常使用SRAM作為需要高速處理的部 分，如上述快取記憶體等。SRAM作為此記憶胞的構造，其 為四個電晶體（transistor)和兩個高阻抗元件構成的高阻 抗負荷型、以及六個電晶體構成的CM0S型係為熟知的。特 別是CMOS型SRAM係資料保持時，洩漏（丨eak)電流非常小且 信類性高，其為現在的主流。
第20圖係為習知CMOS型SRAM的記憶胞的電路圖。特別 是第2 0圖的記憶胞只顯示保持記憶用的電路部，而省略記 憶狀態的讀出和寫入用的存取用MOs電晶體的記載。如第 2 0圖所示，記憶胞可藉由兩個反相器丨Nv丨和丨NV2表示，其 輸入端子和輸出端子係以互補的方式連接。 “
1222638 五、發明說明（2) 又’第21圖係為反相器INV1和INV2的内部電路，亦即 顯不CMOS反相器電路的電路圖。如第21圖所示，反相器 INV1和1 NV2都以一個PM0S電晶體PM1和一個NM0S電晶體NM1 所構成° PM0S電晶體PM1的源極連接電源線VDD，NM0S電晶 體NM1的源極連接接地線G〇。又，雙方的汲極一起連接， 且其連接點形成輸出端子OUT，雙方的閘極一起連接，且 其連接點形成輸入端子IN。亦即，藉由PM0S電晶體PM1作 為負荷電晶體、NM0S電晶體NM1作為驅動電晶體的所謂的 CMOS構成，實現反相器功能。
在此’說明如第21圖所示的CMOS反相器電路的動作。 在第21圖中，在輸入端子IN的邏輯層次"ΗΠ的電位，亦即 給予VDD電位時，pm〇S電晶體PM1變成〇FF狀態，NM0S電晶體 NM1變成ON狀態。 因此，輸出端子OUT經由NM0S電晶體NM1與接地線電氣 連接，其電位為邏輯層次"L"的電位，亦即電位，pm〇s 電晶體PM1變成ON狀態，NM0S電晶體NMi變成0FF狀態。相
對地，在輸入端子IN的邏輯層次” L”的電位，亦即給予gND 電位時/ PM0S電晶體PM1變成〇N狀態，NM〇s電晶體麗丨變成 OFF狀態。然而，輸出端子⑽τ經由pM〇s電晶體mi與電源
線電氣連接，其電位為邏輯層次’，H，，的電位，亦即％電 位。藉此，CMOS反相器電路保持輸入和輸出的邏輯為互補 的關係。 其次，說明如第2 0圖所示的習知記憶胞。反相器丨NV i 的輸入端子和反相器INV2的輪出端子相互連接，反相器
1222638 五、發明說明（3) ____ I NVj的輸出端子和反相器〗NV2的輸入端子相互連接， 圖中的記憶節NA和NB為互補關係。 象此 情：如果記憶節NA在邏輯層次"H"的電位狀態，+己 ，郎NB女疋在邏輯層次"L，m狀態。又，相對地，：己 節NA在邏輯層次"L"的電位狀態，記憶節 = 欠"Η"的電位狀態。藉此，由反相器構 = J由兩個記憶節NA和NB的狀態為"H„狀態或"L C胞 有=同的安定的邏輯狀態，保持此邏輯狀態；而具 兀的記憶資料。 。P局一位 藉此，由CMOS反相器電路構成的半導體 疋，且對於雜訊的阻抗沒有問題。然而，在集人=的安 =胞的大容量記憶體中’因為每一位元的：亡述 藉由照射放射線，記憶胞的記憶狀以=響。 產生=憶資料的反轉的錯誤動作的可能性變高。不女定， 這現象稱為軟錯誤，電離性的放射線從g (package)材料或配線材料放射出的α射 、 因為軟錯誤容易導致電源電壓下降，在近 。特別是 驅動化的半導體記憶裝置中，增加對 望低電源 成重要的主題。 、此軟錯誤的阻抗變 提出藉由增加記憶節的容量值、 照射的記憶資料的反轉的各種半導體吃 於上述α射線 據日本特開平9_27〇469號公報揭露的:丰^裝置。例如，根 "，在記憶節（亦即，構成CM〇s反相器 _ s己憶體裴置 路的負荷電晶體的 1222638 五、發明說明（4) Ξΐΐί動電晶體和間極的連接部）和半導體基板之間的 ==域形成電容器(capacit〇r)，藉此增加記憶節 邵的谷罝值。 —抑另一方面，由SRAM用記憶胞、存取用電晶體和一些電 容态構成的不揮發性半導體記憶裝置為習知的，上= =部的容量值變成這些不揮發性半導體記憶裝置的重要 問通。 根據此不揮發性半導體記憶裝置，藉由多數的電容器
的容量分割決定電位，以埶杆宫 m ^ ^ P ^ ^ Μ轨仃冩入，因為在記憶節連接的 電容器的容量值的大小關係、執行電源⑽時的讀出，且； 難以適切的設計電容器的困難。因此，日本特開昭八 62-333Μ號公報中揭露的"半導體不揮發性記憶體震置"係 在SRAM §己憶胞的記憶節，代替電容器，與呈有浮動 ,、 (f loat i ng)閘極的M0S電晶體的閘極連接γ以構成不 性的記憶部，且削減電容器的數量。 然而，根據半導體記憶裝置的大容量化和高集合 化的要求，使記憶胞的構成元件細微化變得必要，ς ， 記憶節部的容量值變小，且更容易產生軟錯誤的問題。 對於此問題，上述的日本特開平9—270469號公報 的…半導體記憶體裝置”等所示的習知記憶胞係為了增加^ 憶節部的容量值’ @只能採用特定的半導體佈局樣^，對 應於根據今後的記憶胞的高集合程度化而變更的佈 式，此設計步驟變得複雜，此習知記憶體並 ^醢 對策是不言可喻的。 知的解決
1222638 五、發明說明 又，在上述日本特開昭62_33392號中揭露的" 不揮發性記憶體裝置"中，在SRAM記憶胞的記憶節連Z MOS電晶體構成不揮發性記憶部，且藉由具有浮動閘極 的佈局形成是必要的，且浮動閉極的記憶保持 射線照射來變化的狀態不可被否定。#即，-糟由： 揮發性記憶體裝置"不可實現不揮發性記憶功能和軟錯$ 的對策，且其並無此意圖。 、 又，此日本特開昭62 —33392號中揭露的，，半導體揮 發性記憶體裝置11係具有從外部的“履的控制、使至
的施加電壓必要由兩階段變化等而複雜化的問題，且 制的設計也複雜化。 & …因為本發明係為了解決上述問題，目的在於得到一種 半導體S己憶裝置，其在SRAM記憶胞中，設置設計和製造步 驟被確立的PMOS電晶體或NMOS電晶體，由此追加的M〇s電 晶體的閘極與記憶節連接’使記憶節部的容量值增加 即，實現軟錯誤的對策。
愔肚ίΐ解決上述問題、達成㈣，在本發明的半導體記 裝置中’包括：第一M0S電晶體，具有與接地線連接的 /'、極，第二MOS電晶體，具有與接地線連接的源極、盥上 ^第一MOS電晶體的閘極連接的汲極且此連接點作為/第一 =炎與上述第一M0S電晶體的汲極連接的閘極且此連接點 :為第二節，其與上述第一 M〇s電晶體為相同的導電型； 第二MOS電晶體’具有與上述第一節連接的閘極；以及第 四MOS電晶體’具有與上述第二節連接的閘極。
1222638 五、發明說明（6) 根據此發明，在第一MOS電晶體和第二MOS電晶體的各 /及極，連接，例如，二極體連接的電晶體等的負荷電 晶體以構成SRAM的記憶胞時，因為作為記憶節的第一節和 第二節分別與第三MOS電晶體的閘極以及第四M〇s電晶體的 閘極連接，這些閘極容量的容量值可被附加至記憶節。 下一發明的半導體記憶裝置係在上述發明中，包括： 第五MOS電晶體’具有與電源線連接的源極、與上述第一 MOS電晶體的汲極連接的汲極、與上述第一M〇s電晶體的汲 極連接的閘極，其與上述第一M0S電晶體為不同的導電 型，以及第六MOS電晶體，具有與電源線連接的源極、與 上述第一MOS電晶體的没極連接的没極、與上述第二mqs電 晶體的沒極連接的閘極，其與上述第五肋8電晶體為相同 的導電型。 根據此發明，藉由第一MOS電晶體和第五M0S電晶體構 成的反相器、以及第二MOS電晶體和第六MOS電晶體構成的 反相器的互補連接構成SRAM的記憶胞時，因為作為記憶節 的第一節和第二節分別與第三NMOS電晶體的閘極以及第四 NMOS電晶體的閘極連接，這些閘極容量的容量值可被附加 至記憶節。 下一發明的半導體記憶裝置係在上述發明中，上述第 三MOS電晶體的汲極和源極與接地線或電源線連接，上述 第四MOS電晶體的汲極和源極與接地線或電源線連接。 根據此發明，因為追加用以附加閘極容量的容量值至 記憶卽的第二和第四Μ 0 S電晶體的源極和沒極與接地線戍
2111-3948-PF;Tungm i ng.p t d 第10頁 1222638 五、發明說明（7) 電源線連接，與這些源極和汲極在開放狀態下的場合相 比，可更有效地減低對應於第三和第四M〇s電晶體的 ON/OFF狀態、且流過這些MOS電晶體的電流的變動。 下一發明的半導體記憶裝置係在上述發明中，上述第 三M0S電晶體的源極和汲極的一方與上述第四M〇s電晶體的 源極和沒極的一方連接。
根據此發明’因為追加用以附加閘極容量的容量值至 記憶節的第三和第四M0S電晶體的源極和汲極的一方相互 連接，與這些源極和汲極的一方在開放狀態下的場合相 比，可更有效地減低對應於第三和第四M〇s電晶體的 0N/0FF狀態、且流過這些M〇s電晶體的電流的變動。 一下一發明的半導體記憶裝置係在上述發明中，上述第 三M0S電晶體的源極和汲極的一方與接地線或電源線連 ΐ源ii:四M0S電晶體的源極和沒極的-方與接地線或 -己情：：ί發:月贫因為追加用以附加閘極容量的容量值. i:::二_電晶體的源極和汲極的-方相互 逆按且谷源極和沒福的一士你& ,丨α、
俨此、75揣4 υ 方與接地線或電源線連接，J 攻坠源極和汲極在開放狀態下的場合相比，可 ；
低對應於第三和第四_電晶 ； 些M0S電晶體的電流的變動。 ”狀態、且流過运 下一發明的半導體記憶裝置係 三M0S電晶體的閘極和源極或汲極相互連接'θ ’上： 電晶體的閘極和源極或汲極相互連接。 述第四Μ0
五、發明說明（8)
根據此發明 m &、A 記憶節的第三：第=ς〜加曰用以附加閘極容量的容量值至 相互連接，與、言此.、、、晶體中，其閘極和源極或汲極 可更有效地減低對庫於繁一：：開放狀態下的場合相比， m日-對應於第二和第四M0S電晶體的ΟΝ/OFF狀 態、且流過思些M0S電晶體的電流的變動。 ’狀 一下一發明的半導體記憶裝置係在上述發明中，上 :MOS電晶體的閉極和源極和没
電晶體的閘極和源極和没極相互連接。彡上这第四M〇S 根據此發明，因為追加用以附加閘極容量的容量值至 記憶節的第三和第四M0S電晶體中，其閉極和源極和没極 相互連接’與這些源極和汲極在開放狀態下的場合相比， 可更有效地減低對應於第三和第四M〇s電晶體的⑽狀 態、且流過這些MOS電晶體的電流的變動。 下一發明的半導體記憶裝置係在上述發明中，上述第 二和上述第四MOS電晶體為n通道型式的M〇s電晶體。 ^根據此發明，追加用以附加閘極容量的容量值至記憶 節的第三和第四MOS電晶體中，可做為n通道型式的M〇s電 晶體。 下一發明的半導體記憶裝置係在上述發明中，上述第 三和上述第四MOS電晶體為p通道型式的M〇s電晶體。 根據此發明，追加用以附加閘極容量的容量值至記憶 節的第三和第四MOS電晶體中，可做為p通道型式的M〇s電 晶體。 下一發明的半導體記憶裝置係在上述發明中，包括至
2111-3948-PF;Tungming.ptd 第12頁 1222638
少一MOS電晶體 少一方連接，用 入記憶資料。 根據此發明，SRAM記憶胞由用以讀出和寫入記憶資料 的存取用M0S電晶體與作為記憶節的第一節和第二節分別 連接所構成，又，SRAM記憶胞由兩埠的別脯所構成，其兩 存取用的M0S電晶體分別與第一和第二節連接，藉由追加 上述的第三和第四M0S電晶體，可在記憶節附加閘極容量 的容量值。 圖示說明 第1圖是構成第一實施例的半導體記憶裝置的SRAM記 憶胞的電路圖； 第2圖是構成第二實施例的半導體記憶裝置的SRAM記 憶胞的電路圖； 第3圖是構成第三實施例的半導體記憶裝置的SRAM記 憶胞的電路圖； 第4圖是構成第四實施例的半導體記憶裝置的SRAM記 憶胞的電路圖； 第5圖是構成第五實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第6圖是構成第五實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第7圖是構成第五實施例的半導體記憶裝置的SRAM記
2111-3948-PF;Tungming.ptd 第13頁 1222638 五、發明說明（ίο) 憶胞的電路圖的一個例子； 第8圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第9圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 0圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第11圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第12圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第13圖是構成第七實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子， 第14圖是構成第八實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 5圖是構成第八實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 6圖是構成第八實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 7圖是構成第八實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 8圖是構成第八實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一個例子； 第1 9圖是構成第八實施例的半導體記憶裝置的SRAM記
2111-3948-PF;Tungming.ptd 第14頁 I22^638 a、發明說明（π) 愫胞的電路圖的一個例子； 第20圖是習知的CMOS型SRAM的記憶胞的電路圖；以及 第21圖為習知的CMOS反相器電路的電路圖。 符號說明： INV1、INV2反相器、 ΝΑ、NB記憶節、 NC 内部節、 NM1、NM2、N卜N6 NM0S 電晶體、 PM1、PM2、PI、P2 PM0S 晶體、 WL11、WL12、WL21、WL22字元線連接端子、 BL11、BL12、BL21、BL22位元線連接端子。 以下將基於圖示詳細說明本發明的半導體記憶裝置的 實施例。又，此實施例並非用來限定本發明。 第一實施例 首先’說明第一實施例的半導體記憶裝置。第一實施 例的半導體§己憶裝置的特徵在於：設置不影樂構 記憶胞的記憶保持狀態的兩個龍os電晶體，i這些nm〇s電 晶體的閘極分別與兩個記憶節連接。 第1圖是構成第一實施例的半導體記憶裝置的SRAM記 憶胞的電路圖。構成第一實施例的半導體記憶裝置的sr龍 記憶胞與習知記憶胞同樣，藉由互補連接的兩個反相器 INV1和INV2所構成，在第！圖中，顯示各反相器的内部 路，亦即CMOS反相器電路。
1222638 五、發明說明（12) 藉此’在第1圖的SRAM記憶胞中，相當於反相器INV1 的CMOS反相器電路係由PM0S電晶體PM1和NM〇S電晶體NM1所 構成，相當於反相器INV2的CMOS反相器電路係由PM0S電晶 體PM2和NM0S電晶體NM2所構成。 亦即’ PM0S電晶體PM1的源極和PM0S電晶體PM2的源極 與電源線VDD連接，NM0S電晶體NM1的源極和NM0S電晶體NM2 的源極與接地線GND連接。又，PM0S電晶體PM1和NM0S電晶 體NM1的汲極一起連接，pm〇s電晶體PM1和NM0S電晶體NM1 的閘極一起連接。
PM0S電晶體PM2和NM0S電晶體NM2的沒極一起連接， PM0S電晶體PM2的汲極和上述pm〇S電晶體PM1的閘極連接， 在此連接線上形成記憶節NB。又，PM0S電晶體PM2和NM0S 電晶體NM2的閘極一起連接，PM0S電晶體PM2的閘極和上述 PM0S電晶體PM1的汲極連接，在此連接線上形成記憶節 NA 〇 °
又’在本實施例的SRAM記憶胞中，加入上述兩個反相 器，其由閘極與記憶節NA連接的NM0S電晶體N1、和閘極與 記憶節NB連接的NM0S電晶體N2構成。又，在第一實施例” 中，NM0S電晶體N1和NM0S電晶體N2的各源極和汲極的連接 目的並不特別限定，在此為開放狀態。
其次，說明構成第一實施例的半導體記憶裝置的⑽八从 記憶胞，亦即如第1圖所示的讣純記憶胞的動作。首先， 記憶節NA在邏輯層次” H”的電位狀態的場合中，記憶節⑽ 安定在邏輯層次” Ln的電位狀態。又，相對地，記憶節NA
1222638 五、發明說明（13) " 一^-- 在邏輯層次” L"的電位狀態的場合中，記憶節Νβ安定在邏 輯^次’’ H”的電位狀態。藉此，藉由反相器構成的記憶= 係藉由兩個記憶節NA和NB的邏輯狀態在” H”狀態或"L，，狀 態，而具有不同的兩個安定邏輯狀態，且保持此邏輯狀離 作為一位元的記憶資料。 4 在此，因為記憶節NA與NMOS電晶體N1的閘極連接， NMOS電晶體N1係對應於記憶節^的邏輯狀態而決定⑽或 OFF。又，因為記憶節NB與NMOS電晶體N2的閘極連接， NM0S電晶體N2係對應於記憶節0的邏輯狀態而決定⑽或 OFF。然而，這些NM0S電晶體N1和N2的0N/0FF的狀態變化 並不影響記憶節NA和NB的兩個安定的記憶狀態。 另一方面，記憶節NA與NM0S電晶體N1的閘極連接，使 此閘極容量附加至記憶節NA。同樣的，記憶節肿與麗⑽電 晶體N2的閘極連接，使此閘極容量附加至記憶節帅。亦 即，記憶節NA和NB部份的容量值比習知SRAM記憶胞大。 如以上說明，因為根據第一實施例的半導體記憶裝 置，在SRAM a己憶胞中，設置兩個nm〇S電晶體Ni和N2，NM0S 電晶體N1和N2的閘極與記憶節NA和⑽分別連接，可在記憶 節NA和NB分別附加籠⑽電晶體N1和⑽的閘極容量的容量〜 值藉此很難導致由α線等的外在因素起因的記憶資料 的反轉的錯誤動作，且可得到改良對於軟誤差的阻&的效 又’因為在新設置的NM0S電晶體Ν1和Ν2中確立此設計 和製造步驟，可採用對應於記憶容量不同的半導體記憶裝
2111-3948-PF;Tungming.ptd 第17頁 1222638 置的各種佈局。又，因為NMOS電晶體N1*N2和構成反相器 I NV1和I NV2的各M0S電晶體可由同一的光罩樣式的同一製 造步驟形成，不必追加複雜的設計和製造步驟，可能增加 記憶節NA和NB的容量值。 又，在上述的實施例中，以NM〇S電晶體作為新追加的 M0S電晶體，然而由PM0S電晶體代替也可得到同樣效果是 不&可喻的。此場合的圖示係與後述的第5圖的點線部所 示、不執行連接的場合相當。 第二實施例
其次，說明第二實施例的半導體記憶裝置。第二實施 例的半導體記憶裝置的特徵在於：在第一實施例中所示的 半導體記憶裝置的SRAM記憶胞中，新追加的NM〇s電晶體Nl 和N2的各源極和汲極分別與接地線連接。 第2圖是構成第二實施例的半導體記憶裝置的SRAM記 憶胞的電路圖。又，在第2圖中，與第丨圖共通的部份鹎予 ，一符號，且省略其說明。又，第2圖如第2〇圖般，以邏 輯記號表示反相器INV1和INV2以簡略化。 第二實施例的半導體記憶裝置在此SRAM記憶胞中，如 第2圖的點線所示，與第1實施例不同的是，nm〇s電晶體 和N 2的各汲極和源極與接地線連接。
在此’因為記憶節NA與麗⑽電晶體N1的閘極連接， NM0S電晶體N1係對應於記憶節^的邏輯狀態而決定⑽或 OFF。又’因為記憶節肿與題⑽電晶體N2的閘極連接， NM0S電晶體N2係對應於記憶節⑽的邏輯狀態而決定〇N或
2111-3948-PF;Tungming.ptd 第18頁
1222638 五、發明說明（15) OFF °然而’這些nm〇S電晶體N1和N2的ON/OFF的狀態變化 並不影響記憶節NA和NB的兩個安定的記憶狀態。 另一方面，記憶節NA與NM0S電晶體N1的閘極連接，使 此閘極谷量附加至記憶節NA。同樣的，記憶節⑽與題⑽電 晶體Ν2的閘極連接，使此閘極容量附加至記憶節帅。亦 即’記憶節ΝΑ和ΝΒ部份的容量值比習知SRAM記憶胞大。 如以上說明，根據第二實施例的半導體記憶裝置，因 為SRAM記憶胞的記憶節να和〇分別與新設置的關〇§電晶體 N1和N2的閘極連接，可享受與第一實施例效果相同的效 果。 又，在此第二實施例中，因為追加的NM〇s電晶體Νι和 N2的各源極和汲極並非開放狀態，且與接地線連接，藉由 閘極的電位，亦即記憶節的電位，防止流過 =〇S電晶體N1和⑽的電流變動。藉此，可降低關⑽電晶體 N1和N2的動作狀態給予記憶節NA和⑽影響的可能性。 、查垃又：較_S電晶體N1和以的各源極和汲極與電源線 連接’也可得到上述同樣的效果。 、 第三實施例 其-人，谠明第二實施例的半導體記憶裝置。三 例的半導體記憶裝置的特徵在於··在第_實施例^實〜 半導體記憶裝置的SRAM記憶胞中，新追 :的 ㈣的®玫疋同構成第二實施例的半導體記憶裝置的似^吃 也的電路圖。又’在第3圖中，與第1圖共通的部份崎予
1222638 五、發明說明（16) 同一符號，且省略其說明。又，第3圖如第20圖般，以邏 輯記號表示反相器INV1和INV2以簡略化。 第三實施例的半導體記憶裝置在此SRAM記憶胞中，如 第3圖的點線所示，與第1實施例不同的是，NMOS電晶體N1 和N2的各汲極與接地線連接，且NMOS電晶體N1和N2的汲極 彼此連接。 其次，說明第3圖所示的SRAM記憶胞的動作與第一實 施例不同的部份。因為記憶節NA與NMOS電晶體N1的閘極連 接，NMOS電晶體N1係對應於記憶節NA的邏輯狀態而決定〇N 或OFF。又，因為記憶節NB與NMOS電晶體N2的閘極連接， N Μ 0 S電晶體N 2係對應於記憶節N B的邏輯狀態而決定〇 n或 OFF。然而，這些NMOS電晶體Ν1和Ν2的0N/0FF的狀態變化 並不影響記憶節N A和NB的兩個安定的記憶狀態。 又，記憶節NA安定在邏輯狀態"ηπ的場合中，NMOS電 晶體N1在ON狀態，NMOS電晶體N2在OFF狀態。在此，NMOS 電晶體N1和N2的汲極彼此的連接線為内部節nc，其經由 NMOS電晶體N1與接地線GND電氣連接，且其電位為邏輯層 次·’ Ln的電位，亦即為邏輯狀態"L” 。 相對地，記憶節NA安定在邏輯狀態” l”的場合中， NMOS電晶體N1在OFF狀態，NMOS電晶體N2在ON狀態。藉 此’内部節NC經由NMOS電晶體N2與接地線GND電氣連接， 且其電位為邏輯層次"L"的電位，亦即為邏輯狀態” L”。 然而’此内部節NC的狀態變化並不給予記憶節NA和NB 的兩個安定記憶狀態的影響。另一方面，記憶節“與麗㈧
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電晶體N1的閘極連接，使此 樣的，因為記憶節NB與關⑽ 極容量附加至記憶節NB。亦 值比習知SRAM記憶胞大。 如以上說明，因為根據 置，因為SRAM記憶胞的記憶 電晶體N1和N 2的閘極連接， 的效果。 閘極容量附加至記憶節NA。同 電晶體N2的閘極連接，使此閘 即’記憶節NA和NB部份的容量 第三實施例的半導體記憶裝 節NA和NB分別與新設置的nm〇S 可享受與第一實施例效果相同
在此第二實施例中，因為追加的關08電晶體N1和 N2的各源極和汲極並非開放狀態，各源極與接地線連接， ff此連接，#由施加在閘極的電位’亦即記憶㈣ 和NB的電位，防止流過_s電晶體N1和⑽的電流變動 U降低_S電晶體N1㈣的動作狀態…給予記憶節n“ NB影響的可能性。 ，又，即使NM〇S電晶體N1*N2的各源極彼此連接，且 汲極與電源線連接，也可得到上述同樣的效果。 第四實施例 其次’說明第四實施例的 例的半導體記憶裝置的特徵在 半導體έ己憶裝置的S R A Μ記憶胞 的源極、没極和閘極彼此連接 沒極和閘極彼此連接。 第4圖是構成第四實施例名 憶胞的電路圖。又，在第4圖t 半導體記憶裝置。第四實施 於：在第一實施例中所示的 中，新追加的NM0S電晶體Nl ’且NM0S電晶體N2的源極、 )半導體記憶裝置的SRAM記 7 ’與第1圖共通的部份職予
2111-3948-PF;Tungming.ptd 第21頁 1222638 五、發明說明（18) 同一符號，且省略其說明。又，第4圖如第2〇圖般，以邏 輯纟己说表不反相IsINVl和INV2以簡略化。 第四實施例的半導體記憶裝置在此SRAM記憶胞中，如 第4圖的點線和實線所示，與第1實施例不同，nm〇s電晶體 N1的源極、汲極和閘極彼此連接，且NM〇s電晶體N2的源 極、汲極和閘極彼此連接。 其次’說明第4圖所示的SRAM記憶胞的動作與第一實 施例不同的部份。因為記憶節NA與關⑽電晶體N1的閘極連 接’ N Μ 0 S電晶體N1係對應於記憶節n A的邏輯狀態而決定〇 n 或OFF。又，因為記憶節⑽與⑽⑽電晶體N2的閘極連接， N Μ 0 S電晶體N 2係對應於記憶節n B的邏輯狀態而決定〇 n或 OFF。然而，這些NM0S電晶體Ν1和Ν2的0N/0FF的狀態變化 並不影響記憶節NA和NB的兩個安定的記憶狀態。 又，記憶節NA安定在邏輯狀態” η”的場合中，NM〇s電 晶體N1在ON狀態，NM0S電晶體N2在OFF狀態。在此，因為 NM0S電晶體N1的源極、汲極和閘極彼此連接，與其⑽狀態 無關下，NM0S電晶體N1的源極、沒極和閘極係與記憶節μ 同電位，顯示邏輯狀態” Η”。因為NM0S電晶體⑽的源極、 汲極和閘極也彼此連接，與其0FF狀態無關下，NM〇s電晶 體N2的源極、汲極和閘極係與記憶節NB同電位，顯示邏輯 狀態nLn。 ^ 相對地，記憶節NA安定在邏輯狀態"L，，的場合中， NM0S電晶體N1在OFF狀態，NM0S電晶體N2在ON狀態。在 此，因為NM0S電晶體N1的源極、汲極和閘極彼此^連接，與
2111-3948-PF;Tungming.ptd 第22頁 1222638 五、發明說明（19) ------- 其OFF狀態無關下，NM0S電晶體N1的源極、汲極和閘極係 與記憶節NA同電位，顯示邏輯狀態"L”。因為NM〇s電晶體 N2的源極、汲極和閘極也彼此連接，與其⑽狀態無關下， NM0S電晶體N2的源極、汲極和閘極係與記憶節Νβ同電位， 顯示邏輯狀態π Ηπ。 ’ 因此，麗03電晶體?〇和1^2的(^/(^[的狀態變化並不影 響記憶節ΝΑ和ΝΒ的兩個安定的記憶狀態。另一方面，記= 節^與NM0S電晶體Ν1的閘極連接，使此閘極容量附加至記 憶節ΝΑ。同樣的，因為記憶節ΝΒ與龍⑽電晶體Ν2的閘極連 接，使此閘極容量附加至記憶節⑽。亦即，記憶節“和⑽ 部份的容量值比習知SRAM記憶胞大。 如以上說明，因為根據第四實施例的半導體記憶裝 置，SRAM §己憶胞的記憶節NA和NB分別與新設置的NM0S電晶 體Ν1和Ν2的閘極連接，可享受與第一實施例效果相同的效 果。 又，在此第四實施例中，因為追加的NM〇s電晶體N1和 N2的各源極和汲極並非開放狀態，各源極、汲極和閘極彼 此連接，藉由施加在閘極的電位，亦即記憶節NA和⑽的電 位’防止流過NM0S電晶體N1和N2的電流變動。藉此，可降 低NM0S電晶體N1和N2的動作狀態給予記憶節^和⑽影響的 可能性。 第五實施例 其次，說明第五貫施例的半導體記憶裝置。第五實施 例的半導體記憶裝置的特徵在於：在第二〜四實施例中所
1222638 五、發明說明（20) 不的半導體記憶裝置的SRAM記憶胞中，設置PMOS電晶體， 代替新追加的NMOS電晶體N1和N2。 第5圖是構成第五實施例的半導體記憶裝置的SRAM記 憶胞的電路圖的一例。特別是在如第5圖所示的SRAM記憶 胞中，在如第2圖所示的電路圖中，分別以pm〇s電晶體P1 和P2代替NMOS電晶體N1和N2，且這些PMOS電晶體P1和P2的 源極和汲極與電源線連接。 藉此在如第5圖所示的SRAM記憶胞中，因為追加的 PMOS電晶體P1和P2的各源極和汲極並非開放狀態，且與電 源線連接，藉由施加在閘極的電位，亦即記憶節NA和NB的 電位，防止流過PMOS電晶體P1和P2的電流變動。 又，在第5圖中，即使PMOS電晶體P1和P2的各源極和 沒極與接地線連接，也可得到如第二實施例所示的效果般 同樣的效果。 又，第6圖是構成第五實施例的半導體記憶裝置的 SRAM記憶胞的電路圖的另一個例子。特別是在如第6圖所 示的SRAM記憶胞中，在如第3圖所示的電路圖中，分別以 PMOS電晶體P1和P2代替NM0S電晶體N1和N2，且這些PMOS電 晶體P1和P2的各源極與電源線連接，且汲極彼此連接。 在如第6圖所示的SRAM記憶胞中，記憶節NA安定在邏 輯狀態ΠΗ”的場合中，PMOS電晶體P1在OFF狀態，PMOS電晶 體P2在ON狀態。在此，PMOS電晶體P1和P2的汲極彼此的連 接線為内部節NC，其經由PMOS電晶體P2與電源線vDD電氣連 接，且其電位為邏輯層次π Ηπ的電位，亦即為邏輯狀態
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相對地，記憶節ΝΑ安定在邏輯層次"L"的場合中， PMOS電晶體P1在⑽狀態，PM〇s電晶體p2在〇叮狀態。藉 此’内部im經由pmos電晶體P2與電源線Vdd電氣連接\ 其電位為邏輯層次"H"的電位，亦即為邏輯狀態"H„ ^ 然而，内部節NC的狀態變化並不給予記憶“節^和⑽ 兩個安定記憶狀態的影響。又，因為追加的pM〇s電晶體ρι 和P2的各源極和汲極並非開放狀態，藉由施加在閘極的電 位，亦即記憶節NA和NB的電位，防止流過pM〇s電晶體ρι P2的電流變動。
又在第6圖中，即使PM〇S電晶體pi和P2的各源極彼此 連接，且各汲極與接地線連接，也可得到如第三實施例 示的效果般同樣的效果。 又’第7圖是構成第五實施例的半導體記憶裝置的 SRAM纪憶胞的電路圖的另一個例子。特別是在如第7圖所 示的SRAM §己憶胞中，在如第4圖所示的電路圖中，分別以 PMOS電晶體pi和P2代替NM0S電晶體N1和以，且pM〇s電晶體 P1的源極、没極和閘極彼此連接，PM0S電晶體P2的源極、 汲極和閘極彼此連接。
在如第7圖所示的SRAM記憶胞中，記憶節NA安定在邏 輯狀態π Η”的場合中，pM0S電晶體ν i在〇1^狀態，pM〇s電晶 體P2在ON狀態。在此，因為PM〇s電晶體ρι的源極、汲極^ 閘極彼此連接，與其〇FF狀態無關丁，PM〇s電晶體pl的源 極、汲極和閘極係與記憶節NA同電位，顯示邏輯狀態
1222638 五、發明說明（22) ---- Ηπ。因為PMOS電晶體P2的源極、汲極和閘極也彼此連 接，與其ON狀態無關下，PM0S電晶體Ρ2的源極、汲極和閘 極係與記憶節ΝΒ同電位，顯示邏輯狀態"L„。 甲 相對地，記憶節N A安定在邏輯狀態” L，，的場合中， PM0S電晶體P1在ON狀態，PM0S電晶體P2在OFF狀態。在 此，因為PM0S電晶體P1的源極、汲極和閘極彼此連接，盥 其ON狀態無關下，PM0S電晶體Pi的源極、汲極和閘極係^ 兄憶節NA同電位’顯示邏輯狀態” l”。因為PM〇s電晶體p2 的源極、汲極和閘極也彼此連接，與其〇FF狀態無關下， PM0S電晶體P2的源極、汲極和閘極係與記憶節Νβ同電位， 顯示邏輯狀態"H"。 因此，？^103電晶體？1和？2的训/(^?的狀態變化並不影 響記憶節NA和NB的兩個安定的記憶狀態。又，因為追加的 PM0S電晶體P1和P2的各源極和汲極並非開放狀態，藉由施 加在閘極的電位，亦即記憶節NA和⑽的電位，防止流過 PM0S電晶體P1和P2的電流變動。 如以上說明，根據第五實施例的半導體記憶裝置，在 第二〜四實施例中，可以PM0S電晶體代替追加的且與記憶 節NA和NA連接的M0S電晶體。特別是藉由記憶胞的佈局才籌 成，當PM0S電晶體作為新的追加M〇s電晶體時，可得到對 於胞面積有利的效果，此為有利點。 第六實施例 其次，說明第六實施例的半導體記憶裝置。第六實施 例的半導體記憶裝置的特徵在於：在第3、4、6和7圖中所
1222638 五、發明說明（23) 體記憶裝置_記憶胞中’並不執行點線部所 不的連接，且保持開放狀態。 1叮 亦，楚在第3圖中，NM0S電晶體N1和心的源極為開放 ’在第6圖中，PM〇s電晶體？1和？2的源極為開 i極i丄ίΓ圖中，只有_電晶體Νΐ和心的各源極或 和Ρ2的各態’在第7圖中’只有PM0S電晶體pi 才Z的各源極或汲極的一方為開放狀態。 如以上說明，根據第六實施例的半 新追加的MOS電晶體Ν1、Ν2、ρι _ ϋ置’在 為開放狀態，可排除連接這些源極或沒極的 可減輕新追加的MOS電晶體N1、N2、P1和P2 # Ρϋ λ曰
.νλ r β , . , ^ ,fiJ f面積…ρ，可增大在記憶胞的記憶節追加的閘“ 里，可得到改良對於軟誤差的阻抗的效 第七實施例 其次，說明第七實施例的半導體記憶 例的半導體記憶裝置的特徵在於：在第：?六 β 示的半導體記憶裝置的SRAM如 Ά ^ 置存取用電晶體，可進行記;=口記憶祕^ 作。 仃σ己隱貝枓的言買出動作和寫入動 第8〜13圖係順序顯示第2〜7圖 場合的電路圖。藉此，纟第8〜13 安仔取用電曰曰體的 部份賦予同一符號，且^=中：與第2〜7圖共通的， 連接端子BL1 1和BL12係表示盥位- ，在第8〜13圖中 竹衣不與位凡線連接的端子，連接端 第27頁 2111-3948-PF;Tungming.ptd !222638
子WLl 1和WLl 2係表示與字元線連接的端子。 藉此，在第七實施例的半導體記憶裝置中，如第8〜j 3 圖所示，在第二〜五實施例的讣腿記憶胞中，設置存取用 的NMOS電晶體N3，其在記憶節NA連接源極，在汲極連接連 接端子BL11，在閘極連接連接端子WLn。 、，其次’說明第8〜1 3圖所示的SR AM記憶胞的共通動作。 首先，與字元線的連接端子礼丨丨在邏輯狀態” L”的場合 =’NMOS電晶體N3為OFF狀態，記憶節NA係對應於資料的 讀出和寫入端子，而電氣遮斷與位元線的連 亦即，在保持記憶資料的狀態。
。在此’與子元線的連接端子孔11藉由外部信號，從邏 輯狀態"L"遷移至邏輯狀態"H”，NM〇s電晶體N3&〇FF狀態 變成ON狀態，記憶fNA與連接端子BLU電氣連接。如果不 部施加寫入電壓至連接端子BLU，在記憶節NA中保持 的貝料係經由NM0S電晶體N3搬運至連接端子乩丨丨。亦即， 實行資料的讀出動作。 " ^ 丈牧觸丁 W L Η你避科狀態Π Η丨丨的場合中
從外部施加寫入電壓至連接端子BL丨丨（亦即，藉由未圖 :::電路，強力地驅動LW) ’寫入電壓係“_ 3ND3搬運至記憶節NA，記憶節NA係換成相當於寫入^ 麩ϊ Ϊ f態。亦即，實行資料的寫入動作。連接端子W] ^由/卜4信號，從邏輯狀態"H"遷移至邏輯狀態” l”，tj 印ΝΑ再次回到保持狀態。 如以上說明，根據第七實施例的半導體記憶裝置，
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1222638 五、發明說明（25) 第一〜五實施例中，因為在記憶節NA設置存取用的NMOS電 晶體N 3，可得到如第二〜五實施例的效果，亦即，對於改 良對於軟誤差的阻抗的半導體記憶裝置，進行讀出動作和 寫入動作。 又’如第8〜1 3圖的點線所示，可在記憶節N B設置存取 用的NMOS電晶體N4。亦即，在記憶節NB連接NM〇s電晶體N4 的源極’在其汲極連接與位元線的連接端子乩12，在其閘 f連接與字元線的連接端子WL12。因為此存取用的關〇s電 晶體N4的動作係與上述的NM〇s電晶體N3的動作相同，在此 省略其說明。 通常SRAM的動作係以共通連接連接端子[丨丨*WL12、 且連接端子BL11和BL12係為互補關係的位元線對來動作的 方式較多。然而，存取用的NM0S電晶體N3和“可分別獨立 動作。 第八實施例 其次’說明第八實施例的半導體記憶裝置。第八實施 例的半導體§己憶裝置的特徵在於：在第二〜六實施例中所 示的半導體記憶裝置的SRAM記憶胞中，在記憶節ΝΑ和⑽分
別設置兩個存取用電晶體，可進行記憶資料的讀出動作和 寫入動作，亦即，構成兩埠SRAM。 第14〜19圖係順序顯示在第2〜7圖的一個記憶節連接兩 個存取用電晶體的場合的電路圖。藉此，在第14〜19圖 中，與第8〜1 3圖共通的部份賦予同一符號，且省略其說
2111.3948-PF;Tungming.ptd 第29頁 1222638 五、發明說明（26) BL22係表示與位元線連接的端子，連接端子wli 1、WL1 2、 WL21和WL22係表示與字元線連接的端子。 藉此，在第八實施例的半導體記憶裝置中，如第 14〜19圖所示，在第二〜五實施例的SRAM記憶胞中，設置存 取用的N Μ 0 S電晶體N 3，其在記憶節N A連接源極，在没極連 接連接端子BL11，在閘極連接連接端子wli 1 ;以及存取用 的NMOS電晶體N5，其在記憶節NA連接源極，在汲極連接連 接端子BL21，在閘極連接連接端子WL21。
其次’說明第1 4〜1 9圖所示的SRAM記憶胞的共通動 作。首先，與字元線的連接端子WL11和WL21在邏輯狀態 "L"的場合中’ NMOS電晶體N3和N5為OFF狀態，記憶節NA係 對應於資料的讀出和寫入端子，而電氣遮斷與位元線的連 接端子BL11和BL21。亦即，在保持記憶資料的狀態。
在此，與字元線的連接端子WL11或WL21藉由外部信 號’從邏輯狀態n Ln遷移至邏輯狀態” ηπ，NM0S電晶體N3或 Ν5從OFF狀態變成ON狀態，記憶節ν Α與連接端子BL11或 BL21電氣連接。如果不從外部施加寫入電壓至連接端子 BL11或BL21，在記憶節NA中保持的資料係經由NM〇s電晶體 N3或N5搬運至連接端子BL11或BL21。亦即，實行資料的讀 出動作。 另一方面，連接端子WL11或WL21在邏輯狀態"H”的場 合中，從外部施加寫入電壓至連接端子讥丨丨或礼以（亦 即，藉由未圖示的外部電路，強力地驅動L或。，寫入電 壓係經由NM0S電晶體N3或N5搬運至記憶節NA ,記憶節“係
2111-3948-PF;Tungming.ptd 第30頁 1222638 五、發明說明（27) 換成相當於寫入電壓的邏輯狀態。亦即，實行資料的寫入 ，動作。連接端子WL11或WL21藉由外部信號，從邏輯狀態 "H”遷移至邏輯狀態” L”，記憶節NA再次回到保持狀態： 如以…上說明，根據第八實施例的半導體記憶裝置，在 第二〜五實施例中，因為在記憶節NA設置兩個存取用的 NMOS電晶體N3和N4，可得到如第二〜五實施例的效果，亦 即，對於改良對於軟誤差的阻抗的兩埠別〇構成的半導體 記憶裝置’可進行資料的讀出動作和寫入動作。 a曰 又，如第1 4〜1 9圖的點線所示，可在記憶節設置存 取用的NMOS電晶體N4*N6。亦即，在記憶節NB連接關⑽電 晶體N4的源極，在其汲極連接與位元線的連接端子虬”， 在其閘極連接與字元線的連接端子WL12。又，在記憶節Νβ 連接NMOS電晶體N6的源極，在其汲極連接與位元線的連接 端子BL22，在其閘極連接與字元線的連接端子WL22。因為 此存取用的NMOS電晶體N4和N6的動作係與上述的NM〇s電 體N3和N5的動作相同，在此省略其說明。 [發明的效果] 如以上的說明，根據本發明，在第一MOS電晶體和第 ,MOS電晶體的各汲極，連接例如二極體連接的M〇s電晶體 等的負何電晶體以構成SRAM的記憶胞時，因為作為記憶節 的第一節和第二節分別與第三M〇s電晶體的閘極以及第四 MOS電晶體的閘極連接，這些閘極容量的容量值可被附加 至記憶節，藉此很難導致由α線等的外在因素起因的記憶
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且可得到改良對於軟誤差的阻抗 資料的反轉的錯誤動作 的效果。 構成的反相器、：及=:M0S:晶體和第五M0S電晶體 的反相器的互補連接電晶體和第六_電晶體構成 憶節的第-節和第胞時，®為作為記 始irrxo ^ 弟一即分別與第三MOS電晶體的閘極以及 第四MOS電晶體的閘極連接，這些閘極 “^ 附加至記憶節，藉此卵錐道從丄.^ ^ t令里值j被 ^ ^ ^ ^ R ϋ 很難導致由線荨的外在因素起因的 4貝㈣反轉的錯誤動作，且可得到 阻抗的效果。 』、趴决垚的 根 至記憶 或電源 比，可 ON/OFF 此，得 節的影 根 至記憶 互連接 比，可 ON/OFF 此，得 節的影 據下一發明 節的第三 線連接， 更有效 狀態、 到降低 響的可 據下一 節的第 ，與這 更有效 狀態、 到降低 響的可 和第 ’與這 地減低 且流過 第三和 能性的 發明， 三和第 些源極 地減低 且流過 第三和 能性的 因為追加用以附加閘極容量的容量值 四MOS電晶體的源極和汲極與接地線 些源極和汲極在開放狀態下的場合相 對應於第三和第四MOS電晶體的 运些MOS電晶體的電流的變動，聋吞 第四MOS電晶體的動作狀態給予記情 效果。 因為追加用以附加閘極容量的容量值 四Μ 0 S電晶體的源極和沒極的一方相 和没極的一方在開放狀態下的場合相 對應於第三和第四MOS電晶體的 這些MOS電晶體的電流的變動，夢 第四MOS電晶體的動作狀態給予記憬 效果。
1222638 五、發明說明（29) 根f下一發明，因為追加用以附加閘極容量的容量值 至記憶節的第三和第四MOS電晶體的源極和汲極的一方相 互，接、、且各源極和汲極的一方與接地線或電源線連接， 與這些源極和汲極在開放狀態下的場合相比，可更有效地 ，低對應於第三和第四M〇s電晶體的〇N/〇FF狀態、且流過 這些MOS電晶體的電流的變動，藉此，得到降低第三和第 四MOS電晶體的動作狀態給予記憶節的影響的可能性 果。 發明，因為追加用以附加閘極容量的容量值 ::己憶：的第三和第四M0S電晶體中，其閘極和源極或汲 極相互連接，與這些源極或汲極在開放狀態下的場合相 二=ΐ效地減低對應於第三和第四M 0 s電晶體的 ON/OFf狀％、且流過這些電晶體的電流的變動，萨 此，得到降低第三和第四M〇s電晶體 1 節的影響的可能性的效果。 料Μ…予δ己憶 至^::發明’因為追加用以附加問極容量的容量值 至忑隐即的第二和第四M〇S電晶體中， 和汲極相互連接，盥γ此、βα因為各閘極和源極 相卜叮舌^ 與^些源極和汲極在開放狀態下的場合 相比，可更有效地減低對應於第三和 麵，態、且流過這娜 此，付到降低第三和第四M〇S電晶體 ^ 節的影響的可能性的效果。 勒作狀態給予兄憶 根據下一發明，追加用以附加旦曰 憶節的第三和第四M0S電晶體：里的谷買值至記 U為N通道型式的m〇s
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電晶體，特为丨B M〇S電晶體作A疋依據S己憶胞的佈局構成，當N通道型式的 有利的效果。新的追加M〇S電晶體時，可得到對於胞面積 才艮 .卜· 憶節的第三ί ^明，追加用以附加閘極容量的容量值至記 電晶體，：二=s電晶體中，可做為ρ通道型式的M0S M〇S電晶體作二二據§己憶胞的佈局構成，當p通道型式的 有利的效果。、的追加M0S電晶體時，可得到對於胞面積 Μ Μ ί據下發明，SRAM記憶胞由用以讀出和寫入圮_資 :的，取職電晶體與作為記憶節的二入二貝 所構成，又，觀記憶胞由兩蜂的二 :連接=L_S電晶體分別與第一和第二節兩個兩 運接猎由追加上述的第三和第四M0S電0曰駚，可 :隐節附加閘極容量的容量值，可得到 曰軟：己 抗的效果。 了於季人誤差的阻
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Claims (1)

  1. Ϊ222638
    90109,S09 六、申請專利範圍 ^ · 一種半導體記憶裝置，包括 接的^廳電晶體’其為Nit道型式並且具有與接地線連 此連接點作為第ϊ弟s電晶體的閘極連接的汲極且 旳閘極且此連接點作為第二節； 丧 式M〇SV=電ί二盥其為請道型式應電晶體或P通道型 極與沒極之至少Λ ,上述第一節連接的閉極，並且其源 / ν 者為開放狀態； 第四MOS電晶髀 ^ . λτ ^ _s電晶體，具通道型式廳電晶體或Ρ通道型 極與沒極之至少ΛΛ 節連接的閑極，並且其源 者為開放狀態； 的源極、與上其為p通道型式’具有與電源線連接 述第-MOS電晶體的—體的汲極連接的汲極、與上 第六祕電：m接的閘極;以及 的源極、盥上述塗_ ” 通道型式，具有與電源線連接 ^^-MOSt 3¾¾ " ^ ^ &私的閘極連接的閘極。 •如申請專利範圍第1 中上述第三M0S電曰骑，吓$之牛導體圯憶裝置，其 第四_電晶體之;沒極中之-者連接至上述 第四_電晶體之之-者，並且上述第三和 3·-種半導極中之另-者則呈開放狀態。 導體圯憶裝置，包括： 1222638 修正 a i號 901 o⑽n? 六、申請專利範圍 接的i:MGS電晶體，其為Nit道型式並且具有與接地線連 連接二第其：通/型式，並且具有與接地線 Ϊ第一節、與上述第-刪電晶體的汲極連接 的閘極且此連接點作為第二節； 4逆授 六'讀第/日=電晶冑，其為Ν通道型式刪電晶體或ρ通道型 式MOS電晶體，具有與上述[節連接的閑極； 式M〇sV^M=電晶冑’其為Ν通道型式娜電晶體或ρ通道型 式騰電晶體，具有與上述第4連接㈣極； 的、、择=五^電aa體’其為15通道型式’具有與電源線連接 述Ϊ二^、/0述第—廳電晶體的汲極連接的沒極、與上 ’l第★ 〇s電晶體的閘極連接的閘極；以及 的爲^ 體’其為1"通道型式’具有與電源線連接 Ξί·/述第二M0S電晶體的沒極連接的沒極、與上 述第一MOS電晶體的間極連接的閘極； 地綠Ϊ t ΐ Ϊ第三刪電晶體之沒極和源極連接於上述接 ϋίίΐΐ?源線，並且上述第四M〇S電晶體之汲極和源 極連接於上述接地線或上述電源線。 4 · 一種半導體記憶裝置，包括： 接的^⑽電晶體’其為Nii道型式並且具有與接地線連 連接電晶體/其為請道型式，並且具有與接地線 ' 與上述第一M0S電晶體的閘極連接的汲極且 麵 第36頁 2111-3948-PF1;Tungming.ptc ^2638 修正 MM 9010930? 曰 六、申請專利範圍 此連接點作為第一節、盥μ、+、雄 ^ ΒΒ ^ /、上述第一MOS電晶體的汲極連接 的閘極且此連接點作為第二節； 第二MOS電晶體，其為 ^UOSW - ^ θ + t /、马W通道型式MOS電晶體或P通道型 I :! 有與上述第一節連接的閘極； 式咖電晶體，丄第通道Λ式廳電晶體或p通道型 第五MOS電晶體、為ρ甬一///的閑極； 的源極、與上式，具#與電源線連接 •Hi M unc ^ M〇S電日日體的汲極連接的汲極、與上 边第-MOS電晶體的閘極連接的閉極；m 第六MGS電晶體，其為p通道 、十、楚-μλοΓ 第一M〇S電日日體的汲極連接的汲極、與上 a第一 0S電晶體的閘極連接的閘極； 接，Πίϊϊ三M〇s電晶體之閘極與沒極或源極彼此連 接。、’上述弟四M0S電晶體之閘極與汲極或源極彼此連 5 · —種半導體記憶裝置，包括·· 接的電晶體’其為N通道型式並且具有與接地線連 連接3 ;:S V曰體，其為N通道型式’並且具有與接地線 ί Ϊ=,ί上述第一M〇S電晶體的間極連接的汲極且 的ΪΞΐ ΐί節、與上述第一_電晶體的汲極連接 的閘極且此連接點作為第二節； 第一M〇S電日日體，其為N通道型式M〇S電晶體或？通道型 式M0S電晶體，具有與上述第—節連接的閑極； 第37頁 2111-3948-PFl;Tungming.ptc x^638
    第四M0S電晶體，其為N通道型式MOS電晶體或p通道型 式M〇S電晶體，具有與上述第二節連接的閘極； /五M0S電晶體，其為p通道型式，具有與電源線連接 、、源極、與上述第一MQS電晶體的汲極連接的汲極、與上 比第一 Μ 0 S電晶體的閘極連接的閘極；以及 第六M〇S電晶體，其為ρ通道型式，具有與電源線連接 的源極、與上述第二M0S電晶體的汲極連接的汲極、與上 过1第一M0S電晶體的閘極連接的閘極； 〔、中上述第一電晶體之閘極與汲極和源極彼此連 ’並且上述第四M0S電晶體之閘極與汲極和源極彼此連 6 · —種半導體記憶裝置，包括： 第一M0S電晶體，其為N通道型式並且具有與接地線連 接的源極； 、鱼拉ί :廳電晶體，其為N通道型式，並且具有與接地線 與上述第-_晶體的閘極連接的汲極且 為第一筇、與上述第一M〇s電晶體的汲極連接 的閘，且此連接點作為第二節； ★ 第φ一日M〇j電日日體’其為請道型式M0Sf晶體或p通道型 式M0S電：體，具有與上述第一節連接的間極； ^MOS f^a J 7 ^AM〇S 1 θΒθ ^ ^ ^ ^ 笛- f曰m 頁與上述第二郎連接的閘極，其中上述 曰曰-。’及極中之一者，並且上述第三M0S電晶體
    2111-3948-PFl;Tungming.ptc 第38頁 1222638
    曰 之源極和沒極中之另一者則遠技 修正 源極和沒極中之另一者接至上述第四贏電晶體之 的源ί五1°'電九體，其為Pit道型式，具有與電源線連接 2極與上述第一廳電晶體的沒極連接的汲 上妾 这第一MOS電晶體的閘極連接的閘極；以及 的、„電晶體，其為p通道型式’具有與電源線連接 =極、與上述第二M0S電晶體的沒極連接的没極、與上 述第二MOS電晶體的閘極連接的閘極。 7 \如申請專利範圍第6項所述之半導體記憶裝置，其 中上述第二MOS電晶體之源極和沒極中之一者與上述第四 MOS電曰曰體之源極和沒極中之^者所連接的節點，係連接 於接地線或電源線。
    第39頁
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