TWI622982B - 具耦合供應電壓線的電阻裝置之記憶體電路 - Google Patents

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Abstract

一種記憶體電路包含沿著第一方向配置的第一記憶體胞元列、沿著該第一方向延伸於該記憶體胞元的第一傳導層中的第一供應電壓線、第二供應電壓線、電性連接該第一供應電壓線與該第二供應電壓線的第一電阻裝置、以及一供應電壓源。該第一記憶體胞元列的每個記憶體胞元包含一供應電壓線區段。該第一供應電壓線係至少由該第一記憶體胞元列的該等供應電壓線區段而製成。該供應電壓源係經由一或多個傳導路徑而電性耦合該第一供應電壓線，以及該第二供應電壓線與該第一電阻裝置係位於該一或多個傳導路徑的最低阻抗路徑中。

Description

具耦合供應電壓線的電阻裝置之記憶體電路
本揭露係關於具耦合供應電壓線的電阻裝置之記憶體電路。
半導體積體電路(IC)產業已經產生種類廣泛的數位裝置以解決許多不同領域中的問題。這些數位裝置中的一些係經電性配置為靜態隨機存取記憶體(SRAM)胞元用於數位資料的儲存。在寫入操作的一些應用中，資料線(data line)經設定用以攜載對應於第一邏輯值的電壓位準。而後，資料線經由通道閘裝置(pass gate device)與SRAM胞元耦合。當該通道閘裝置將SRAM胞元的資料節點拉引(pulling)至第一邏輯值時，SRAM胞元的拉引裝置(pulling device)亦將資料節點向對應於第二邏輯值的電壓位準拉引。當IC變得越來越小且越來越複雜時，在一些實施例中，電路設計者面臨較高SRAM密度與不同拉引裝置之間的拉引能力之取捨。然而，電路設計者所預期之拉引能力的平衡係受到製造製程變數的影響。
本揭露的一些實施例係提供一種記憶體電路，包括一第一記憶體胞元列，沿著一第一方向配置，該第一記憶體胞元列的每個記憶體胞元包括一供應電壓線區段；一第一供應電壓線，沿著該第一方向延伸於該記憶體電路的一第一傳導層中，該第一供應電壓線係至少由該第一記憶體胞元列的該等供應電壓線區段製成；一第二供應電壓線；一第一電阻裝置，電性連接該第一供應電壓線與該第二供應電壓線；以及一供應電壓源，經由一或多個傳導路徑而電性耦合該第一供應電壓線，以及該第二供應電壓線與該第一電阻裝置係位於該一或多個傳導路徑的一最低阻抗路徑中。 本揭露的一些實施例係提供一種記憶體電路，包括一第一記憶體胞元列，沿著一第一方向配置，該第一記憶體胞元列的每個記憶體胞元包括一供應電壓線區段；一第一供應電壓線，沿著該第一方向延伸於該記憶體電路的一第一傳導層中，該第一供應電壓線係至少由該第一記憶體胞元列的該等供應電壓線區段製成；一第二供應電壓線，沿著不同於該第一方向的一第二方向延伸於該記憶體電路的一第二傳導層中；以及一第一電阻裝置，位於該記憶體電路的一通路層中並且電性連接該第一供應電壓線與該第二供應電壓線，該第二供應電壓線係經由一或多個傳導路徑而電性耦合該第一供應電壓線，以及該第一電阻裝置係位於該一或多個傳導路徑的一最低阻抗路徑中，該第一電阻裝置的一阻抗值係大於該記憶體電路的該通路層的一通路插塞之阻抗值。 本揭露的一些實施例係提供一種寫入記憶體胞元的方法，包括因應於該記憶體胞元的一第二資料節點的一電壓位準，使該記憶體胞元的一拉引裝置(pulling device)將該記憶體胞元在一第一資料節點處的一電壓位準拉引至一第一供應電壓位準；因應於一字元線信號，使該記憶體胞元的一通道閘(pass gate)將該記憶體胞元在該第一資料節點處的該電壓位準拉引至一第二供應電壓位準，該第二供應電壓位準係不同於該第一供應電壓位準；以及以一電阻裝置限制該拉引裝置的一驅動能力，該電阻裝置係電性耦合於該拉引裝置與一供應電壓源之間，經配置以提供一第一供應電壓，該第一供應電壓具有該第一供應電壓位準。
本揭露提供了數個不同的實施方法或實施例，可用於實現本發明的不同特徵。為簡化說明起見，本揭露也同時描述了特定零組件與佈置的範例。請注意提供這些特定範例的目的僅在於示範，而非予以任何限制。舉例而言，在以下說明第一特徵如何在第二特徵上或上方的敘述中，可能會包括某些實施例，其中第一特徵與第二特徵為直接接觸，而敘述中也可能包括其他不同實施例，其中第一特徵與第二特徵中間另有其他特徵，以致於第一特徵與第二特徵並不直接接觸。此外，本揭露中的各種範例可能使用重複的參考數字和/或文字註記，以使文件更加簡單化和明確，這些重複的參考數字與註記不代表不同的實施例與配置之間的關聯性。 另外，本揭露在使用與空間相關的敘述詞彙，如“在...之下”，“低”，“下”，“上方”，“之上”，“下”，“頂”，“底”和類似詞彙時，為便於敘述，其用法均在於描述圖示中一個元件或特徵與另一個（或多個）元件或特徵的相對關係。除了圖示中所顯示的角度方向外，這些空間相對詞彙也用來描述該裝置在使用中以及操作時的可能角度和方向。該裝置的角度方向可能不同（旋轉90度或其它方位），而在本揭露所使用的這些空間相關敘述可以同樣方式加以解釋。 根據一些實施例，電阻裝置係位於記憶體胞元的供應電壓線與供應電壓源之間。供應電壓源係經配置以提供具有供應電壓位準之供應電壓。電阻裝置係可用於限制記憶體胞元之拉引裝置(pulling device)之驅動能力(driving capability)，其係經設定以將記憶體胞元的資料節點朝向供應電壓位準拉引。在一些實施例中，拉引裝置之弱化的驅動能力有助於降低足以使得記憶體胞元具正常功能的供應電壓之最小操作電壓位準。 圖1係根據一些實施例說明靜態隨機存取記憶體(SRAM)胞元100的電路示意圖。在一些實施例中，多個記憶體胞元100係配置為記憶體陣列的行(row)與列(column)。基於圖1的記憶體胞元100結合圖2至10，將說明關於合併電阻裝置於記憶體電路中的各種實施例。 SRAM胞元100包含兩個P型金屬氧化物半導體(PMOS)電晶體P1與P2，以及四個N型金屬氧化物半導體(NMOS)電晶體N1、N2、N3與N4。電晶體P1、P2、N1與N2形成十字閂鎖(cross latch)或交叉耦合反向器(cross-coupled inverter)。電晶體P1與N1形成第一反向器112，而電晶體P2與N2形成第二反向器114。電晶體P1與N1的汲極係耦合在一起並且形成節點ND。電晶體P2與N2的汲極係耦合在一起並且形成節點NDB。電晶體P1與N1的閘極係耦合在一起並且耦合至電晶體P1與N2的汲極。電晶體P2與N2的閘極係耦合在一起並且耦合至電晶體P1與N1的汲極。 電晶體P1與P2的源極係耦合至第一供應電壓節點120。電晶體P1與P2係經配置成為拉引裝置(pulling device)，用於將節點ND或NDB的電壓位準拉引至第一供應電壓節點120的電壓位準。電晶體N1與N2的源極係耦合至第二供應電壓節點130。電晶體N1與N2係經配置成為拉引裝置，用於將節點ND或NDB的電壓位準拉引至第二供應電壓節點130的電壓位準。在一些實施例中，第一供應電壓節點120係經配置以接收具有第一供應電壓位準的第一供應電壓。在一些實施例中，第一供應電壓位準亦稱為VDD或VCC。在一些實施例中，第一供應電壓位準對應於高邏輯值(logic high value)。在一些實施例中，第二供應電壓節點130係經配置以接收具有第二供應電壓位準的第二供應電壓。第二供應電壓位準亦稱為VSS或GND。在一些實施例中，第二供應電壓位準係低於第一供應電壓位準並且對應於低邏輯值(logic low value)。 電晶體N3與電晶體N4亦稱為通道閘裝置(pass gate device)。電晶體N3與N4的汲極係分別耦合至一對位元線BL與BLB。電晶體N3與N4的源極係分別耦合至節點ND與NDB。在一些實施例中，位元線BL與BLB係與一SRAM胞元列中的電晶體之所有汲極耦合，該SRAM胞元列中的電晶體相當於SRAM胞元100中的電晶體N3與N4。由於位元線BL與BLB上攜載的電壓位準係對應於自相應的節點ND與NDB讀取之資料或寫入至相應的節點ND與NDB之資料，因而位元線BL與BLB各自亦稱為資料線(data line)。 字元線WL係與電晶體N與N4的閘極耦合。在一些實施例中，字元線WL係與一SRAM胞元列中的電晶體之所有閘極耦合，該SRAM胞元列中的電晶體相當於SRAM胞元100中的電晶體N3與N4。由於字元線WL上的信號控制電晶體N3與N4的開啟或關閉狀態，因而字元線WL亦稱為控制線。 在SRAM胞元100的讀取操作中，在一些實施例中，位元線BL與BLB係預先充電至第一供應電壓位準VDD或VCC。而後，字元線WL被啟動以開啟電晶體N3與N4。在電晶體N3與N4被啟動之後，基於節點ND或NDB的電壓位準，電晶體N1或N2其中之一開始將對應的位元線BL或BLB其中之一拉引(pull)至第二供應電壓位準VSS或GND。 在SRAM胞元100的寫入操作中，在一些實施例中，對於位元線BL與BLB，施加與欲寫入至記憶體胞元100的資料相對應的電壓位準。而後，啟動字元線WL以開啟電晶體N3與N4。在電晶體N3與N4開啟之後，基於位元線BL與BLB的電壓位準，電晶體N3或電晶體N4其中之一作為拉引裝置以將對應的節點ND或NDB其中之一拉引至第二供應電壓位準VSS或GND。 在一些實施例中，電晶體N3與電晶體N4替換為PMOS電晶體P3與P4(未繪示於圖1)。在一些實施例中，在讀取操作中，位元線BL與BLB預先充電至第二供應電壓為準VSS或GND。在一些實施例中，在寫入操作中，電晶體P3或電晶體P4其中之一係作為拉引裝置以將對應的節點ND或NDB其中之一拉引至第一供應電壓位準VDD或VCC。 圖2係根據一些實施例說明包含一列記憶體胞元210[1]、210[2]與210[N]的記體體電路200之一部分的電路示意圖。N係等於或大於1的正整數。在一些實施例中，N的範圍係自4至512。記憶體胞元210[1]、210[2]與210[N]的各個記憶體胞元具有類似於SRAM胞元100的架構，因而省略其詳細說明。 記憶體胞元210[1]、210[2]與210[N]包含對應的第一供應電壓節點120[1]、120[2]與120[N]。第一供應電壓節點120[1]、120[2]與120[N]係藉由傳導路徑220而電耦合在一起，其中供應電壓節點120[1]係與傳導路徑220的第一端222耦合，以及供應電壓節點120[N]係與傳導路徑220的第二端224耦合。 記憶體電路200亦包含供應電壓源230、第一電阻裝置242、以及第二電阻裝置244。供應電壓源230係經配置以提供具有供應電壓位準VDD/VCC的供應電壓。供應電壓源230係經由第一電阻裝置242而與傳導路徑220的第一端222耦合，以及經由第二電阻裝置244而與傳導路徑220的第二端224耦合。供應電壓源230係經由一或多個傳導路徑而電耦合供應電壓節點120[1]、120[2]與120[N]，以及第一電阻裝置242或第二電阻裝置244係在該一或多個傳導路徑的最低阻抗路徑中。 在一些實施例中，以對應的字元線WL上的信號為基礎而選擇的記憶體胞元210[1]、210[2]與210[N]的電晶體P1或電晶體P2，電阻裝置242與244增加經選擇的記憶體胞元210[1]、210[2]與210[N]的電晶體P1或電晶體P2之有效的開啟阻抗。據此，經選擇的記憶體胞元210[1]、210[2]與210[N]的電晶體P1或電晶體P2之驅動能力係受限於電阻裝置242與244。以電晶體P1或電晶體P2之降低的驅動能力，降低足以造成記憶體電路200於預定頻率限制之下正常讀取與寫入的供應電壓源230之最小電壓位準(亦為已知的「VCCmin」)。 在一些實施例中，第一電阻裝置242或第二電阻裝置244具有電阻值範圍自1.0 kΩ至10.0 kΩ。在一些實施例中，若第一電阻裝置242或第二電阻裝置244的電阻值低於1.0 kΩ，則效能的改良無法超越所增加的製造複雜度。在一些實施例中，若第一電阻裝置242或第二電阻裝置244的電阻值高於10.0 kΩ，則效能的改良無法超越電阻裝置242與244佔據面積的增加。在一些實施例中，第一電阻裝置242或第二電阻裝置244的形成材料之阻抗值(resistivity)大於形成傳導路徑220之材料的阻抗值。例如，在一些實施例中，傳導路徑220包含銅或鋁或是其他合適的材料，以及第一電阻裝置242或第二電阻裝置244包含鎢、鈷、多晶矽、摻雜的半導體材料、或其他合適的材料。在一些實施例中，第一電阻裝置242或第二電阻裝置244的電阻值係經設定以避免降低VCCmin值至低於記憶體電路200的保留電壓位準(retention voltage level)。 在一些實施例中，當記憶體胞元210[1]、210[2]與210[N]的通道閘(pass gate)係PMOS電晶體時，電阻裝置242或244係位於記憶體胞元210[1]、210[2]與210[N]的對應功率節點130(未標示)與具有電壓位準VSS或GND之間。 圖3A係根據一些實施例說明記憶體電路300A之電源供應線之俯視圖，對應於圖2之記憶體電路200。圖3A係描述圖2的記憶體電路200的範例實施。 記體體電路300A包含M列COL[1]、COL[2]與COL[M]以及N行ROW[1]、ROW[2]與ROW[N]的記憶體胞元MC之記憶體胞元陣列。記憶體胞元MC的各個記憶體胞元具有類似於SRAM胞元100的架構，其詳細說明未繪示於圖3A中。在一些實施例中，M與N為正整數，並且等於或大於1。在一些實施例中，M範圍係自4至256。在一些實施例中，N範圍係自4至512。 記憶體電路300A亦包含供應電壓線310[1]、310[2]與310[M]，供應電壓線320[1]、320[2]、320[N]、332與334，以及各種通路插塞V1與VR。供應電壓線310[1]、310[2]與310[M]在記憶體電路300A的第一傳導層中沿著方向Y延伸。供應電壓線320[1]、320[2]、320[N]、332與334在記憶體電路300A的第二傳導層中沿著方向X延伸。通路插塞V1與VR係位於記憶體電路300A的通路層中。在一些實施例中，通路層係位於第一傳導層上方，以及第二傳導層係位於通到層上方。記憶體電路300A的其他細節未繪示於圖3A中。 供應電壓線310[1]、310[2]與310[M]與供應電壓線320[1]、320[2]、320[N]係藉由各種通路插塞V1而電連接，以形成電源供應網。供應電壓線310[1]、310[2]與310[M]與供應線332係藉由接近記憶體胞元陣列的一端342之第一組通路插塞VR(VR[1]、VR[2]與VR[M])而電性連接。供應電壓線310[1]、310[2]與310[M]與供應電壓線334係經由接近記憶體胞元陣列之另一端344的第二組通路插塞VR(VR[M+1]、VR[M+2]與VR[2M])而電性連接。 通路插塞VR的阻抗值係大於通路插塞V1。在一些實施例中，形成通路插塞VR的材料之阻抗值係大於形成通路插塞V1的材料之阻抗值。在一些實施例中，通路插塞V1包含銅或鋁、或其他合適的材料。在一些實施例中，通路插塞VR包含鎢或鈷、或其他合適的材料。在一些實施例中，所有通路插塞VR具有相同材料。在一些實施例中，不同的通路插塞VR具有不同的材料。 列COL[1]的記憶體胞元MC係沿著方向X而配置。列COL[1]的記憶體胞元MC係對應於圖2中的SRAM胞元210[1]、210[2]與10[N]。列COL[1]的各個記憶體胞元MC具有對應的供應電壓線區段310[1][1]、310[1][2]或310[1][N]。各個供應電壓線區段310[1][1]、310[1][2]或310[1][N]對應於對應的記憶體胞元210[1]、210[2]或210[N]的第一供應電壓節點120[1]、120[2]或120[N]。供應電壓線310[1]係至少由供應電壓線區段310[1][1]、310[1][2]或310[1][N]製成。通路插塞VR[1]的功能係作為電阻裝置，對應於電阻裝置242。通路插塞VR[M+1]的功能係作為電阻裝置，對應於電阻裝置244。 列COL[2]與列COL[M]的每一列具有類似於上述列COL[1]的架構。列COL[2]的記憶體胞元MC具有對應的供應電壓線區段，以及供應電壓線310[2]包含列COL[2]的這些供應電壓線區段。通路插塞VR[2]的功能係作為電阻裝置，對應於列COL[2]的電阻裝置242。通路插塞VR[M+2]的功能係作為電阻裝置，對應於列COL[2]的電阻裝置244。列COL[M]的記憶體胞元MC具有對應的供應電壓線區段，以及供應電壓線310[M]包含列COL[2]的這些供應電壓線區段。通路插塞VR[M]的功能係作為電阻裝置，對應於列COL[M]的電阻裝置242。通路插塞VR[2M]的功能係作為電阻裝置，對應於列COL[M]的電阻裝置244。 圖3B係根據一些實施例說明對應於圖2所示之記憶體電路200的記憶體電路300B之電源供應線的俯視圖。圖3B係描述圖2所示之記憶體電路200的另一範例實施。圖3B中與圖3A相同或類似的組件具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路300A，記憶體電路300B不具有對應於供應電壓線310[1]、310[2]與310[M]的供應電壓線以及對應的通路插塞V1。在一些實施例中，記憶體電路中並非省略所有的供應電壓線310[1]、310[2]與310[M]。 圖4係一電路示意圖，其係根據一些實施例說明包含SRAM記憶體胞元之一列的另一記憶體電路400的一部分。圖4中與圖2相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路200，記憶體電路400不具有連接傳導路徑220之第一端222與供應電壓源230的電阻裝置242。 圖5A係根據一些實施例說明對應於圖4之記憶體電路400的記憶體電路500A之電源供應線的俯視圖。圖5A係描述圖4的記憶體電路400之範例實施。圖5A中與圖3A相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路300A，記憶體電路500A不具有對應於供應電壓線332的供應電壓線以及對應的通路插塞VR[1]、VR[2]與VR[M]。 圖5B係根據一些實施例說明對應於圖4中的記憶體電路之記憶體電路500B的電源供應線之俯視圖。圖5B係描述圖4之記憶體電路400的另一範例實施。圖5B中與圖5A相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路500A，記憶體電路500B不具有對應於供應電壓線310[1]、310[2]與310[M]的供應電壓線。在一些實施例中，記憶體電路中並非省略所有的供應電壓線310[1]、310[2]與310[M]。 圖6係一電路示意圖，其係根據一些實施例說明記憶體電路600的一部分，其包含SRAM記憶體胞元610的一列與讀取/寫入單元620的一部分。記憶體電路600亦包含供應電壓源630。供應電壓源630係經配置以提供具有供應電壓位準VDD/VCC的供應電壓。 該列(column)的記憶體胞元610包含記憶體胞元612[1]與612[N]。N係等於或大於1的正整數。在一些實施例中，N的範圍係自4至512。記體體胞元612[1]與612[N]的各自具有類似於SRAM胞元100的架構，因而省略其詳細說明。記憶體胞元612[1]與612[N]包含供應電壓節點614[1]與614[N]，相當於圖1中的第一供應電壓節點120。 該列的記憶體胞元610另包含電性連接供應電壓節點614[1]與614[N]的傳導路徑614。再者，該列的記憶體胞元610包含位元線BL與BLB，相當於圖1的位元線BL與BLB。 讀取/寫入電路620係電性耦合位元線BL與BLB。再者，讀取/寫入電路620係經由電阻裝置642而電性耦合傳導路徑616，以及經由傳導路徑624而電性耦合供應電壓源630。電阻裝置642係經由讀取/存取電路620內的傳導路徑626而電性耦合傳導路徑624。在一些實施例中，供應電壓源630係經由一或多個傳導路徑而耦合供應電壓節點614[1]與614[N]，以及電阻裝置642係位於該一或多個傳導路徑中的最低阻抗路徑。 在一些實施例中，以類似於圖2的電阻裝置242或244之操作方式，基於對應字元線WL上的信號而選擇該記憶體614[1]或614[N]，電阻裝置642增加記憶體胞元614[1]或614[N]的電晶體P1或電晶體P2之有效的開啟阻抗。據此，所選擇之SRAM胞元614[1]或614[N]的電晶體P1或電晶體P2之驅動能力係受限於電阻裝置642。足以造成記憶體電路600在預定的頻率限制之下正常讀取與寫入的供應電壓源630之最小電壓位準(亦為已知的「VCCmin」)係隨著電晶體P1或電晶體P2的有效驅動能力降低而降低。 在一些實施例中，電阻裝置642的阻抗值範圍係自1.0 kΩ至10.0 kΩ。在一些實施例中，若電阻裝置642的阻抗值低於1.0kΩ，則效能的改良程度無法超越所增加的製造複雜度。在一些實施例中，若電阻裝置642的阻抗值係大於10.0 kΩ，則效能的改良程度無法超越所電阻裝置642佔據之增加的面積。在一些實施例中，形成電阻裝置642的材料之阻抗值係大於用以形成傳導路徑616或624的材料之阻抗值。在一些實施例中，電阻裝置642係形成於記憶體電路600之通路層中的傳導線。在一些實施例中，形成電阻裝置642的材料包含鎢或鈷。在一些實施例中，電阻裝置642係槽電阻器(well resistor)或是多晶矽電阻器(polysilicon resistor)。在一些實施例中，電阻裝置642的阻抗值係經設定用以避免VCCmin值下降至低於記憶體電路600的保留電壓位準(retention voltage level)。 圖7係根據一些實施例說明對應於圖6的記憶體電路600之記憶體電路700的電源供應線之俯視圖。圖7係描述圖6的記憶體電路600之範例實施。 記憶體電路700具有記憶體陣列710，其類似於圖3A所述之記憶體300A之部分。圖7中與圖3A相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。相較於圖3A所繪示之記憶體電路300A，記憶體陣列710的供應電壓線310[1]、310[2]與310[M]及傳導線320[1]、320[2]、320[N]、332與334係藉由各種通路插塞V1而電性連接，以形成記憶體陣列710的記憶體胞元MC之電源網(power mesh)。關於傳導線320[1]、320[2]、320[N]、332與334的數目、供應電壓線310[1]、310[2]與310[M]的數目、以及/或通路插塞V1的型式之其他變異皆屬實施範圍之內。 記憶體電路700另包含讀取/寫入電路720以及經由記憶體胞元MC之對應列與讀取/寫入電路720運作的位元線BL[1]、BLB[1]、BL[2]、BLB[2]、BL[N]與BLB[N]。讀取/寫入電路720包含傳導線722[1]、722[2]與722[M]。在一些實施例中，傳導線722[1]、722[2]與722[M]以及供應電壓線310[1]、310[2]與310[M]係位於記憶體電路700的相同傳導層。傳導線320[1]係經由延長的通路結構730[1]而電性耦合傳導線722[1]；傳導線320[2]係經由延長的通路結構730[2]而電性耦合傳導線722[2]；以及傳導線320[M]係經由延長的通路結構730[M]而電性耦合傳導線722[M]。在一些實施例中，延長的通路結構730[1]、730[2]與730[M]的長度大於相同通路層之通路插塞的長度。在一些實施例中，沿著列方向可量測之延長的通路結構730[1]、730[2]與730[M]的長度係自50 nm至150 nm之間。 在一些實施例中，延長的通路結構730[1]、730[2]與730[M]以及通路插塞V1係位於記憶體電路700的相同通路層。在一些實施例中，延長的通路結構730[1]、730[2]與730[M]與通路插塞V1係位於記憶體電路700的不同通路層。例如，在一些實施例中，延長的通路結構730[1]、730[2]與730[M]係位於傳導線722[1]、722[2]與722[M]以及供應電壓線310[1]、310[2]與310[M]所在之傳導層的正下方。 延長的通路結構730[1]、730[2]或730[M]的阻抗值係大於通路插塞V1的阻抗值。在一些實施例中，形成延長的通路結構730[1]、730[2]與730[M]的材料之阻抗值係大於用以形成通路插塞V1的材料之阻抗值。在一些實施例中，通路插塞V1包含銅或鋁、或其他合適的材料。在一些實施例中，延長的通路結構730[1]、730[2]與730[M]包含鎢或鈷、或其他合適的材料。在一些實施例中，所有延長的通路結構730[1]、730[2]與730[M]具有相同的材料。在一些實施例中，不同延長的通路結構730[1]、730[2]與730[M]具有不同的材料。 圖8係一電路示意圖，其係根據一些實施例說明包含一列SRAM記憶體胞元610與一部分的讀取/寫入電路之另一記憶體電路800的一部分。圖8中與圖6相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路600，藉由電晶體裝置810而實施電阻裝置642以將傳導路徑616電性耦合傳導路徑626與供應電壓源630。電晶體裝置810係P型電晶體，具有耦合傳導路徑616的第一源極/汲極終端，以及耦合傳導路徑626的第二源極/汲極終端。電晶體裝置810具有閘極終端，經配置以接收電壓位準，該電壓位準在記憶體電路800操作過程中係足以開啟電晶體裝置810。在一些實施例中，調整電晶體裝置810的通道寬度、通道長度、以及摻雜濃度，用以將電晶體裝置810的開啟阻抗設定為圖6的電阻裝置642的阻抗值範圍之內。 電晶體裝置810實施為P型電晶體，並且描述此實施方式以成為範例。在一些實施例中，電晶體裝置810係實施為N型電晶體，其開啟阻抗的決定方式係類似於P型電晶體範例所說明的方式。 圖9係根據一些實施例說明對應於圖8之記憶體電路800的記憶體電路900之電源供應線的俯視圖。圖9係說明圖8中的記憶體電路800之範例實施。圖9中與圖7相同或類似的組件係具有相同的元件符號，因而省略其詳細說明。 相較於記憶體電路700，記憶體電路800不具有延長的通路結構730[1]、730[2]與730[M]。而是，延長的通路結構730[1]、730[2]與730[M]係由電晶體裝置910[1]、910[2]與910[M]取代。電晶體裝置910[1]、910[2]與910[M]係對應於圖8中的電晶體裝置810，並且經由各種通路插塞V1或其他互連結構而電性耦合供應電壓線310[1]、310[2]與310[M]以及傳導線310[1]、310[2]與310[M]。 相較於記憶體電路700，在記憶體電路900中使用電晶體裝置910[1]、910[2]與910[M]以實施電阻裝置642並不需要在形成延長的通路結構所在的通路層中形成二或多種不同形式的通路插塞(例如通路插塞V1與VR或是延長的通路結構)。然而，在一些實施例中，相較於記憶體電路700，具有電晶體裝置910[1]、910[2]與910[M]會增加記憶體電路900所佔據的整體面積。 圖10係根據一些實施例說明寫入記憶體胞元的方法1000之流程圖。在一些實施例中，方法1000可用於在圖2、圖4、圖6或圖8的記憶體電路之記憶體胞元上進行寫入操作。可理解在圖10的方法1000之前、過程中與/或之後，可進行其他的操作，以及可僅簡述一些其他的程序於本文中。 方法1000的說明係結合記憶體胞元圖1的記憶體胞元100，並且假設節點ND原始儲存第一供應電壓位準VDD/VCC所表示的邏輯值，例如高邏輯值；以及節點NDB因而儲存由第二供應電壓位準VSS/GND表示的邏輯值，例如低邏輯值。在用以說明方法1000的範例中，低邏輯值將寫入至節點ND，以及高邏輯值將寫入至節點NDB。所儲存的邏輯值與待寫入的邏輯值之其他組合係屬各種實施方式之內。 方法1000起始於操作1010，使得記憶體胞元的拉引裝置(pulling device)，例如記憶體胞元100的電晶體P1，因應於記憶體胞元的第二資料節點之電壓位準，將該記憶體胞元的第一資料節點之電壓位準拉引至第一供應電壓位準VDD/VCC，其中該第一資料節點例如節點ND，以及第二資料節點例如節點NDB。同時，節點NDB的電壓位準亦被拉引裝置，例如記憶體胞元100中的電晶體N2，因應於第一資料節點ND的電壓位準，拉引至第二供應電壓位準VSS/GND。 程序進行至操作1020，其中位元線BL係被拉引至第二供應電壓位準VSS/GND，以及位元線BLB係被拉引至第一供應電壓位準VDD/VCC。因此，位元線BL與BLB具有代表待寫入至節點ND與節點NDB的電壓位準。通道閘裝置，例如電晶體N3與N4，因應於字元線W上的字元線信號而被開啟，以將位元線BL電性耦合節點ND以及將位元線BLB電性耦合節點NDB。因而使得電晶體N3因應於字元線WL的字元線信號而將記憶體胞元100的第一資料節點ND的電壓位準拉引至第二供應電壓位準VSS/GND。 程序進行至操作1030，其中拉引裝置例如電晶體P1的驅動能力受限於電阻裝置，例如圖2的電阻裝置242或244、圖4的電阻裝置244、圖6的電阻裝置642、或圖8的電阻裝置810。電阻裝置(242、244、642或810)係電耦合於拉引裝置P1與供應電壓源之間，經配置以提供具有第一供應電壓位準VDD/VCC的第一供應電壓。 各種電晶體的通道型式與供應電壓位準的使用係做為範例。在一些實施例中，電晶體N3與N4係替換為P型電晶體，以及電阻裝置係重新定位以位於電晶體N1/N2與供應電壓節點130之間，以限制電晶體N1或N2的驅動能力。 根據一實施例，記憶體電路包含沿著第一方向配置的第一記憶體胞元列、沿著該第一方向延伸在該記憶體電路的第一傳導層中的第一供應電壓線、第二供應電壓線、電性連接該第一供應電壓線與該第二供應電壓線的第一電阻裝置、以及供應電壓源。該第一的記憶體胞元列之每個記憶體胞元包含一供應電壓線區段。該第一供應電壓線係至少由該第一記憶體胞元列的該供應電壓線區段製成。該供應電壓源係經由一或多個傳導路徑而電耦合第一供應電壓線，以及該第二供應電壓線與該第一電阻裝置係位於該一或多個傳導路徑的最低阻抗路徑中。 根據另一實施例，記憶體電路包含沿著第一方向配置的一第一記憶體胞元列、沿著該第一方向延伸於該記憶體電路的第一傳導層中的一第一供應電壓線、沿著不同於該第一方向的一第二方向延伸於該記憶體電路的第二傳導層中的一第二供應電壓線、以及一第一電阻裝置於該記憶體電路的一通路層中。該第一記憶體胞元列的每個記憶體胞元包含一供應電壓線區段。該第一供應電壓線係至少由該第一記憶體胞元列的該供應電壓線區段製成。該第一電阻裝置係電性連接該第一供應電壓線與該第二供應電壓線。該第二供應電壓線係經由一或多個傳導路徑而電性耦合該第一供應電壓線，以及該第一電阻裝置係位於該一或多個傳導路徑的最低阻抗路徑中。該第一電阻裝置的阻抗值係大於該記憶體電路的該通路層的一通路插塞之阻抗值。 根據另一實施例，寫入記憶體胞元的方法包含因應於該記憶體胞元在第二資料節點處的電壓位準，使得該記憶體胞元的一拉引裝置將該記憶體胞元在第一資料節點處的電壓位準拉引至第一供應電壓位準。因應於一字元線信號，使該記憶體胞元的通道閘將該記憶體胞元在該第一資料節點處的該電壓位準拉引至第二供應電壓位準。該第二供應電壓位準係不同於該第一供應電壓位準。該拉引裝置的驅動能力係受限於一電阻裝置。該電阻裝置係電性耦合於該拉引裝置與供應電壓源之間，經配置以提供第一供應電壓，以及該第一供應電壓具有該第一供應電壓位準。 前述內容概述一些實施方式的特徵，因而熟知此技藝之人士可更加理解本揭露之各方面。熟知此技藝之人士應理解可輕易使用本揭露作為基礎，用於設計或修飾其他製程與結構而實現與本申請案所述之實施例具有相同目的與/或達到相同優點。熟知此技藝之人士亦應理解此均等架構並不脫離本揭露揭示內容的精神與範圍，並且熟知此技藝之人士可進行各種變化、取代與替換，而不脫離本揭露之精神與範圍。
100‧‧‧記憶體胞元
112‧‧‧第一反向器
114‧‧‧第二反向器
120‧‧‧第一供應電壓節點
120[1]‧‧‧第一供應電壓節點
120[N]‧‧‧第一供應電壓節點
130‧‧‧第二供應電壓節點
200‧‧‧記憶體電路
210‧‧‧記憶體胞元
210[1]‧‧‧記憶體胞元
210[2]‧‧‧記憶體胞元
210[N]‧‧‧記憶體胞元
220‧‧‧傳導路徑
222‧‧‧第一端
224‧‧‧第二端
230‧‧‧供應電壓源
242‧‧‧第一電阻裝置
244‧‧‧第二電阻裝置
300A‧‧‧記憶體電路
300B ‧‧‧記憶體電路
310[1]‧‧‧供應電壓線
310[2]‧‧‧供應電壓線
310[M]‧‧‧供應電壓線
310[1][1]‧‧‧供應電壓線區段
310[1][2]‧‧‧供應電壓線區段
310[1][N]‧‧‧供應電壓線區段
320[1]‧‧‧供應電壓線
320[2]‧‧‧供應電壓線
320[N]‧‧‧供應電壓線
332‧‧‧供應電壓線
334‧‧‧供應電壓線
342‧‧‧記憶體胞元陣列的一端
344‧‧‧記憶體胞元陣列的另一端
500A‧‧‧記憶體電路
500B‧‧‧記憶體電路
600‧‧‧記憶體電路
610‧‧‧記憶體胞元
612[1]‧‧‧記憶體胞元
612[N]‧‧‧記憶體胞元
614[1]‧‧‧供應電壓節點
614[N]‧‧‧供應電壓節點
616‧‧‧傳導路徑
620‧‧‧讀取/寫入單元
624‧‧‧電阻裝置
626‧‧‧傳導路徑
630‧‧‧供應電壓源
642‧‧‧電阻裝置
700‧‧‧記憶體電路
710‧‧‧記憶體陣列
720‧‧‧讀取/寫入電路
722[1]‧‧‧傳導線
722[2]‧‧‧傳導線
722[M]‧‧‧傳導線
730[1]‧‧‧通路結構
730[2]‧‧‧通路結構
730[M]‧‧‧通路結構
800‧‧‧記憶體電路
810‧‧‧電晶體裝置
900‧‧‧記憶體電路
910[1]‧‧‧電晶體裝置
910[2]‧‧‧電晶體裝置
910[M]‧‧‧電晶體裝置
為協助讀者達到最佳理解效果，建議在閱讀本揭露時同時參考附件圖示及其詳細文字敘述說明。請注意為遵循業界標準作法，本專利說明書中的圖式不一定按照正確的比例繪製。在某些圖式中，尺寸可能刻意放大或縮小，以協助讀者清楚了解其中的討論內容。 圖1係根據一些實施例說明靜態隨機存取記憶體(SRAM)胞元的電路示意圖。 圖2係根據一些實施例說明包含一列SRAM記憶體胞元之記憶體電路之一部分的電路示意圖。 圖3A與3B係根據一些實施例說明對應於圖2之記憶體電路的各種記憶體電路之多個電源供應線(power supply lines)之俯視圖。 圖4係根據一些實施例說明包含一列SRAM記憶體胞元的另一記憶體電路之一部分的電路示意圖。 圖5A與5B係根據一些實施例說明對應於圖4所示之記憶體電路的不同記憶體電路之電源供應線的俯視圖。 圖6係根據一些實施例說明包含一列SRAM記體胞元的記憶體電路之一部分與讀取/寫入電路之一部分的電路示意圖。 圖7係根據一些實施例說明對應於圖6所示之記憶體電路之記憶體電路的電源供應線之俯視圖。 圖8係根據一些實施例說明包含一列SRAM記體體胞元的另一記憶體電路之一部分與讀取/寫入電路之一部分的電路示意圖。 圖9係根據一些實施例說明對應於圖8所示之記憶體電路的電源供應線之俯視圖。 圖10係根據一些實施例說明寫入記憶體胞元之方法的流程圖。

Claims (10)

  1. 一種記憶體電路，包括：第一記憶體胞元列，沿著一第一方向配置，該第一記憶體胞元列的每個記憶體胞元包括一供應電壓線區段；一第一供應電壓線，沿著該第一方向延伸於該記憶體電路的一第一傳導層中，該第一供應電壓線係至少由該第一記憶體胞元列的該等供應電壓線區段製成；一第二供應電壓線；一第一電阻裝置，電性連接該第一供應電壓線與該第二供應電壓線，該第一電阻裝置係位於該記憶體電路的一通路層中；以及一供應電壓源，經由一或多個傳導路徑而電性耦合該第一供應電壓線，並且該第二供應電壓線與該第一電阻裝置係位於該一或多個傳導路徑的一最低阻抗路徑中。
  2. 如請求項1所述的記憶體電路，其中該第二供應電壓線沿著不同於該第一方向的一第二方向延伸於該記憶體電路的一第二傳導層中。
  3. 如請求項1所述的記憶體電路，其中該第一記憶體胞元列具有一第一端與一第二端；該第二供應電壓線係位於較接近該第一端而非該第二端；以及該第一電阻裝置係位於較接近該第一端而非該第二端。
  4. 如請求項3所述的記憶體電路，其中該記憶體電路另包括：一第三供應電壓線，沿著該第二方向延伸於該記憶體電路的該第二傳導層中，該第三供應電壓線係位於較接近該第二端而非該第一端；以及一第二電阻裝置，電性連接該第一供應電壓線與該第三供應電壓線，該第二電阻裝置係位於較接近該第二端而非該第一端。
  5. 如請求項1所述的記憶體電路，其中該第一電阻裝置包括一通路插塞位於該記憶體電路的該第一傳導層與該記憶體電路的該第二傳導層之間。
  6. 如請求項1所述的記憶體電路，另包括：一第二記憶體胞元列，沿著該第一方向配置，該第二記憶體胞元列的每個記憶體胞元包括一供應電壓線區段；一第四供應電壓線，沿著該第一方向延伸於該記憶體電路的該第一傳導層中，該第四供應電壓線係至少由該第二記憶體胞元列的該等供應電壓線製成；以及一第三電阻裝置，電性連接該第四供應電壓線與該第二供應電壓線。
  7. 如請求項1所述的記憶體電路，其中該第二供應電壓線沿著該第一方線延伸於該記憶體電路的該第一傳導層中；以及該記憶體電路的該通路層與該第一傳導層相鄰。
  8. 如請求項1所述的記憶體電路，其中該第二供應電壓線沿著該第一方線延伸於該記憶體電路的該第一傳導層中；以及該第一電阻裝置係一電晶體，經配置以待被開啟。
  9. 一種記憶體電路，包括：第一記憶體胞元列，沿著一第一方向配置，該第一記憶體胞元列的每個記憶體胞元包括一供應電壓線區段；一第一供應電壓線，沿著該第一方向延伸於該記憶體電路的一第一傳導層中，該第一供應電壓線係至少由該第一記憶體胞元列的該等供應電壓線區段製成；一第二供應電壓線，沿著不同於該第一方向的一第二方向延伸於該記憶體電路的一第二傳導層中；以及一第一電阻裝置，位於該記憶體電路的一通路層中並且電性連接該第一供應電壓線與該第二供應電壓線，該第二供應電壓線係經由一或多個傳導路徑而電性耦合該第一供應電壓線，以及該第一電阻裝置係位於該一或多個傳導路徑的一最低阻抗路徑中，該第一電阻裝置的一阻抗值係大於該記憶體電路的該通路層的一通路插塞之阻抗值。
  10. 一種寫入記憶體胞元的方法，包括：因應於該記憶體胞元在一第二資料節點的一電壓位準，使該記憶體胞元的一拉引裝置(pulling device)將該記憶體胞元在一第一資料節點處的一電壓位準拉引至一第一供應電壓位準；因應於一字元線信號，使該記憶體胞元的一通道閘(pass gate)將該記憶體胞元在該第一資料節點處的該電壓位準拉引至一第二供應電壓位準，該第二供應電壓位準係不同於該第一供應電壓位準；以及以一電阻裝置限制該拉引裝置的一驅動能力，並降低正常讀取與寫入該記憶體胞元所需之一最小電壓位準(VCCmin)，其中該電阻裝置係電性耦合於該拉引裝置與一供應電壓源之間，經配置以提供一第一供應電壓，該第一供應電壓具有該第一供應電壓位準。
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