JP2009545834A - 可変電源を有するｓｒａｍ及びその方法 - Google Patents

Abstract

メモリ回路（１４，１６，１８，２０）は、メモリアレイ（１４）を有する。メモリアレイ（１４）は、第１のライン（１３，６６）の複数のメモリセルと、第２のライン（１５，６８）の複数のメモリセルと、第１の電源端子と、第１の静電容量構造（１７，７０）と、第１のライン（１３，６６）の複数のメモリセルに接続された第１の電源ライン（３５，６７）と、第２のライン（１５，６８）の複数のメモリセルに接続された第2の電源ライン（３９，６９）とを備える。第２のライン（１５，６８）が書き込みのために選択されるとき、スイッチング回路（４４，５２，５６，９４，９６，９８）は、電源端子を第1の電源ライン（３５，６７）に接続し、第１の電源ライン（３９，６９）を第２のライン（１５，６８）の複数のメモリセルから遮断し、かつ第２の電源ライン（３９，６９）を第１の静電容量構造（１７，７０）に接続する。その結果、静電容量構造（１７，７０）との電荷共有により、選択されたラインの複数のメモリセルへの電源電圧が低減される。これにより、選択されたライン内の複数のメモリセルの１つのセルに対する書き込み動作において、より大きなマージンが提供される。

Description

本発明は、一般にメモリに関し、より詳しくは可変電源を有するスタティックランダムアクセスメモリ(SRAM:Static Random Access Memory)及びその方法に関する。

スタティックランダムアクセスメモリ(ＳＲＡＭ)は、高速が要求される用途、例えばデータ処理システム内のメモリとして使用されている。各ＳＲＡＭセルは、１ビットのデータを記憶し、交差接続された一対のインバータとして実施されている。ＳＲＡＭセルは、取り得る２つの電圧レベルのうちの１つのレベルのみで安定的である。セルの論理状態は、２つのインバータの何れか論理ハイを出力するかによって決定され、適切なセル入力に十分な大きさ及び期間の電圧を印加することによって状態の変更が行われる。ＳＲＡＭセルの安定性は、重要な問題である。ＳＲＡＭセルは、不注意にセルの論理状態を変更し得る遷移、プロセス変動、ソフトエラー、及び電源変動に対して安定している必要がある。また、ＳＲＡＭセルは、読み出し動作中に、速度又はセルへの書き込み性能を害することなく、良好な安定性を提供する必要がある。

６トランジスタのＳＲＡＭセルにおいて、アルファ比は、ＰＭＯＳ負荷トランジスタの幅をＮＭＯＳアクセストランジスタの幅で割ったものとして定義される。ベータ比は、ＮＭＯＳプルダウントランジスタの幅をＮＭＯＳアクセストランジスタの幅で割ったものとして定義される。アルファ及びベータ比は、影響要因、例えば電源変動及びノイズに対するＳＲＡＭセルの安定性を説明するために使用される。
一般に、アルファ及びベータ比を増大することにより、セルの安定性が向上する。しかしながら、安定性の向上は、書き込み性能の低下という犠牲を伴うこととなる。スケーリング技術及び低電源電圧の使用により、読み出し及び書き込み双方のマージンに関して同時にＳＲＡＭセルを最適化することが尚更困難になっている。

従って、向上したセルの安定性を有し、さらに向上した書き込みマージンを有するＳＲＡＭに対するニーズがある。

ここで使用されるものとして、用語「バス」は、１以上の各種の情報、例えばデータ、アドレス、制御又は状態を送信するために使用される複数の信号又は導線を参照するものとして使用される。ここで説明される導線は、複数の導線、単方向の導線、又は双方句の導線として参照して図示又は説明される。しかしながら、異なる実施形態は導線の実施を変更してもよい。例えば、別々の単方向の導線が、双方向の導線に代えて使用されてもよく、逆もまた同様である。また、複数の導線が、多数の信号を連続的に送信したり、同時に多重送信したりする単一の導線で置き換えられても良い。同様に、多数の信号を送信する単一の導線が、これらの信号の部分集合を送信する各種の異なる導線に分割されてもよい。従って、信号を送信するための多数の選択肢が存在する。

一般に、本発明は、一形態において、良好なセルの安定性を有するとともに、良好な書き込みマージンを提供するＳＲＡＭを提供する。一実施形態において、低電源電圧が、書き込み動作中に選択された列の複数のメモリセルに提供される。低電源電圧により、論理状態のメモリセルへの書き込みがより容易となる。メモリアレイが書き込まれていない場合、セルの安定性を向上するために、供給電圧が引き上げられる。別の実施形態において、供給電圧は、ダミー列の複数のメモリセルとの電荷の共有によって書き込み動作中に低減される。ダミー列は、通常のメモリアレイの列と同様に実施される。ダミー列は、メモリアレイの任意の数の列と共有されてもよい。電荷の共有は、デコードされ、書き込みサイクルのみに適用される。また、共有される電荷の量は、ダミー列に接続されるダミーセルの数を選択することによってプログラム可能である。別の実施形態において、電荷の共有はダミー行を使用して実施される。

図１は、ブロック図の形態で本発明の一実施形態に従うデータ処理システム１０を示す。一実施形態において、データ処理システム１０は、シリコン・オン・インシュレーター(SOI:Silicon on Insulator)製造技術を用いた集積回路上に実施されている。他の実施形態において、データ処理システム１０は、別の技術、例えば、バルクシリコン又はガリウム砒素で実施されてもよい。データ処理システム１０は、中央処理システム(CPU)１２、メモリアレイ１４、行デコーダ１６、列論理ブロック１８、及びバス２０を含む。ＣＰＵ１２は、命令を実行可能なプロセッサ、例えばマイクロプロセッサ、デジタル信号プロセッサ等であってもよいし、或いは任意の他の形式のバスマスター、例えばダイレクトメモリアクセス(DMA:Direct Memory Access)コントローラ、デバッグ回路等であってもよい。また、プロセッサ１２は、スレーブデバイス、例えばバス上に存在する任意の形式の周辺回路、或いはメモリへのアクセスを必要とするスレーブデバイスであってもよい。

ＣＰＵ１２は、バス２０に双方向で接続されている。バス２０は、ＣＰＵ１２とバス２０に接続された他の回路、例えばメモリアレイ１４との間においてアドレス、データ、及び制御情報を通信するための複数の導線を有する。行デコーダ１６は、メモリアレイ１４内の１行の複数のメモリセルを選択するための行アドレスをバス２０から受信するための複数の入力端子を有する。列ロジック１８は、列選択信号及び制御情報に応答してデータを提供及び受信するために、メモリアレイ１４に双方向で接続されている。列ロジックは、列アドレスを受信し、それに応答して、１以上の列の複数のメモリセルをバス２０に接続する。列ロジック１８は、列デコーダ、センスアンプ、プリチャージ及び均等化回路を含む。メモリ構成、例えば読み出し及び書き込み中にアクセスされる列の数、又はメモリアレイ内の行及び列の総数を決定するために、増幅器（図示しない）が使用されてもよい。列ロジック１８のセンスアンプは、選択されたメモリセルからの比較的に低い電圧信号をセンシング及び増幅するためのものである。他の実施形態において、列ロジック１８は、メモリからのデータを入力及び出力するための追加又は異なる回路を含んでもよい。

読み出し動作中に、「DATA」と参照されるデータ信号がメモリアレイ１４の選択されたメモリセルから読み出され、バス２０に提供される。書き込み動作中に、データ信号DATAはバス２０から選択されたメモリセルに提供される。ここで、他の実施形態において、バスインターフェースブロックがバス２０とメモリとの間に接続されてもよい。

本発明を説明する目的のために、図１のデータ処理システム１０は、バスを介して一緒に接続された中央処理装置及びメモリのみを示すために簡略化されている。しかしながら、他の実施形態において、データ処理システムは、例えば図１に示されていない多数のバスに接続された多数のプロセッサ、追加のメモリ、及び他の回路を含む非常に複雑なものであってもよい。

図２は、図１のメモリアレイ１４の詳細を示す。メモリアレイ１４において、メモリセルは行及び列で構成されている。１列の複数のメモリセルは、ビットライン対及び同ビットライン対に接続された全てのメモリセルを含む。例えば、「ＢＬ_０」及び「ＢＬ^＊ _０」と参照されるビットライン対、並びにセル１９，２１，２２は、列１３を形成する。列１５は、ビットライン対ＢＬ_Ｍ，ＢＬ^＊ _Ｍ及びメモリセル２４，２６，２８を備える。ビットライン対は、読み出し及び書き込み動作中に、セルへの及びセルからの差動信号を通信するために使用される。メモリアレイ１４の行は、ワードライン及び同ワードラインに接続された全てのメモリセルを含む。例えば、「ＷＬ_０」と参照されるワードライン及びセル１９，２４は、１つの行を形成する。同様に、ワードラインＷＬ_１及びメモリセル２１，２６は、別の行を形成する。ワードラインＷＬ_Ｎ及びメモリセル２２，２６は、別の行を形成する。ここで、信号の名前の末尾のアスタリスク「^＊」は、「^＊」を有する信号が、「^＊」の無い同名の信号の論理補であることを示す。

メモリアレイ１４は、従来の６トランジスタのＳＲＡＭセルである。他の実施形態において、ＳＲＡＭセルの型は異なってもよい。図２の実施形態において、各メモリセルは、２つの記憶ノードを形成するように交差接続された一対のインバータを備えるラッチ回路を含む。アクセストランジスタは、各記憶ノードをビットラインに接続する。交差接続された一対のインバータは、２つの電源端子の間に接続されている。図示された実施形態において、列１３のセルの１つの電源端子は導線３５に接続され、列１５のセルの１つの電源端子は導線３９に接続されている。導線３５，３９は、電源電圧をセルに供給するために使用される。全てのセルは、グランド（図示しない）に接続されている。一般に、所定数の列は、導線３５，３９と同様の対応する電源ラインを有する。電源電圧は、導線３５，３９に選択的に提供される。Ｐチャネルトランジスタ５２は、「Ｖ_ＤＤ」と参照される電源電圧端子に接続されたソース、「ＷＣＳＥＬ_１」と参照される制御信号を受信するためのゲート、及び導線３５に接続されたドレインを有する。クランプ回路４６は、Ｖ_ＤＤ及び導線３５の間に直列に接続されたダイオード接続のＰチャネルトランジスタ４８，５０を含む。また、Ｐチャネルトランジスタ４４は、Ｖ_ＤＤに接続されたソース、制御信号ＷＣＳＥＬ_０を受信するためのゲート、及び導線３９に接続されたドレインを有する。クランプ回路３８は、Ｖ_ＤＤ及び導線３９の間に直列に接続されたダイオード接続のＰチャネルトランジスタ４０，４２を含む。他の実施形態において、クランプ回路は異なるものであってもよい。例えば、別の実施形態において、１以上のダイオード接続のＮチャネルトランジスタが使用されてもよいし、基準電圧が使用されてもよい。

ダミー列１７は、通常のメモリ列と同様であり、「ＳＢＬ」及び「ＳＢＬ^＊」と参照される一対のダミービットラインを含む。ダミーＳＲＡＭセル３０，３２，３４は、ダミービットラインＳＢＬ及びＳＢＬ^＊に接続されており、図示される実施形態における従来のＳＲＡＭセルである。各ダミーセルは、導線３７に接続される供給端子を有する。ダミーセルの他の供給端子は、「Ｖ_ＳＳ」と参照される別の電源端子に接続されている。説明した実施形態において、Ｖ_ＳＳはグランドに接続され、Ｖ_ＤＤは正の電源電圧、例えば１ボルトを受信するように接続されている。他の実施形態において、電源電圧は異なっていてもよい。ダミー列１７は、書き込み動作中に、メモリアレイ１４との静電容量共有のために使用される。共有される静電容量は、導線３７に接続されるメモリセルの数によって部分的に決定される。導線３７は、Ｎチャネルトランジスタ３６を介して「Ｖ_ＲＥＦ」と参照される基準電圧を受信するために接続されている。一実施形態において、基準電圧はグランドである。別の実施形態において、Ｖ_ＲＥＦは異なる電圧であってもよい。Ｎチャネルトランジスタ３６は、導線３７に接続された第１のソース／ドレイン端子と、Ｖ_ＲＥＦに接続された第２のソース／ドレイン端子と、制御信号ＷＤＳＥＬ^＊を受信するために接続された制御ゲートとを有する。

ダミー列１７は、メモリアレイ１４の通常の各列に接続されている。図２において、トランジスタ５４は、「ＷＣＳＥＬ_０」と参照される制御信号に応答して導線３７を列１５の導線３９に接続するために使用され、トランジスタ５６は、「ＷＣＳＥＬ_１」と参照される制御信号に応答して導線３７を導線３５に接続するために使用される。他の実施形態において、トランジスタ５４，５６は異なるものであってもよい。例えば、Ｐチャネルトランジスタが使用されてもよいし、Ｐチャネル及びＮチャネルトランジスタの組み合わせが使用されてもよい。

動作において、メモリアレイ１４のＳＲＡＭセルへの書き込みの前、及び読み出し動作中に、制御信号ＷＣＳＥＬ_１，ＷＣＳＥＬ_０は、アレイのセルがトランジスタ５２，４４を介して供給電圧Ｖ_ＤＤを受信するようにさせる論理ローの電圧である。また、書き込み動作前には、制御信号ＷＤＳＥＬ^＊が、トランジスタ３６を導通させる論理ハイの電圧として提供される。基準電圧Ｖ_ＲＥＦは、各メモリセル３０，３２，３４の供給端子に提供され、ダミー列１７のセルをＶ_ＲＥＦ（グランド）までプリチャージする。書き込み動作中に、デコードされた制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１の一方又は双方は、トランジスタ５２，４４を実質的に非導通とするとともに、列１３，１５のセルの供給端子が導線３７に接続されるようにトランジスタ５４，５６を導通させる論理ハイの信号としてアサートされる。電荷共有は、メモリアレイ１４のメモリセルの供給電圧を、ダミー列１７及びメモリアレイ１４の選択された列の相対的な静電容量に依存する所定量低減するために、メモリアレイ１４の選択された列とダミー列１７との間で生じる。ダミー列１７の静電容量は、導線３７に接続されるメモリセルの数を選択することにより調節可能である。図２に「Ｘ」で示すように、ダミー列１７の静電容量は、製造プロセス中にセル、例えばセル３０の所定数の供給端子を非接続とすることにより低減可能である。クランプ回路３８，４６は、導線３５，３９における電圧降下を所定の最小電圧に制限するように機能する。供給電圧は、書き込みされている列に対してのみ低減される。低減された供給電圧は、非選択のセルのセル安定性を維持しながら、選択されたセルの書き込みマージンを改善するように機能する。

読み出し動作中に、及びメモリセルがアクセスされていない間には、制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１は、トランジスタ５２，５４を導通させる論理ハイとしてアサートされるため、全てのセルにＶ_ＤＤが提供される。また、論理ローの制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１は、トランジスタ５４，５６を非導通とする。メモリの読み出し動作中により高い電圧をメモリセルに提供することは、読み出しマージンを改善するように機能する。また、ダミー列とメモリアレイの列との間の相対的な静電容量は、行の任意の数に対して実質的に一定に保たれる。

図３は、図１のデータ処理システム内で使用されるメモリアレイ１４’を概略図の形式で示す。図３において、ダミー行７０は、ダミー行７０とメモリアレイ１４’の選択された行との間における電荷共有を許容するために提供される。メモリアレイ１４’において、「ＢＬ_０」及び「ＢＬ^＊ _０」と参照されるビットライン対、並びにセル７０，７６，８２は列６０を形成する。列６２は、ビットライン対ＢＬ_１，ＢＬ^＊ _１及びメモリセル７２，７８，８４を含む。列６４は、ビットライン対ＢＬ_Ｍ，ＢＬ^＊ _Ｍ及びメモリセル７４，８０，８６を含む。メモリアレイ１４’の行は、ワードライン及び同ワードラインに接続された全てのメモリセルを備える。例えば、「ＷＬ_０」と参照されるワードライン及びメモリセル７０，７２，７４は１つの行を形成する。同様に、ワードラインＷＬＮ及びメモリセル７６，７８，８４は別の行を形成する。

メモリアレイ１４’のメモリセルは、図２に関して上述したように従来の６トランジスタのＳＲＡＭセルである。他の実施形態において、ＳＲＡＭセルの型は異なるものであってもよい。各セルは、電源ラインに接続されている。行６６のセルは、導線６７に接続されている。列６８のセルの電源端子は、導線６９に接続されている。導線６７，６９は、電源電圧をセルに供給するために使用される。全てのセルは、グランド（図示しない）に接続された別の電源端子を有する。Ｐチャネルトランジスタ９６は、「Ｖ_ＤＤ」と参照される電源電圧に接続されたソース、「ＷＣＳＥＬ_０」と参照される制御信号を受信するためのゲート、及び導線６７に接続されたドレインを有する。クランプ回路は、Ｖ_ＤＤ及び導体６７の間に直列に接続されたダイオード接続のＰチャネルトランジスタ１００，１０２から形成されている。また、Ｐチャネルトランジスタ９８は、Ｖ_ＤＤに接続されたソース、制御信号「ＷＣＳＥＬ_１」を受信するためのゲート、及び導線６９に接続されたドレインを有する。クランプ回路は、Ｖ_ＤＤ及び導体６９の間に直列に接続されたダイオード接続のＰチャネルトランジスタ１０４，１０６を含む。他の実施形態において、クランプ回路は異なるものであってもよい。例えば、別の実施形態において、ダイオード接続のＮチャネルトランジスタが使用されてもよいし、基準電圧が使用されてもよい。

ダミー行７０は、通常のメモリ行と同様であり、「ＳＷＬ」と参照されるワードライン、及びＳＷＬに接続された全てのセルを含む。ダミーＳＲＡＭセル８２，８４，８６は、ダミーワードラインＳＷＬに接続されており、図示される実施形態における従来のＳＲＡＭセルである。各ダミーセルは、導線７１に接続される供給端子を有する。一般に、メモリアレイ１４’の所定数の行は、ダミー行の導線７１のように対応する電源ラインを有する。ダミーセルの他の供給端子は、別の電源端子（図示しない）に接続されている。説明した実施形態において、一方の電源電圧端子はグランドに接続され、他方の電源電圧端子は正の電源電圧、例えば１ボルトを受信するように接続されている。他の実施形態において、電源電圧は異なっていてもよい。ダミー行７０は、書き込み動作中に、メモリアレイ１４’との静電容量共有のために使用される。共有される静電容量は、導線７１に接続されるメモリセルの数によって部分的に決定される。導線７１は、Ｎチャネルトランジスタ９０を介して「Ｖ_ＲＥＦ」と参照される基準電圧を受信するために接続されている。一実施形態において、基準電圧Ｖ_ＲＥＦはグランドである。別の実施形態において、Ｖ_ＲＥＦは任意の電圧であってもよい。Ｎチャネルトランジスタ９０は、導線７１に接続された第１のソース／ドレイン端子と、Ｖ_ＲＥＦに接続された第２のソース／ドレイン端子と、制御信号ＷＤＳＥＬ^＊を受信するために接続された制御ゲートとを有する。

ダミー行７０は、メモリアレイ１４’の通常の各列に接続されている。図３において、トランジスタ９２は、「ＷＣＳＥＬ_０」と参照される制御信号に応答して導線６７を導線７１に接続するために使用され、トランジスタ９４は、「ＷＣＳＥＬ_１」と参照される制御信号に応答して導線６９を導線７１に接続するために使用される。他の実施形態において、トランジスタ９２，９４は異なるものであってもよい。例えば、Ｐチャネルトランジスタが使用されてもよいし、Ｐチャネル及びＮチャネルトランジスタの組み合わせが使用されてもよい。

動作において、メモリアレイ１４’のＳＲＡＭセルへの書き込みの前、及び読み出し動作中に、制御信号ＷＣＳＥＬ_１，ＷＣＳＥＬ_０は、アレイのセルがトランジスタ９６，９８を介して供給電圧Ｖ_ＤＤを受信するようにさせる論理ローの電圧である。また、書き込み動作前には、制御信号ＷＤＳＥＬ^＊は、トランジスタ９０を導通させる論理ハイの電圧として提供される。基準電圧Ｖ_ＲＥＦは、各メモリセル、例えばセル８２，８４，８６の供給端子に提供され、ダミー行７０のセルをＶ_ＲＥＦ、即ち図示した実施形態ではグランドまでプリチャージする。書き込み動作中に、デコードされた制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１の一方又は双方は、トランジスタ９６，９８を実質的に非導通とするとともに、行６６，６８のセルの供給端子が導線７１に接続されるようにトランジスタ９２，９４を導通させる論理ハイの信号としてアサートされる。電荷共有は、メモリアレイ１４’のメモリセルの供給電圧を、ダミー行７０及びメモリアレイ１４’の選択された行の相対的な静電容量に依存する所定量低減するために、メモリアレイ１４’の選択された行とダミー行７０との間で生じる。図３に「Ｘ」で示すように、ダミー行７０の静電容量は、製造プロセス中にセル、例えばセル８２の所定数の供給端子を非接続とすることにより低減可能である。クランプ回路は、導線６７，６９における電圧降下を所定の最小電圧に制限するように機能する。低減された供給電圧は、非選択のセルのセル安定性を維持しながら、選択されたセルの書き込みマージンを改善するように機能する。

読み出し動作中に、制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１は、Ｖ_ＤＤが全てのセルに提供されるように、トランジスタ９６，９８を導通させる論理ローとしてアサートされる。また、論理ローの制御信号ＷＣＳＥＬ_０，ＷＣＳＥＬ_１は、トランジスタ９２，９４を非導通とする。メモリの読み出し動作中により高い電圧をメモリセルに提供することは、メモリがアクセスされていないとき、読み出し及び静的マージンを改善するように機能する。また、ダミー行とメモリアレイの行との間の相対的な静電容量は、行の任意の数に対して実質的に一定に保たれる。

概して、一実施形態において、メモリ回路は、第１のラインの複数のメモリセルと、第２のラインの複数のメモリセルと、第１の電源端子と、第１の静電容量構造とを有するメモリアレイを備える。第１の電源ラインは、第１のラインの複数のメモリセルに接続されている。第2の電源ラインは、第２のラインの複数のメモリセルに接続されている。スイッチング回路は、第２のラインの複数のメモリセルが書き込みのために選択されるとき、第1の電源端子を第1の電源ラインに接続し、第１の電源端子を第２のラインの複数のメモリセルから遮断し、かつ第２の電源ラインを第１の静電容量構造に接続するトランジスタを有する。

別の実施形態において、方法は、第１のラインの複数のメモリセル及び第２のラインの複数のメモリセルを備えるメモリアレイと、第１の電源端子と、第１の静電容量構造と、第１のラインの複数のメモリセルに接続された第１の電源ラインと、第２のラインの複数のメモリセルに接続された第2の電源ラインとを備えるメモリを提供する工程と、第２のラインの複数のメモリセルを書き込みのために選択する工程と、第1の電源端子を第1の電源ラインに接続する工程と、第１の電源端子を第２のラインの複数のメモリセルから遮断する工程と、第２の電源ラインからの電荷を第１の静電容量構造に接続する工程と、第２のラインの複数のメモリセルの１つのメモリセルに書き込む工程とを備える。

別の実施形態において、メモリ回路は、第１のラインの複数のメモリセル及び第２のラインの複数のメモリセルを備えるメモリアレイと、電源端子と、静電容量構造とを備える。第１の電源ラインは、メモリセルの第１のラインの複数のメモリセルに接続されている。第2の電源ラインは、第２のラインに接続されている。プリチャージ手段は、第2のラインの複数のメモリセルに対する書き込み動作の前に、静電容量構造を所定の電圧までプリチャージするために静電容量構造に接続されている。また、メモリは、第１の接続手段、遮断手段、及び第２の接続手段を含む。第１の接続手段は、第2のラインの複数のメモリセルに対する書き込み動作中に、電源端子を第１の電源ラインに接続するためのものである。遮断手段は、第2のラインの複数のメモリセルに対する書き込み動作中に、第１の電源ラインを第２のラインの複数のメモリセルから遮断するためのものである。第２の接続手段は、第2のラインの複数のメモリセルに対する書き込み動作中に、第２の電源ラインを第１の静電容量構造に接続するためのものである。

例示の目的でここに選択された実施形態に対する種々の他の変更及び改変が、当業者にとって容易に行われるであろう。例えば、トランジスタの導電型、トランジスタの型等における変更が容易に行われる。当業者は、本発明の実施形態がＰチャネルプルアップデバイス、及びＮチャネルプルダウンデバイスを使用するように方向付けられているが、実質的に同様の利点及び効果を提供するため、トランジスタの導電型が変更されてもよく、回路図が反転され、電源電圧が変更されてもよいことを当業者は認識するであろう。また、別の実施形態において、上述の回路と同じ又は同様の回路を用いて、ビットラインをバイアスするためにプログラム可能な供給電圧を提供すべく、ダミー列が接続されてもよい。そのような改変及び変更が本発明の精神から逸脱しない範囲において、それらは本発明の範囲に含まれるものと意図され、添付の請求の範囲の公正な解釈によってのみ評価される。

本発明の一実施形態に従うデータ処理システムを示すブロック図。 図１のメモリアレイの一実施形態を示す概略図。 図１のメモリアレイの別の実施形態を示す概略図。

Claims (20)

1. メモリ回路であって、
   第１のラインの複数のメモリセル及び第２のラインの複数のメモリセルを備えるメモリアレイと、
   第１の電源端子と、
   第１の静電容量構造と、
   前記第１のラインの複数のメモリセルに接続された第１の電源ラインと、
   前記第２のラインの複数のメモリセルに接続された第2の電源ラインと、
   前記第２のラインの複数のメモリセルが書き込みのために選択されるとき、前記第1の電源端子を前記第1の電源ラインに接続し、前記第１の電源端子を前記第２のラインの複数のメモリセルから遮断し、かつ前記第２の電源ラインを前記第１の静電容量構造に接続するトランジスタを有するスイッチング回路とを備えるメモリ回路。
2. 前記第１のラインの複数のメモリセルは第1の列の複数のメモリセルからなり、前記第２のラインの複数のメモリセルは第２のラインの複数のメモリセルからなる請求項１に記載のメモリ回路。
3. 前記静電容量構造は、ダミーラインと、同ダミーラインに接続された複数のダミーセルとを備える請求項１に記載のメモリ回路。
4. 前記ダミーラインに近接するが非接続である複数のダミーセルを更に備える請求項３に記載のメモリ回路。
5. 前記第１の電源端子は、正の電源端子を備える請求項１に記載のメモリ回路。
6. 前記スイッチング回路は、前記静電容量構造と電圧基準端子との間に接続されたスイッチングトランジスタを更に備える請求項１に記載のメモリ回路。
7. 前記電圧基準端子は接地端子を備える請求項６に記載のメモリ回路。
8. 前記第１のラインの複数のメモリセルは第1の行の複数のメモリセルからなり、前記第２のラインの複数のメモリセルは第２の行の複数のメモリセルからなる請求項１に記載のメモリ回路。
9. 第２の電源端子と、
   前記第1及び第2のラインの複数のメモリセルと交差する第３のラインの複数のメモリセルと、
   前記第1及び第2のラインの複数のメモリセルと交差する第４のラインの複数のメモリセルと、
   第２の静電容量構造と、
   前記第３のラインの複数のメモリセルに接続された第３の電源ラインと、
   前記第４のラインの複数のメモリセルに接続された第４の電源ラインとを更に備え、
   前記スイッチング回路は、前記メモリセルの前記第４のラインが書き込みのために選択されるとき、前記第２の電源端子を前記第３の電源ラインに接続し、前記第２の電源端子をメモリセルの前記第４のラインから遮断し、かつ前記第４の電源ラインを前記第２の静電容量構造に接続するトランジスタを更に備える請求項１に記載のメモリ。
10. 前記第１及び第２のラインの複数のメモリセルは列からなり、
    前記第３及び第４のラインの複数のメモリセルは行からなり、
    前記第１の電源端子は、正の電源端子からなり、
    前記第２の電源端子は、負の電源端子からなり、
    前記第１の静電容量構造は、第１のラインと、同第１のラインに接続された第１の複数のダミーセルとを備え、
    前記第２の静電容量構造は、第２のラインと、同第２のラインに接続された第２の複数のダミーセルとを備える請求項９に記載のメモリ回路。
11. 前記第１の電源端子と前記第１の電源ラインとの間に接続された電圧クランプを更に備える請求項１に記載のメモリ回路。
12. 第１のラインの複数のメモリセル及び第２のラインの複数のメモリセルを備えるメモリアレイと、第１の電源端子と、第１の静電容量構造と、前記第１のラインの複数のメモリセルに接続された第１の電源ラインと、前記第２のラインの複数のメモリセルに接続された第2の電源ラインとを備えるメモリを提供する工程と、
    前記第２のラインの複数のメモリセルを書き込みのために選択する工程と、
    前記第1の電源端子を前記第1の電源ラインに接続する工程と、
    前記第１の電源端子を前記第２のラインの複数のメモリセルから遮断する工程と、
    前記第２の電源ラインからの電荷を前記第１の静電容量構造に接続する工程と、
    前記第２のラインの複数のメモリセルの１つのメモリセルに書き込む工程とを備える方法。
13. 前記電荷を接続する工程の前に、前記第１の静電容量構造をプリチャージする工程を更に備える請求項１２に記載の方法。
14. 前記プリチャージ工程は、前記第１の静電容量構造をグランドまでプリチャージすることを更に特徴とする請求項１３に記載の方法。
15. 前記プリチャージ工程は、前記第１の静電容量構造を前記第１の電源端子に存在する電圧までプリチャージすることを更に特徴とする請求項１３に記載の方法。
16. 前記電荷を接続する工程が、前記第２の電源ライン上の電圧を所定の電圧以下まで低下させることを防止する工程を更に備える請求項１２に記載のメモリ回路。
17. メモリ回路であって、
    第１のラインの複数のメモリセル及び第２のラインの複数のメモリセルを備えるメモリアレイと、
    電源端子と、
    静電容量構造と、
    前記第１のラインの複数のメモリセルに接続された第１の電源ラインと、
    前記第２のラインの複数のメモリセルに接続された第2の電源ラインと、
    前記第2のラインの複数のメモリセルに対する書き込み動作の前に、前記静電容量構造を所定の電圧までプリチャージするためのプリチャージ手段と、
    前記第2のラインの複数のメモリセルに対する書き込み動作中に、前記電源端子を前記第１の電源ラインに接続するための第１の接続手段と、
    前記第2のラインの複数のメモリセルに対する書き込み動作中に、前記第１の電源ラインを前記第２のラインの複数のメモリセルから遮断するための遮断手段と、
    前記第2のラインの複数のメモリセルに対する書き込み動作中に、前記第２の電源ラインを第１の静電容量構造に接続するための第２の接続手段とを備えるメモリ回路。
18. 前記所定の電圧は、正の電源電圧及びグランドからなるグループの何れか１つを備える請求項１７に記載のメモリ回路。
19. 前記第1のラインの複数のメモリセルは、行及び列からなるグループの何れか１つを備える請求項１７に記載のメモリ回路。
20. 前記静電容量構造は、
    ダミーラインと、
    前記ダミーラインに近接して接続される複数のダミーセルと、
    前記ダミーラインに近接するが非接続である第１のダミーセルとを備える請求項１８に記載のメモリ回路。

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