CN101496107A - 具有可变电源的sram及其方法 - Google Patents

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Abstract

一种存储器电路(14、16、18、20)具有存储器阵列(14)，该存储器阵列(14)具有第一存储器单元排(13、66)、第二存储器单元排(15、68)、第一电源端子、第一电容结构(17、70)、耦合到第一存储器单元排(13、66)的第一电源线(35、67)、和耦合到第二存储器单元排(15、68)的第二电源线(39、69)。对于第二存储器单元排(15、68)被选择用于写入的情况，开关电路(44、52、56、94、96、98)将电源端子耦合到第一电源线(35、67)，解除第一电源端子(35、67)到第二存储器单元排(15、68)的耦合，并且将第二电源线(39、69)耦合到第一电容结构(17、71)。结果是通过与电容结构(17、70)电荷共享，降低了到选定的存储器单元排的电源电压。这在选定的存储器单元排中的单元上的写操作中提供了更多的裕量。

Description

具有可变电源的SRAM及其方法
技术领域
本发明通常涉及存储器，并且更具体地，涉及一种具有可变电源的静态随机存取(SRAM)存储器及其方法。
背景技术
静态随机存取存储器(SRAM)通常在需要高速度的应用中使用，诸如数据处理系统中的存储器。每个SRAM单元存储一个比特的数据并且被实施为交叉耦合的反相器对。SRAM单元仅在两个可能的电压电平中的一个电压电平下稳定。单元的逻辑状态由两个反相器输出中为逻辑高的无论哪一个来确定，并且通过向适当的单元输入施加足够量值和持续时间的电压，可以改变单元的逻辑状态。SRAM单元的稳定性是重要的问题。SRAM单元必须是稳定的，以抵御可能引起单元无意地改变逻辑状态的瞬变、过程变化、软错误和电源波动。而且，SRAM单元必须在读操作期间提供良好的稳定性，而不损害写入单元的速度或能力。
在六晶体管的SRAM单元中，alpha比被定义为PMOS负载晶体管的宽度除以NMOS存取晶体管的宽度。beta比被定义为NMOS下拉晶体管的宽度除以NMOS存取晶体管的宽度。alpha和beta比用于描述SRAM单元抵御诸如电源波动和噪声的因素的影响的稳定性。通常，增加alpha和beta比提高了单元稳定性。然而，稳定性的提高是以降低写性能为代价的。随着技术升级以及较低电源电压的使用，同时针对读和写裕量来最优化SRAM单元变得更加困难。
因此，需要一种具有提高的单元稳定性同时还具有提高的写裕量的SRAM。
附图说明
图1以框图的形式示出根据本发明的一个实施例的数据处理系统。
图2以示意图的形式示出图1的存储器阵列的一个实施例。
图3以示意图的形式示出图1的存储器阵列的另一实施例。
具体实施方式
如此处使用的术语“总线”用于指可用于传输一个或多个多种类型的信息，诸如数据、地址、控制或状态的多个信号或导体。如此处讨论的导体可以参考单个导体、多个导体、单向导体或双向导体来说明或描述。然而，不同的实施例可以改变导体的实施方式。例如，可以使用分立的单向导体，而非双向导体，反之亦然。而且，多个导体可以由串行传输多个信号或者以时间多路复用方式传输多个信号的单个导体替代。同样地，承载多个信号的单个导体可以分拆为承载这些信号的子集的多种不同的导体。因此，存在许多用于传输信号的选择。
通常，本发明以一个形式提供了一种具有良好的单元稳定性同时还提供良好的写裕量的SRAM存储器阵列。在一个实施例中，在写操作期间，降低的供电电压被提供给存储器单元的选定列。较低的供电电压允许更容易地将逻辑状态写入到存储器单元。当存储器阵列未被写入时，供电电压上升以改善单元稳定性。在另一实施例中，通过与存储器单元的虚拟列(dummy column)电荷共享，在写操作期间降低了供电电压。该虚拟列被实施为与正常的存储器阵列的列相似。该虚拟列可以与许多个存储器阵列的列共享。电荷共享被解码并且仅被应用于写周期。而且，共享的电荷量通过选择在虚拟列中连接了多少个虚拟单元而可编程。在另一实施例中，通过使用虚拟行来实施电荷共享。
图1以框图的形式示出了根据本发明的一个实施例的数据处理系统10。在一个实施例中，通过使用绝缘体上硅(SOI)制造技术，将数据处理系统10实施在集成电路上。在其他实施例中，数据处理系统10可以另一技术来实施，诸如例如，体硅或砷化镓。数据处理系统10包括中央处理系统(CPU)12、存储器阵列14、行解码器16、列逻辑块18和总线20。CPU 12可以是能够执行指令的处理器，诸如微处理器、数字信号处理器等，或者可以是任何其他类型的总线主控，诸如例如，直接存储器存取(DMA)控制器、调试电路等。而且，处理器12可以是从设备，诸如例如，任何类型的外围电路，该外围电路驻留在总线或需要对存储器进行存取的从设备上。
CPU 12双向耦合到总线20。总线20具有用于在CPU 12和耦合到总线20的其他电路，诸如存储器阵列14之间传递地址、数据和控制信息的多个导体。行解码器16具有用于从总线20接收行地址的多个输入端子，用于选择存储器阵列14中的存储器单元行。列逻辑18双向耦合到存储器阵列14，用于响应于列选择信号和控制信息来提供和接收数据。列逻辑接收列地址，并且作为响应，将存储器单元的一个或多个列耦合到总线20。列逻辑18包括列解码器、感应放大器以及预充电和均衡电路。编译器(未示出)可用于确定存储器配置，诸如例如，在读或写操作期间存取的列的数目，或者存储器阵列中的行和列的总数。列逻辑18的感应放大器用于感应和放大来自选定的存储器单元的相对低的电压信号。在其他实施例中，列逻辑18可以包括用于输入数据和从存储器输出数据的额外的或不同的电路。
在读操作期间，从存储器阵列14中的选定的存储器单元读取标有“DATA”的数据信号并且将其提供到总线20。在写操作期间，将数据信号DATA从总线20提供到选定的存储器单元。注意，在其他实施例中，总线接口块可以耦合在总线20和存储器之间。
出于描述本发明的目的，图1的数据处理系统10被简化用于仅说明经由总线耦合在一起的中央处理单元和存储器。然而，在其他实施例中，数据处理系统可以是更加复杂的，包括例如，耦合到多个总线的多个处理器、额外的存储器和图1中未示出的其他电路。
图2更加详细地示出了图1的存储器阵列14。在存储器阵列14中，存储器单元被组织为行和列。存储器单元列包括位线对以及耦合到该位线对的所有存储器单元。例如，标有“BL0”和“BL* 0”的位线对以及单元19、21和22构成列13。列15包括位线对BLM和BL* M以及存储器单元24、26和28。位线对用于在读和写操作期间向所述单元传递差分信号且传递来自所述单元的差分信号。存储器阵列14的行包括字线以及耦合到该字线的所有存储器单元。例如，标有“WL0”的字线以及存储器单元19和24构成一行。同样地，字线WL1以及存储器单元21和26构成另一行。字线WLN以及存储器单元22和28构成另一行。注意，信号名称末端的“*”(星号)指示具有“*”的信号是具有相同名称但是缺少“*”的信号的逻辑补。
存储器阵列14的存储器单元是传统的六晶体管SRAM单元。在其他实施例中，SRAM单元的类型可以是不同的。在图2的实施例中，每个存储器单元包括锁存电路，该锁存电路包括交叉耦合的反相器对以形成两个存储节点。存取晶体管将每个存储节点耦合到位线。该交叉耦合的反相器对耦合在两个电源端子之间。在所说明的实施例中，列13的单元的一个电源端子耦合到导体35，且列15的单元的一个电源端子耦合到导体39。导体35和39用于将电源电压提供给所述单元。所有单元耦合到地(未示出)。通常地，预定数目的列具有象导体35和39一样的对应的电源导体。电源电压被选择性地提供给导体35和39。P沟道晶体管52具有耦合到标有“VDD”的电源电压端子的源极、用于接收标有“WCSEL1”的控制信号的栅极和耦合到导体35的漏极。箝位电路46包括二极管接法P沟道晶体管48和50，晶体管48和50串联耦合在VDD和导体35之间。而且，P沟道晶体管44具有耦合到VDD的源极、用于接收控制信号“WCSEL0”的栅极和耦合到导体39的漏极。箝位电路38包括二极管接法P沟道晶体管40和42，晶体管40和42串联耦合在VDD和导体39之间。在其他实施例中，箝位电路可以是不同的。例如，在另一实施例中，可以使用一个或多个二极管接法N沟道晶体管，或者可以使用参考电压。
虚拟列17与正常的存储器列相似并且包括标有“SBL”和“SBL*”的虚拟位线对。在所说明的实施例中，虚拟SRAM单元30、32和34耦合到虚拟位线SBL和SBL*并且是传统的SRAM单元。每个虚拟单元具有供电端子，该供电端子可以耦合到导体37。虚拟单元的另一供电端子耦合到标有“VSS”的另一电源端子。在所描述的实施例中，VSS耦合到地并且VDD被耦合用于接收正电源电压，例如1伏特。在其他实施例中，电源电压可以是不同的。虚拟列17用于在写操作期间与存储器阵列14电容共享。共享的电容量部分地由有多少个存储器单元耦合到导体37来确定。导体37被耦合用于经由N沟道晶体管36接收标有“VREF”的参考电压。在一个实施例中，参考电压是地。在另一实施例中，VREF可以是另一电压。N沟道晶体管36具有耦合到导体37的第一源/漏极端子、耦合到VREF的第二源/漏极端子和被耦合用于接收控制信号WDSEL*的控制栅极。
虚拟列17耦合到存储器阵列14的每个正常的列。在图2中，晶体管54用于响应于标有“WCSEL0”的控制信号将导体37耦合到列15的导体39，且晶体管56用于响应于标有“WCSEL1”的控制信号将导体37耦合到导体35。在其他实施例中，晶体管54和56可以是不同的。例如可以使用P沟道晶体管，或者可以使用P沟道和N沟道晶体管的组合。
在操作中，在写入到存储器阵列14的SRAM单元之前并且在读操作期间，控制信号WCSEL1和WCSEL0是逻辑低电压，使所述阵列的单元经由晶体管52和44接收供电电压VDD。而且，在写操作之前，提供为逻辑高电压的控制信号WDSEL*以使晶体管36导通。参考电压VREF被提供给每个存储器单元30、32和34的供电端子，用于对虚拟列17的单元预充电至VREF(地)。在写操作期间，解码的控制信号WCSEL0和WCSEL1之一或两者被断定为逻辑高信号，以使晶体管52和44基本上不导通，并且使晶体管54和56导通以使列13和15的单元的供电端子耦合到导体37。电荷共享出现在存储器阵列14的选定列和虚拟列17之间，其依赖于虚拟列17和存储器阵列14的选定列的相对电容，使存储器阵列14的存储器单元的供电电压降低预定的量。通过选择耦合到导体37的存储器单元的数目，可以调节虚拟列17的电容。如图2中利用“X”说明的，通过在制造过程期间不耦合预定数目的单元，诸如例如，单元30的供电端子来降低虚拟列17的电容。箝位电路38和46用于将导体35和39上的电压降限制到预定的最小电压。仅降低被写入的列上的供电电压。降低的供电电压用于提高选定单元的写裕量，同时保持未选定的单元的单元稳定性。
在读操作期间，并且在存储器单元未被存取的时间期间，控制信号WCSEL0和WCSEL1被断定为逻辑低以使晶体管52和44导通，因此使VDD被提供给所有单元。逻辑低控制信号WCSEL0和WCSEL1还使晶体管54和56不导通。在存储器的读操作期间向存储器单元提供较高的供电电压用来提高读裕量。而且，对于许多行，虚拟列和存储器阵列的列之间的相对电容基本上保持恒定。
图3以示意图的形式示出了在图1的数据处理系统中使用的存储器阵列14’。在图3中，提供了虚拟行70，用于允许虚拟行70和存储器阵列14’的选定行之间的电荷共享。
在存储器阵列14’中，标有“BL0”和“BL* 0”的位线对以及单元70、76和82构成列60。列62包括位线对BL1和BL* 1以及存储器单元72、78和84。列64包括位线对BLM和BL* M以及存储器单元74、80和86。存储器阵列14’的行包括字线以及所有耦合到该字线的存储器单元。例如，标有“WL0”的字线以及存储器单元70、72和74构成一行。同样地，字线WLN以及存储器单元76、78和84构成另一行。
存储器阵列14’的存储器单元是如上文关于图2讨论的传统的六晶体管SRAM单元。在其他实施例中，SRAM单元的类型可以是不同的。每个单元耦合到电源导体。行66的单元耦合到导体67。行68的单元的电源端子耦合到导体69。导体67和69用于将电源电压提供给所述单元。所有单元具有耦合到地(未示出)的另一电源端子。P沟道晶体管96具有耦合到标有“VDD”的电源电压端子的源极、用于接收标有“WCSEL0”的控制信号的栅极和耦合到导体67的漏极。箝位电路由二极管接法P沟道晶体管100和102组成，P沟道晶体管100和102串联耦合在VDD和导体67之间。而且，P沟道晶体管98具有耦合到VDD的源极、用于接收控制信号“WCSEL1”的栅极和耦合到导体69的漏极。箝位电路包括二极管接法P沟道晶体管104和106，晶体管104和106串联耦合在VDD和导体69之间。在其他实施例中，箝位电路可以是不同的。例如，在另一实施例中，可以使用二极管接法N沟道晶体管，或者可以使用参考电压。
虚拟行70与正常的存储器行相似并且包括标有“SWL”的字线以及耦合到SWL的所有单元。在所说明的实施例中，虚拟SRAM单元82、84和86耦合到虚拟字线SWL并且是传统的SRAM单元。每个虚拟单元具有供电端子，该供电端子可以耦合到导体71。通常地，存储器阵列14’的预定数目的行具有象虚拟行导体71一样的对应的电源导体。虚拟单元的另一供电端子耦合到另一电源端子(未示出)。在所描述的实施例中，一个电源电压端子耦合到地并且另一电源端子被耦合以接收正电源电压，例如1伏特。在其他实施例中，电源电压可以是不同的。虚拟行70用于在写操作期间与存储器阵列14’电容共享。共享的电容量部分地由有多少个存储器单元耦合到导体71来确定。导体71被耦合以经由N沟道晶体管90接收标有“VREF”的参考电压。在一个实施例中，VREF处的参考电压是地。在另一实施例中，VREF可以接收任何电压。N沟道晶体管90具有耦合到导体71的第一源/漏极端子、耦合到VREF的第二源/漏极端子和被耦合以接收控制信号WDSEL*的控制栅极。
虚拟行70耦合到存储器阵列14’的每个正常的行。在图3中，晶体管92用于响应于标有“WCSEL0”的控制信号将导体67耦合到导体71，并且晶体管94用于响应于标有“WCSEL1”的控制信号将导体69耦合到导体71。在其他实施例中，晶体管92和94可以是不同的。例如可以使用P沟道晶体管，或者可以使用P沟道和N沟道晶体管的组合。
在操作中，在写入到存储器阵列14’的SRAM单元之前并且在读操作期间，控制信号WCSEL1和WCSEL0是逻辑低电压，使所述阵列的单元经由晶体管96和98接收供电电压VDD。而且，在写操作之前，提供为逻辑高电压的控制信号WDSEL*以使晶体管90导通。在所说明的实施例中，VREF被提供给每个存储器单元，诸如单元82、84和86的供电端子，以对虚拟行70的单元预充电至VREF或地。在写操作期间，解码的控制信号WCSEL0和WCSEL1之一或两者被断定为逻辑高，以使晶体管96和98基本上不导通，并且使晶体管92和94导通以使行66和68的单元的供电端子耦合到导体71。电荷共享出现在存储器阵列14’的选定行和虚拟行70之间，其依赖于虚拟行70和存储器阵列14’的选定行的相对电容，使存储器阵列14’的存储器单元的供电电压降低预定的量。如图3中利用“X”说明的，通过在制造过程期间不耦合预定数目的单元，诸如例如，单元82的供电端子，来降低虚拟行70的电容。箝位电路用于将导体67和69上的电压降限制到预定的最小电压。降低的供电电压用于提高选定单元的写裕量，同时保持未选定的单元的单元稳定性。
在读操作期间，控制信号WCSEL0和WCSEL1被断定为逻辑低以使晶体管96和98导通，从而使VDD被提供给所有单元。逻辑低控制信号WCSEL0和WCSEL1还使晶体管92和94不导通。在读操作期间，并且在存储器未被存取时向存储器单元提供较高的供电电压用来提高读裕量和静态裕量。而且，对于许多行，虚拟行和存储器阵列的行之间的相对电容基本上保持恒定。
通常，在一个实施例中，一种存储器电路包括存储器阵列，该存储器阵列具有第一存储器单元排、第二存储器单元排、第一电源端子和第一电容结构。第一电源线耦合到第一存储器单元排。第二电源线耦合到第二存储器单元排。开关电路具有晶体管，所述晶体管在第二存储器单元排被选择用于写入时将第一电源端子耦合到第一电源线，解除第一电源端子到第二存储器单元排的耦合，并且将第二电源线耦合到第一电容结构。
在另一实施例中，一种方法包括：提供包括下述内容的存储器：存储器阵列，其包括第一存储器单元排和第二存储器单元排；第一电源端子；第一电容结构；第一电源线，其耦合到第一存储器单元排；和第二电源线，其耦合到第二存储器单元排；选择第二存储器单元排用于写入；将第一电源端子耦合到第一电源线；解除第二存储器单元排到第一电源端子的耦合；将电荷从第二电源线耦合到第一电容结构；并且写第二存储器单元排中的存储器单元。
在另一实施例中，一种存储器电路包括存储器阵列，该存储器阵列具有第一存储器单元排和第二存储器单元排、电源端子和电容结构。第一电源线耦合到第一存储器单元排。第二电源线耦合到第二存储器单元排。预充电装置耦合到电容结构，用于在针对第二存储器单元排的写操作之前对电容结构预充电至预定的电压。该存储器还包括第一耦合装置、解除耦合装置和第二耦合装置。第一耦合装置用于在针对第二存储器单元排的写操作期间将电压端子耦合到第一电源线。解除耦合装置用于在针对第二存储器单元排的写操作期间解除第一电源线到第二存储器单元排的耦合。第二耦合装置用于在针对第二存储器单元排的写操作期间将第二电源线耦合到第一电容结构。
本领域的技术人员将容易地想到此处出于说明的目的而选择了实施例的多种改变和修改。例如，可以容易地进行晶体管传导类型、晶体管类型等的变化。本领域的技术人员将认识到，即使本发明的实施例是针对使用P沟道上拉器件和N沟道下拉器件，也可以改变晶体管的传导类型，可以翻转电路示意图，并且可以改变电源电压以提供基本上相同的益处和优点。而且，在另一实施例中，虚拟列可被耦合以提供可编程的供电电压，来使用如上文所述的相同的或相似的电路来偏置位线。在该修改和变化不偏离本发明的精神的程度下，它们将被涵盖于本发明的范围内，本发明的范围仅由附属权利要求的公正解释来评定。

Claims (20)

1.一种存储器电路，包括：
存储器阵列，包括第一存储器单元排和第二存储器单元排；
第一电源端子；
第一电容结构；
第一电源线，耦合到所述第一存储器单元排；
第二电源线，耦合到所述第二存储器单元排；以及
具有晶体管的开关电路，所述晶体管在所述第二存储器单元排被选择用于写入时将所述第一电源端子耦合到所述第一电源线，解除所述第一电源端子到所述第二存储器单元排的耦合，并且将所述第二电源线耦合到所述第一电容结构。
2.权利要求1所述的存储器电路，其中所述第一存储器单元排包括第一存储器单元列，并且所述第二存储器单元排包括第二存储器单元排。
3.权利要求1所述的存储器电路，其中所述电容结构包括：
虚拟线；以及
耦合到所述虚拟线的多个虚拟单元。
4.权利要求3所述的存储器电路，进一步包括与所述虚拟线相邻但不耦合到所述虚拟线的第一虚拟单元。
5.权利要求1所述的存储器电路，其中所述第一电源端子包括正电源端子。
6.权利要求1所述的存储器电路，其中所述开关电路进一步包括耦合在所述电容结构和电压参考端子之间的开关晶体管。
7.权利要求6所述的存储器电路，其中所述电压参考端子包括地端子。
8.权利要求1所述的存储器电路，其中所述第一存储器单元排包括第一存储器单元行，并且第二存储器单元排包括第二存储器单元行。
9.权利要求1所述的存储器，进一步包括：
第二电源端子；
第三存储器单元排，与所述第一和第二存储器单元排相交叉；
第四存储器单元排，与所述第一和第二存储器单元排相交叉；
第二电容结构；
第三电源线，耦合到所述第三存储器单元排；以及
第四电源线，耦合到所述第四存储器单元排；其中
所述开关电路，进一步包括晶体管，所述晶体管在所述第四存储器单元排被选择用于写入时将所述第二电源端子耦合到所述第三电源线，解除所述第二电源端子到所述第四存储器单元排的耦合，并且将所述第四电源线耦合到所述第二电容结构。
10.权利要求9所述的存储器电路，其中：
所述第一和第二存储器单元排包括列；
所述第三和第四存储器单元排包括行；
所述第一电源端子包括正电源端子；
所述第二电源端子包括负电源端子；
所述第一电容结构包括第一线和耦合到所述第一线的第一多个虚拟单元；并且
所述第二电容结构包括第二线和耦合到所述第二线的第二多个虚拟单元。
11.权利要求1所述的存储器电路，进一步包括耦合在所述第一电源端子和所述第一电源线之间的电压箝位电路。
12.一种方法，包括：
提供一种存储器，所述存储器包括：
存储器阵列，包括第一存储器单元排和第二存储器单元排；
第一电源端子；
第一电容结构；
第一电源线，耦合到所述第一存储器单元排；以及
第二电源线，耦合到所述第二存储器单元排；
选择所述第二存储器单元排用于写入；
将所述第一电源端子耦合到所述第一电源线；
解除所述第二存储器单元排到所述第一电源端子的耦合；
将电荷从所述第二电源线耦合到所述第一电容结构；并且
写所述第二存储器单元排中的存储器单元。
13.权利要求12所述的方法，进一步包括：在所述耦合电荷的步骤之前对所述第一电容结构进行预充电。
14.权利要求13所述的方法，其中所述预充电步骤的特征进一步在于，对所述第一电容结构预充电至地。
15.权利要求13所述的方法，其中所述预充电步骤的特征进一步在于，对所述第一电容结构预充电至所述第一电源端子上呈现的电压。
16.权利要求12所述的存储器电路，进一步包括：防止所述耦合电荷的步骤将所述第二电源线上的电压降低至低于预定电压的电平。
17.一种存储器电路，包括：
存储器阵列，包括第一存储器单元排和第二存储器单元排；
电源端子；
电容结构；
第一电源线，耦合到所述第一存储器单元排；
第二电源线，耦合到所述第二存储器单元排；
预充电装置，用于在针对所述第二存储器单元排的写操作之前对所述电容结构预充电至预定的电压；
第一耦合装置，用于在针对所述第二存储器单元排的写操作期间将所述电压端子耦合到所述第一电源线；
解除耦合装置，用于在针对所述第二存储器单元排的写操作期间解除所述第一电源线到所述第二存储器单元排的耦合；以及
第二耦合装置，用于在针对所述第二存储器单元排的写操作期间将所述第二电源线耦合到所述第一电容结构。
18.权利要求17所述的存储器电路，其中所述预定电压包括由正电源电压和地组成的组中的一个。
19.权利要求17所述的存储器电路，其中所述第一存储器单元排包括由行和列组成的组中的一个。
20.权利要求18所述的存储器电路，其中所述电容结构包括：
虚拟线；
多个虚拟单元，与所述虚拟线相邻并且耦合到所述虚拟线；以及
第一虚拟单元，与所述虚拟线相邻但是不耦合到所述虚拟线。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108154896A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 具有均匀写入特性的静态随机存取存储器装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8264896B2 (en) * 2008-07-31 2012-09-11 Freescale Semiconductor, Inc. Integrated circuit having an array supply voltage control circuit
KR20100028416A (ko) * 2008-09-04 2010-03-12 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
KR101505554B1 (ko) * 2008-09-08 2015-03-25 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
KR101446337B1 (ko) * 2008-09-08 2014-10-02 삼성전자주식회사 반도체 메모리 장치 및 상기 반도체 메모리 장치의 동작 방법
US8045402B2 (en) * 2009-06-29 2011-10-25 Arm Limited Assisting write operations to data storage cells
US20120120702A1 (en) * 2010-11-13 2012-05-17 Browning Christopher D Power saving technique in a content addressable memory during compare operations
US9005409B2 (en) 2011-04-14 2015-04-14 Tel Nexx, Inc. Electro chemical deposition and replenishment apparatus
US9017528B2 (en) 2011-04-14 2015-04-28 Tel Nexx, Inc. Electro chemical deposition and replenishment apparatus
US9303329B2 (en) 2013-11-11 2016-04-05 Tel Nexx, Inc. Electrochemical deposition apparatus with remote catholyte fluid management
WO2015171680A1 (en) * 2014-05-07 2015-11-12 Fong John Yit Dram cells storing volatile and nonvolatile data
US10867646B2 (en) * 2018-03-28 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Bit line logic circuits and methods

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4094008A (en) * 1976-06-18 1978-06-06 Ncr Corporation Alterable capacitor memory array
GB2259589A (en) * 1991-09-12 1993-03-17 Motorola Inc Self - timed random access memories
JP4198201B2 (ja) * 1995-06-02 2008-12-17 株式会社ルネサステクノロジ 半導体装置
JP4162076B2 (ja) 2002-05-30 2008-10-08 株式会社ルネサステクノロジ 半導体記憶装置
JP3906166B2 (ja) * 2003-02-25 2007-04-18 株式会社東芝 半導体記憶装置
US7333357B2 (en) 2003-12-11 2008-02-19 Texas Instruments Incorproated Static random access memory device having reduced leakage current during active mode and a method of operating thereof
JP4053510B2 (ja) 2004-03-23 2008-02-27 日本テキサス・インスツルメンツ株式会社 Ｓｒａｍ装置
JP2006127460A (ja) * 2004-06-09 2006-05-18 Renesas Technology Corp 半導体装置、半導体信号処理装置、およびクロスバースイッチ
JP4477456B2 (ja) * 2004-09-06 2010-06-09 富士通マイクロエレクトロニクス株式会社 半導体メモリ
CN100483547C (zh) * 2004-09-27 2009-04-29 国际商业机器公司 具有改进的单元稳定性的静态随机存取存储器阵列及方法
JP4912016B2 (ja) * 2005-05-23 2012-04-04 ルネサスエレクトロニクス株式会社 半導体記憶装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108154896A (zh) * 2016-12-06 2018-06-12 三星电子株式会社 具有均匀写入特性的静态随机存取存储器装置
CN108154896B (zh) * 2016-12-06 2023-08-01 三星电子株式会社 具有均匀写入特性的静态随机存取存储器装置

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