JPH0955086A - 出力回路 - Google Patents
出力回路Info
- Publication number
- JPH0955086A JPH0955086A JP7204591A JP20459195A JPH0955086A JP H0955086 A JPH0955086 A JP H0955086A JP 7204591 A JP7204591 A JP 7204591A JP 20459195 A JP20459195 A JP 20459195A JP H0955086 A JPH0955086 A JP H0955086A
- Authority
- JP
- Japan
- Prior art keywords
- output
- potential
- transistor
- data
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 出力回路における最終段の電源側のｎチャネ
ルＭＯＳトランジスタがライトモードにおいてデータ入
出力端子の電位が接地電位よりも低下することによりオ
ンになり、メモリセルのインジェクション不良が引き起
こされるのを防止する。 【解決手段】 この出力回路１０は、ｎチャネルＭＯＳ
トランジスタ１０６および１０８に加えて、トランジス
タ１０６のゲートおよびプリチャージノード１１２の間
に接続されたキャパシタ１１４と、ライトイネーブル信
号／ＷＥに応答してプリチャージノード１１２をプリチ
ャージするインバータ１１６および１１８と、出力ノー
ド１０５およびプリチャージノード１１２の間に接続さ
れ、接地ノード１０４に接続されたゲートを有するｎチ
ャネルＭＯＳトランジスタ１２０とを備える。
ルＭＯＳトランジスタがライトモードにおいてデータ入
出力端子の電位が接地電位よりも低下することによりオ
ンになり、メモリセルのインジェクション不良が引き起
こされるのを防止する。 【解決手段】 この出力回路１０は、ｎチャネルＭＯＳ
トランジスタ１０６および１０８に加えて、トランジス
タ１０６のゲートおよびプリチャージノード１１２の間
に接続されたキャパシタ１１４と、ライトイネーブル信
号／ＷＥに応答してプリチャージノード１１２をプリチ
ャージするインバータ１１６および１１８と、出力ノー
ド１０５およびプリチャージノード１１２の間に接続さ
れ、接地ノード１０４に接続されたゲートを有するｎチ
ャネルＭＯＳトランジスタ１２０とを備える。
Description
【０００１】
【発明の属する技術分野】この発明は出力回路に関し、
さらに詳しくは、入出力端子とその入出力端子に接続さ
れかつデータ入力モードにおいて外部データを入出力端
子を介して入力するための入力回路とを含む半導体集積
回路装置において用いられ、入出力端子に接続されかつ
データ出力モードにおいて内部データを入出力端子を介
して出力するための出力回路に関する。
さらに詳しくは、入出力端子とその入出力端子に接続さ
れかつデータ入力モードにおいて外部データを入出力端
子を介して入力するための入力回路とを含む半導体集積
回路装置において用いられ、入出力端子に接続されかつ
データ出力モードにおいて内部データを入出力端子を介
して出力するための出力回路に関する。
【０００２】
【従来の技術】図７は、従来の出力回路を含むダイナミ
ックランダムアクセスメモリ（以下「ＤＲＡＭ」とい
う。）の構成を部分的に示すブロック図である。ＤＲＡ
Ｍは半導体集積回路装置の１つであって、×４語構成、
×８語構成というようないわゆる多ビット品が現在供給
されている。このような多ビット構成のＤＲＡＭでは外
部端子数の制約により一般にデータ入力端子がデータ出
力端子と共有されている。
ックランダムアクセスメモリ（以下「ＤＲＡＭ」とい
う。）の構成を部分的に示すブロック図である。ＤＲＡ
Ｍは半導体集積回路装置の１つであって、×４語構成、
×８語構成というようないわゆる多ビット品が現在供給
されている。このような多ビット構成のＤＲＡＭでは外
部端子数の制約により一般にデータ入力端子がデータ出
力端子と共有されている。
【０００３】図７を参照して、このＤＲＡＭはデータＤ
Ｑを入出力するためのデータ入出力端子３０と、データ
入出力端子３０に接続された出力回路１と、データ入出
力端子３０に接続された入力回路２０とを含む。出力回
路１はリードモード（データ出力モード）において内部
データをデータ入出力端子３０を介して出力データＤＱ
として出力するためのものであって、電源ノード１０２
と接地ノード１０４との間に直列に接続された２つのｎ
チャネルＭＯＳトランジスタ１０６，１０８を含む。こ
れらトランジスタ１０６および１０８はｐ型ウェルに形
成され、所定の負電位Ｖｂｂがそのウェルに供給されて
いる。そのため、これらトランジスタ１０６および１０
８のバックゲート電位は負電位Ｖｂｂにされている。入
力回路２０はライトモード（データ入力モード）におい
て外部データＤＱをデータ入出力端子３０を介して入力
データＤＩとして入力するためのものである。
Ｑを入出力するためのデータ入出力端子３０と、データ
入出力端子３０に接続された出力回路１と、データ入出
力端子３０に接続された入力回路２０とを含む。出力回
路１はリードモード（データ出力モード）において内部
データをデータ入出力端子３０を介して出力データＤＱ
として出力するためのものであって、電源ノード１０２
と接地ノード１０４との間に直列に接続された２つのｎ
チャネルＭＯＳトランジスタ１０６，１０８を含む。こ
れらトランジスタ１０６および１０８はｐ型ウェルに形
成され、所定の負電位Ｖｂｂがそのウェルに供給されて
いる。そのため、これらトランジスタ１０６および１０
８のバックゲート電位は負電位Ｖｂｂにされている。入
力回路２０はライトモード（データ入力モード）におい
て外部データＤＱをデータ入出力端子３０を介して入力
データＤＩとして入力するためのものである。
【０００４】したがって、ライトモードではＬ（論理ロ
ー）レベルの出力データ信号ＤＯ１およびＤＯ２がそれ
ぞれトランジスタ１０６および１０８のゲートに与えら
れるので、これらトランジスタ１０６および１０８はと
もにオフ状態にある。そのため、この出力回路１の出力
ノード１０５は高インピーダンス（Ｈｉ−Ｚ）状態にあ
る。したがって、外部データＤＱはデータ入出力端子３
０を介して入力回路２０に供給され、入力回路２０はそ
の外部データＤＱに応答して入力データＤＩをメモリセ
ルアレイ（図示せず）に供給する。
ー）レベルの出力データ信号ＤＯ１およびＤＯ２がそれ
ぞれトランジスタ１０６および１０８のゲートに与えら
れるので、これらトランジスタ１０６および１０８はと
もにオフ状態にある。そのため、この出力回路１の出力
ノード１０５は高インピーダンス（Ｈｉ−Ｚ）状態にあ
る。したがって、外部データＤＱはデータ入出力端子３
０を介して入力回路２０に供給され、入力回路２０はそ
の外部データＤＱに応答して入力データＤＩをメモリセ
ルアレイ（図示せず）に供給する。
【０００５】
【発明が解決しようとする課題】しかしながら、ライト
モードにおいてＬレベルの外部データＤＱがノイズなど
に起因して接地電位Ｖｓｓよりも低くなる場合がある。
この入力データＤＱの電位が接地電位Ｖｓｓよりもトラ
ンジスタ１０６のしきい電圧Ｖｔｈ以上低くなると、こ
のトランジスタ１０６はオンになる。これは、ライトモ
ードでは接地電位Ｖｓｓがトランジスタ１０６のゲート
に定常的に与えられており、その結果、そのゲート電位
がソース電位よりもしきい電圧Ｖｔｈ以上高くなるから
である。そのため、トランジスタ１０６の基板中に電流
が流れ、この電流がメモリセルを構成するトランジスタ
の基板に達すると、インジェクションと呼ばれる不良が
引き起こされるという問題があった。
モードにおいてＬレベルの外部データＤＱがノイズなど
に起因して接地電位Ｖｓｓよりも低くなる場合がある。
この入力データＤＱの電位が接地電位Ｖｓｓよりもトラ
ンジスタ１０６のしきい電圧Ｖｔｈ以上低くなると、こ
のトランジスタ１０６はオンになる。これは、ライトモ
ードでは接地電位Ｖｓｓがトランジスタ１０６のゲート
に定常的に与えられており、その結果、そのゲート電位
がソース電位よりもしきい電圧Ｖｔｈ以上高くなるから
である。そのため、トランジスタ１０６の基板中に電流
が流れ、この電流がメモリセルを構成するトランジスタ
の基板に達すると、インジェクションと呼ばれる不良が
引き起こされるという問題があった。
【０００６】この発明はこのような問題を解消するため
になされたもので、データ入力モードにおいてノイズな
どによって出力回路中のトランジスタがオンになるのを
防止することを目的とする。
になされたもので、データ入力モードにおいてノイズな
どによって出力回路中のトランジスタがオンになるのを
防止することを目的とする。
【０００７】この発明の他の目的は、ＤＲＡＭの出力回
路においてライトモード中のインジェクション不良を防
止することである。
路においてライトモード中のインジェクション不良を防
止することである。
【０００８】この発明のさらに他の目的は、可能な限り
簡単な構成で上記目的を達成することができる出力回路
を提供することである。
簡単な構成で上記目的を達成することができる出力回路
を提供することである。
【０００９】
【課題を解決するための手段】この発明に係る出力回路
は、入出力端子と、入出力端子に接続されかつデータ入
力モードにおいて外部データを入出力端子を介して入力
するための入力回路とを含む半導体集積回路装置におい
て用いられ、入出力端子に接続されかつデータ出力モー
ドにおいて内部データを入出力端子を介して出力するた
めのものであって、電源ノードと入出力端子との間に接
続され、データ出力モードでは第１の出力データ信号を
受けデータ入力モードでは接地電位を受けるゲートを有
する第１のｎチャネルＭＯＳトランジスタと、入出力端
子と接地ノードとの間に接続され、データ出力モードで
は第１の出力データ信号と相補的な第２の出力データ信
号を受けデータ入力モードでは接地電位を受けるゲート
を有する第２のｎチャネルＭＯＳトランジスタと、少な
くともデータ入力モードにおいて第１のｎチャネルＭＯ
Ｓトランジスタのソース電位が接地電位よりも低下する
と第１のｎチャネルトランジスタのゲート電位をそのソ
ース電位の低下に追従させる制御手段とを備える。
は、入出力端子と、入出力端子に接続されかつデータ入
力モードにおいて外部データを入出力端子を介して入力
するための入力回路とを含む半導体集積回路装置におい
て用いられ、入出力端子に接続されかつデータ出力モー
ドにおいて内部データを入出力端子を介して出力するた
めのものであって、電源ノードと入出力端子との間に接
続され、データ出力モードでは第１の出力データ信号を
受けデータ入力モードでは接地電位を受けるゲートを有
する第１のｎチャネルＭＯＳトランジスタと、入出力端
子と接地ノードとの間に接続され、データ出力モードで
は第１の出力データ信号と相補的な第２の出力データ信
号を受けデータ入力モードでは接地電位を受けるゲート
を有する第２のｎチャネルＭＯＳトランジスタと、少な
くともデータ入力モードにおいて第１のｎチャネルＭＯ
Ｓトランジスタのソース電位が接地電位よりも低下する
と第１のｎチャネルトランジスタのゲート電位をそのソ
ース電位の低下に追従させる制御手段とを備える。
【００１０】上記制御手段は好ましくは、第１のｎチャ
ネルＭＯＳトランジスタのゲートに結合された一方電極
を有するキャパシタと、少なくともデータ入力モードに
おいて第１のｎチャネルＭＯＳトランジスタのソース電
位が接地電位よりも低下するとキャパシタの他方電極の
電位をそのソース電位の変動と同様に変動させる電位変
動手段とを含む。
ネルＭＯＳトランジスタのゲートに結合された一方電極
を有するキャパシタと、少なくともデータ入力モードに
おいて第１のｎチャネルＭＯＳトランジスタのソース電
位が接地電位よりも低下するとキャパシタの他方電極の
電位をそのソース電位の変動と同様に変動させる電位変
動手段とを含む。
【００１１】上記半導体集積回路装置は好ましくは、ダ
イナミックランダムアクセスメモリであり、また、上記
電位変動手段は好ましくは、不活性のライトイネーブル
信号に応答してキャパシタの他方電極を予め定められた
電位までプリチャージするプリチャージ手段と、キャパ
シタの他方電極と第１のｎチャネルＭＯＳトランジスタ
のソースとの間に接続され、接地電位を受けるゲートを
有する第３のｎチャネルＭＯＳトランジスタとを含む。
イナミックランダムアクセスメモリであり、また、上記
電位変動手段は好ましくは、不活性のライトイネーブル
信号に応答してキャパシタの他方電極を予め定められた
電位までプリチャージするプリチャージ手段と、キャパ
シタの他方電極と第１のｎチャネルＭＯＳトランジスタ
のソースとの間に接続され、接地電位を受けるゲートを
有する第３のｎチャネルＭＯＳトランジスタとを含む。
【００１２】この発明に係るもう１つの出力回路は、入
出力端子と、入出力端子に接続されかつデータ入力モー
ドにおいて外部データを出力端子を介して入力するため
の入力回路とを含む半導体集積回路装置において用いら
れ、入出力端子に接続されかつデータ出力モードにおい
て内部データを入出力端子を介して出力するためのもの
であって、入出力端子に接続されたソースと、データ出
力モードでは第１の出力データ信号を受け、データ入力
モードでは接地電位を受けるゲートとを有する第１のｎ
チャネルＭＯＳトランジスタと、入出力端子と接地ノー
ドとの間に接続され、データ出力モードでは第１の出力
データ信号と相補的な第２の出力データ信号を受けデー
タ入力モードでは接地電位を受けるゲートを有する第２
のｎチャネルＭＯＳトランジスタと、電源ノードと第１
のｎチャネルＭＯＳトランジスタのドレインとの間に接
続され、少なくともデータ入力モード中はオフ状態にあ
るｐチャネルＭＯＳトランジスタとを備える。
出力端子と、入出力端子に接続されかつデータ入力モー
ドにおいて外部データを出力端子を介して入力するため
の入力回路とを含む半導体集積回路装置において用いら
れ、入出力端子に接続されかつデータ出力モードにおい
て内部データを入出力端子を介して出力するためのもの
であって、入出力端子に接続されたソースと、データ出
力モードでは第１の出力データ信号を受け、データ入力
モードでは接地電位を受けるゲートとを有する第１のｎ
チャネルＭＯＳトランジスタと、入出力端子と接地ノー
ドとの間に接続され、データ出力モードでは第１の出力
データ信号と相補的な第２の出力データ信号を受けデー
タ入力モードでは接地電位を受けるゲートを有する第２
のｎチャネルＭＯＳトランジスタと、電源ノードと第１
のｎチャネルＭＯＳトランジスタのドレインとの間に接
続され、少なくともデータ入力モード中はオフ状態にあ
るｐチャネルＭＯＳトランジスタとを備える。
【００１３】上記半導体集積回路装置は好ましくは、ダ
イナミックランダムアクセスメモリであり、また、上記
ｐチャネルＭＯＳトランジスタは好ましくは、活性状態
のライトイネーブル信号に応答してオフになる。
イナミックランダムアクセスメモリであり、また、上記
ｐチャネルＭＯＳトランジスタは好ましくは、活性状態
のライトイネーブル信号に応答してオフになる。
【００１４】上記半導体集積回路装置は好ましくは、ダ
イナミックランダムアクセスメモリであり、また、ｐチ
ャネルＭＯＳトランジスタは好ましくは、不活性状態の
出力イネーブル信号に応答してオフになる。
イナミックランダムアクセスメモリであり、また、ｐチ
ャネルＭＯＳトランジスタは好ましくは、不活性状態の
出力イネーブル信号に応答してオフになる。
【００１５】
【発明の実施の形態】以下、この発明の実施の形態を図
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
面を参照して詳しく説明する。なお、図中同一符号は同
一または相当部分を示す。
【００１６】［実施の形態１］図１は、この発明の実施
の形態１による出力回路を含むＤＲＡＭの構成を部分的
に示すブロック図である。図１を参照して、このＤＲＡ
Ｍは、データＤＱを入出力するためのデータ入出力端子
３０と、データ入出力端子３０に接続された出力回路１
０と、データ入出力端子３０に接続された入力回路２０
とを含む。出力回路１０は、リードモード（データ出力
モード）においてメモリセルアレイ（図示せず）からの
内部データを入出力端子３０を介して出力する。入力回
路２０は、ライトモード（データ入力モード）において
外部データＤＱを入出力端子３０を介して入力する。
の形態１による出力回路を含むＤＲＡＭの構成を部分的
に示すブロック図である。図１を参照して、このＤＲＡ
Ｍは、データＤＱを入出力するためのデータ入出力端子
３０と、データ入出力端子３０に接続された出力回路１
０と、データ入出力端子３０に接続された入力回路２０
とを含む。出力回路１０は、リードモード（データ出力
モード）においてメモリセルアレイ（図示せず）からの
内部データを入出力端子３０を介して出力する。入力回
路２０は、ライトモード（データ入力モード）において
外部データＤＱを入出力端子３０を介して入力する。
【００１７】出力回路１０は、ｎチャネルＭＯＳトラン
ジスタ１０６および１０８と、キャパシタ１１４と、イ
ンバータ１１６と、ｐチャネルＭＯＳトランジスタ１１
８と、ｎチャネルＭＯＳトランジスタ１２０とを含む。
トランジスタ１０６のドレインは電源ノード１０２に接
続され、そのソースは出力ノード１０５に接続され、そ
してそのゲートは出力データ信号ＤＯ１を受ける。トラ
ンジスタ１０８のドレインは出力ノード１０５に接続さ
れ、そのソースは接地ノード１０４に接続され、そして
そのゲートは出力データ信号ＤＯ２を受ける。出力ノー
ド１０５は入力回路２０の入力ノードとともにデータ入
出力端子３０に接続される。リードモードにおいては、
互いに相補的な出力データ信号Ｄ０１およびＤ０２がそ
れぞれトランジスタ１０６および１０８のゲートに与え
られる。他方、ライトモードでは、ともに接地電位の出
力データ信号Ｄ０１およびＤ０２がそれぞれトランジス
タ１０６および１０８のゲートに与えられる。
ジスタ１０６および１０８と、キャパシタ１１４と、イ
ンバータ１１６と、ｐチャネルＭＯＳトランジスタ１１
８と、ｎチャネルＭＯＳトランジスタ１２０とを含む。
トランジスタ１０６のドレインは電源ノード１０２に接
続され、そのソースは出力ノード１０５に接続され、そ
してそのゲートは出力データ信号ＤＯ１を受ける。トラ
ンジスタ１０８のドレインは出力ノード１０５に接続さ
れ、そのソースは接地ノード１０４に接続され、そして
そのゲートは出力データ信号ＤＯ２を受ける。出力ノー
ド１０５は入力回路２０の入力ノードとともにデータ入
出力端子３０に接続される。リードモードにおいては、
互いに相補的な出力データ信号Ｄ０１およびＤ０２がそ
れぞれトランジスタ１０６および１０８のゲートに与え
られる。他方、ライトモードでは、ともに接地電位の出
力データ信号Ｄ０１およびＤ０２がそれぞれトランジス
タ１０６および１０８のゲートに与えられる。
【００１８】キャパシタ１１４はゲートノード１１０お
よびプリチャージノード１１２の間に接続される。ゲー
トノード１１０はトランジスタ１０６のゲートに接続さ
れる。インバータ１１６はライトイネーブル信号／ＷＥ
に応答して制御信号φ１を生成する。トランジスタ１１
８のソースは電源ノード１０２に接続され、そのドレイ
ンはプリチャージノード１１２に接続され、そしてその
ゲートは制御信号φ１を受ける。トランジスタ１２０の
一方ソース／ドレインは出力ノード１０５に接続され、
その他方ソース／ドレインはプリチャージノード１１２
に接続され、そしてそのゲートは接地ノード１０４に接
続される。
よびプリチャージノード１１２の間に接続される。ゲー
トノード１１０はトランジスタ１０６のゲートに接続さ
れる。インバータ１１６はライトイネーブル信号／ＷＥ
に応答して制御信号φ１を生成する。トランジスタ１１
８のソースは電源ノード１０２に接続され、そのドレイ
ンはプリチャージノード１１２に接続され、そしてその
ゲートは制御信号φ１を受ける。トランジスタ１２０の
一方ソース／ドレインは出力ノード１０５に接続され、
その他方ソース／ドレインはプリチャージノード１１２
に接続され、そしてそのゲートは接地ノード１０４に接
続される。
【００１９】これらキャパシタ１１４、インバータ１１
６、トランジスタ１１８および１２０から構成される回
路が、図７に示された従来の出力回路１に追加されてい
る。この追加された回路は、ライトモードにおいてトラ
ンジスタ１０６のソース電位が接地電位Ｖｓｓよりも低
下するとトランジスタ１０６のゲート電位をのソース電
位の低下に追従させるものである。また、インバータ１
１６、トランジスタ１１８および１２０から構成される
回路は、ライトモードにおいてトランジスタ１０６のソ
ース電位が接地電位Ｖｓｓよりも低下するとプリチャー
ジノード１１２の電位をそのソース電位の変動と同様に
変動させるものである。さらに、インバータ１１６およ
びトランジスタ１１８から構成される回路は、Ｈ（論理
ハイ）レベルのライトイネーブル信号に応答してプリチ
ャージノード１１２を電源電位Ｖｃｃまでプリチャージ
するものである。
６、トランジスタ１１８および１２０から構成される回
路が、図７に示された従来の出力回路１に追加されてい
る。この追加された回路は、ライトモードにおいてトラ
ンジスタ１０６のソース電位が接地電位Ｖｓｓよりも低
下するとトランジスタ１０６のゲート電位をのソース電
位の低下に追従させるものである。また、インバータ１
１６、トランジスタ１１８および１２０から構成される
回路は、ライトモードにおいてトランジスタ１０６のソ
ース電位が接地電位Ｖｓｓよりも低下するとプリチャー
ジノード１１２の電位をそのソース電位の変動と同様に
変動させるものである。さらに、インバータ１１６およ
びトランジスタ１１８から構成される回路は、Ｈ（論理
ハイ）レベルのライトイネーブル信号に応答してプリチ
ャージノード１１２を電源電位Ｖｃｃまでプリチャージ
するものである。
【００２０】次に、この出力回路１０の動作を説明す
る。まずリードモードにおいては、ライトイネーブル信
号／ＷＥがＨレベルになるので、トランジスタ１１８は
Ｌレベルの制御信号φ１に応答してオンになる。トラン
ジスタ１１８は電源電位Ｖｃｃをプリチャージノード１
１２に供給し、それによりプリチャージノード１１２の
電位Ｖ１１２は電源電位Ｖｃｃまでプリチャージされ
る。このような状態で、互いに相補的な出力データ信号
ＤＯ１およびＤＯ２がそれぞれトランジスタ１０６およ
び１０８のゲートに与えられる。たとえばＨレベルの出
力データ信号ＤＯ１がトランジスタ１０６のゲートに与
えられると同時に、Ｌレベルの出力データ信号ＤＯ２が
トランジスタ１０８のゲートに与えられる。そのため、
トランジスタ１０６はオンになり、トランジスタ１０８
はオフになる。トランジスタ１０６は電源電位Ｖｃｃを
出力ノード１０５を介してデータ入出力端子３０に供給
する。したがって、この場合のデータＤＱはＨレベルに
なる。
る。まずリードモードにおいては、ライトイネーブル信
号／ＷＥがＨレベルになるので、トランジスタ１１８は
Ｌレベルの制御信号φ１に応答してオンになる。トラン
ジスタ１１８は電源電位Ｖｃｃをプリチャージノード１
１２に供給し、それによりプリチャージノード１１２の
電位Ｖ１１２は電源電位Ｖｃｃまでプリチャージされ
る。このような状態で、互いに相補的な出力データ信号
ＤＯ１およびＤＯ２がそれぞれトランジスタ１０６およ
び１０８のゲートに与えられる。たとえばＨレベルの出
力データ信号ＤＯ１がトランジスタ１０６のゲートに与
えられると同時に、Ｌレベルの出力データ信号ＤＯ２が
トランジスタ１０８のゲートに与えられる。そのため、
トランジスタ１０６はオンになり、トランジスタ１０８
はオフになる。トランジスタ１０６は電源電位Ｖｃｃを
出力ノード１０５を介してデータ入出力端子３０に供給
する。したがって、この場合のデータＤＱはＨレベルに
なる。
【００２１】他方、Ｌレベルの出力データ信号ＤＯ１が
トランジスタ１０６のゲートに与えられると同時に、Ｈ
レベルの出力データ信号ＤＯ２がトランジスタ１０８の
ゲートに与えられると、トランジスタ１０６はオフにな
り、トランジスタ１０８はオンになる。トランジスタ１
０８は接地電位Ｖｓｓを出力ノード１０５を介してデー
タ入出力端子３０に供給するので、この場合の出力デー
タＤＱはＬレベルになる。
トランジスタ１０６のゲートに与えられると同時に、Ｈ
レベルの出力データ信号ＤＯ２がトランジスタ１０８の
ゲートに与えられると、トランジスタ１０６はオフにな
り、トランジスタ１０８はオンになる。トランジスタ１
０８は接地電位Ｖｓｓを出力ノード１０５を介してデー
タ入出力端子３０に供給するので、この場合の出力デー
タＤＱはＬレベルになる。
【００２２】このように、出力回路１０はキャパシタ１
１４、インバータ１１６、トランジスタ１１８および１
２０を備えているにもかかわらず、図７に示された従来
の出力回路１と同様に通常どおりリード動作をすること
ができる。
１４、インバータ１１６、トランジスタ１１８および１
２０を備えているにもかかわらず、図７に示された従来
の出力回路１と同様に通常どおりリード動作をすること
ができる。
【００２３】次に、ライトモードにおけるこの出力回路
１０の動作を図２のタイミング図を参照して説明する。
図２（ａ）および（ｂ）に示されるように、ロウアドレ
スストローブ信号／ＲＡＳの立下りに応答してロウアド
レス信号が取り込まれ、さらにコラムアドレスストロー
ブ信号／ＣＡＳの立下りに応答してコラムアドレス信号
が取り込まれる。ライトモードでは図２（ｃ）に示され
るように、ライトイネーブル信号／ＷＥがＨレベルから
Ｌレベルに立下がる。ライトイネーブル信号／ＷＥは図
１のインバータ１１６に与えられるので、図２（ｄ）に
示されるような制御信号φ１が生成される。
１０の動作を図２のタイミング図を参照して説明する。
図２（ａ）および（ｂ）に示されるように、ロウアドレ
スストローブ信号／ＲＡＳの立下りに応答してロウアド
レス信号が取り込まれ、さらにコラムアドレスストロー
ブ信号／ＣＡＳの立下りに応答してコラムアドレス信号
が取り込まれる。ライトモードでは図２（ｃ）に示され
るように、ライトイネーブル信号／ＷＥがＨレベルから
Ｌレベルに立下がる。ライトイネーブル信号／ＷＥは図
１のインバータ１１６に与えられるので、図２（ｄ）に
示されるような制御信号φ１が生成される。
【００２４】ライトモードでは出力データ信号ＤＯ１お
よびＤＯ２はともに接地電位Ｖｓｓになるので、トラン
ジスタ１０６および１０８はともにオフになる。トラン
ジスタ１２０もまたオフ状態にあるので、出力ノード１
０５は電気的にフローティング状態となり、その結果、
図２（ｅ）に示されるように出力データＤＱは高インピ
ーダンス（Ｈｉ−Ｚ）状態となる。また、ライトイネー
ブル信号／ＷＥが立下がる前はＬレベルの制御信号φ１
に応答してトランジスタ１１８がオン状態にあるので、
図２（ｆ）に示されるようにプリチャージノード１１２
の電位Ｖ１１２は電源電位Ｖｃｃまでプリチャージされ
ている。次いで制御信号φ１がＨレベルになると、トラ
ンジスタ１１８はオフになるが、トランジスタ１２０も
またオフ状態にあるので、プリチャージノード１１２の
電位Ｖ１１２は電源電位Ｖｃｃのまま維持される。
よびＤＯ２はともに接地電位Ｖｓｓになるので、トラン
ジスタ１０６および１０８はともにオフになる。トラン
ジスタ１２０もまたオフ状態にあるので、出力ノード１
０５は電気的にフローティング状態となり、その結果、
図２（ｅ）に示されるように出力データＤＱは高インピ
ーダンス（Ｈｉ−Ｚ）状態となる。また、ライトイネー
ブル信号／ＷＥが立下がる前はＬレベルの制御信号φ１
に応答してトランジスタ１１８がオン状態にあるので、
図２（ｆ）に示されるようにプリチャージノード１１２
の電位Ｖ１１２は電源電位Ｖｃｃまでプリチャージされ
ている。次いで制御信号φ１がＨレベルになると、トラ
ンジスタ１１８はオフになるが、トランジスタ１２０も
またオフ状態にあるので、プリチャージノード１１２の
電位Ｖ１１２は電源電位Ｖｃｃのまま維持される。
【００２５】ここで、Ｌレベルの入力データＤＱとして
図２（ｅ）に示されるように、接地電位Ｖｓｓよりもト
ランジスタ１２０のしきい電圧以上に低い負の電位（た
とえば約−２Ｖ）が与えられると、トランジスタ１２０
のゲート電位が出力ノード１０５の電位よりもそのしき
い電圧以上に高くなるので、トランジスタ１２０はオン
になる。そのため、図２（ｆ）に示されるようにプリチ
ャージノード１１２の電位Ｖ１１２は電源電位Ｖｃｃか
ら急速に低下する。このようにプリチャージノード１１
２の電位Ｖ１１２が急速に低下すると、キャパシタ１１
４のカップリングによって図２（ｇ）に示されるように
ゲートノード１１０の電位Ｖ１１０もまた電源電位Ｖｓ
ｓ（０Ｖ）から急速に低下する。したがって、たとえ出
力ノード１０５の電位が接地電位Ｖｓｓよりもトランジ
スタ１０６のしきい電圧以上に低下しても、トランジス
タ１０６のゲート電位（ゲートノード１１０の電位Ｖ１
１０）もまた同様に低下するので、トランジスタ１０６
のゲート電位がそのソース電位よりもしきい電圧以上に
高くなることはない。そのため、このトランジスタ１０
６がライトモードにおいてオンになることはない。
図２（ｅ）に示されるように、接地電位Ｖｓｓよりもト
ランジスタ１２０のしきい電圧以上に低い負の電位（た
とえば約−２Ｖ）が与えられると、トランジスタ１２０
のゲート電位が出力ノード１０５の電位よりもそのしき
い電圧以上に高くなるので、トランジスタ１２０はオン
になる。そのため、図２（ｆ）に示されるようにプリチ
ャージノード１１２の電位Ｖ１１２は電源電位Ｖｃｃか
ら急速に低下する。このようにプリチャージノード１１
２の電位Ｖ１１２が急速に低下すると、キャパシタ１１
４のカップリングによって図２（ｇ）に示されるように
ゲートノード１１０の電位Ｖ１１０もまた電源電位Ｖｓ
ｓ（０Ｖ）から急速に低下する。したがって、たとえ出
力ノード１０５の電位が接地電位Ｖｓｓよりもトランジ
スタ１０６のしきい電圧以上に低下しても、トランジス
タ１０６のゲート電位（ゲートノード１１０の電位Ｖ１
１０）もまた同様に低下するので、トランジスタ１０６
のゲート電位がそのソース電位よりもしきい電圧以上に
高くなることはない。そのため、このトランジスタ１０
６がライトモードにおいてオンになることはない。
【００２６】以上のようにこの実施の形態１によれば、
ライトモードにおいてたとえ出力ノード１０５の電位が
接地電位Ｖｓｓよりも低下したとしてもキャパシタ１１
４のカップリングによってトランジスタ１０６のゲート
電位が低下するので、トランジスタ１０６がオンになる
のが防止される。そのため、ライトモードにおいてトラ
ンジスタ１０６の基板内に電流が流れることはなく、安
定した基板電位が得られる。したがって、メモリセルに
おけるインジェクション不良が防止される。
ライトモードにおいてたとえ出力ノード１０５の電位が
接地電位Ｖｓｓよりも低下したとしてもキャパシタ１１
４のカップリングによってトランジスタ１０６のゲート
電位が低下するので、トランジスタ１０６がオンになる
のが防止される。そのため、ライトモードにおいてトラ
ンジスタ１０６の基板内に電流が流れることはなく、安
定した基板電位が得られる。したがって、メモリセルに
おけるインジェクション不良が防止される。
【００２７】［実施の形態２］図３は、この発明の実施
の形態２による出力回路の構成を示す回路図である。図
３を参照して、この出力回路の出力ノード１０５もまた
図１の出力回路０と同様にデータ入出力端子３０に接続
される。したがって、この出力回路もまたリードモード
においてメモリセルアレイからのデータを入出力端子３
０を介して出力する。この出力回路は、ｎチャネルＭＯ
Ｓトランジスタ１０６および１０８に加えて、インバー
タ１１６およびｐチャネルＭＯＳトランジスタ１２２を
含む。インバータ１１６はライトイネーブル信号／ＷＥ
に応答して制御信号φ１を生成する。トランジスタ１２
２のソースは電源ノード１０２に接続され、そのドレイ
ンはトランジスタ１０６のドレインに接続され、そのゲ
ートは制御信号φ１を受ける。したがって、トランジス
タ１０６の電源側に挿入されたこのトランジスタ１２２
は、ライトモード中はオフ状態にある。
の形態２による出力回路の構成を示す回路図である。図
３を参照して、この出力回路の出力ノード１０５もまた
図１の出力回路０と同様にデータ入出力端子３０に接続
される。したがって、この出力回路もまたリードモード
においてメモリセルアレイからのデータを入出力端子３
０を介して出力する。この出力回路は、ｎチャネルＭＯ
Ｓトランジスタ１０６および１０８に加えて、インバー
タ１１６およびｐチャネルＭＯＳトランジスタ１２２を
含む。インバータ１１６はライトイネーブル信号／ＷＥ
に応答して制御信号φ１を生成する。トランジスタ１２
２のソースは電源ノード１０２に接続され、そのドレイ
ンはトランジスタ１０６のドレインに接続され、そのゲ
ートは制御信号φ１を受ける。したがって、トランジス
タ１０６の電源側に挿入されたこのトランジスタ１２２
は、ライトモード中はオフ状態にある。
【００２８】次に、この出力回路の動作を図４のタイミ
ング図を参照して説明する。ライトモードにおいては、
図４（ｃ）に示されるようにライトイネーブル信号／Ｗ
ＥがＨレベルからＬレベルに立下がる。そのため、図４
（ｅ）に示されるように制御信号φ１がＬレベルからＨ
レベルに立上がり、このＨレベルの制御信号φ１に応答
してトランジスタ１２２はオフになる。したがって、ト
ランジスタ１０６のドレインは電気的にフローティング
状態となる。
ング図を参照して説明する。ライトモードにおいては、
図４（ｃ）に示されるようにライトイネーブル信号／Ｗ
ＥがＨレベルからＬレベルに立下がる。そのため、図４
（ｅ）に示されるように制御信号φ１がＬレベルからＨ
レベルに立上がり、このＨレベルの制御信号φ１に応答
してトランジスタ１２２はオフになる。したがって、ト
ランジスタ１０６のドレインは電気的にフローティング
状態となる。
【００２９】上述したようにライトモードでは、接地電
位Ｖｓｓがトランジスタ１０６および１０８のゲートに
与えられるので、トランジスタ１０６および１０８はと
もにオフ状態にある。ここで、もしも出力ノード１０５
の電位が接地電位Ｖｓｓよりもトランジスタ１０６のし
きい電圧以上に低くなると、トランジスタ１０６がオン
になるが、トランジスタ１０６のドレインは電源ノード
１０２から切り離されているので、トランジスタ１０６
中に電流が流れることがない。
位Ｖｓｓがトランジスタ１０６および１０８のゲートに
与えられるので、トランジスタ１０６および１０８はと
もにオフ状態にある。ここで、もしも出力ノード１０５
の電位が接地電位Ｖｓｓよりもトランジスタ１０６のし
きい電圧以上に低くなると、トランジスタ１０６がオン
になるが、トランジスタ１０６のドレインは電源ノード
１０２から切り離されているので、トランジスタ１０６
中に電流が流れることがない。
【００３０】このトランジスタ１２２はｐチャネル型で
なければならず、ｎチャネル型であってはならない。も
しもこのトランジスタ１２２がｎチャネル型であるなら
ば、ライトモードにおいてＬレベルのライトイネーブル
信号／ＷＥが直接的にそのｎチャネルＭＯＳトランジス
タのゲートに与えられると、そのｎチャネルＭＯＳトラ
ンジスタはオフになる。しかしながら、もしも出力ノー
ド１０５の電位が低下し、それによりトランジスタ１０
６がオンになると、そのｎチャネルＭＯＳトランジスタ
のソース電位もまた同様に低下する。そのｎチャネルＭ
ＯＳトランジスタのゲートには接地電位Ｖｓｓが与えら
れているので、そのｎチャネルＭＯＳトランジスタもま
たオンになる。そのため、そのｎチャネルＭＯＳトラン
ジスタを介してトランジスタ１０６中に電流が流れるこ
とになるからである。このようにトランジスタ１２２に
ｎチャネルＭＯＳトランジスタを採用した場合は、この
ｎチャネルＭＯＳトランジスタがライトモードにおいて
オンしないように、さらなる回路を追加する必要があ
る。そのため、出力回路の構成が複雑になるという問題
が生じ得る。
なければならず、ｎチャネル型であってはならない。も
しもこのトランジスタ１２２がｎチャネル型であるなら
ば、ライトモードにおいてＬレベルのライトイネーブル
信号／ＷＥが直接的にそのｎチャネルＭＯＳトランジス
タのゲートに与えられると、そのｎチャネルＭＯＳトラ
ンジスタはオフになる。しかしながら、もしも出力ノー
ド１０５の電位が低下し、それによりトランジスタ１０
６がオンになると、そのｎチャネルＭＯＳトランジスタ
のソース電位もまた同様に低下する。そのｎチャネルＭ
ＯＳトランジスタのゲートには接地電位Ｖｓｓが与えら
れているので、そのｎチャネルＭＯＳトランジスタもま
たオンになる。そのため、そのｎチャネルＭＯＳトラン
ジスタを介してトランジスタ１０６中に電流が流れるこ
とになるからである。このようにトランジスタ１２２に
ｎチャネルＭＯＳトランジスタを採用した場合は、この
ｎチャネルＭＯＳトランジスタがライトモードにおいて
オンしないように、さらなる回路を追加する必要があ
る。そのため、出力回路の構成が複雑になるという問題
が生じ得る。
【００３１】他方、リードモードにおいてはライトイネ
ーブル信号／ＷＥがＨレベルのまま維持されるので、ト
ランジスタ１２２はＬレベルの制御信号φ１に応答して
オン状態にある。したがって、トランジスタ１０６のド
レインには電源電位Ｖｃｃが供給されるので、この出力
回路は図７に示された従来の出力回路１と同様に通常ど
おりリード動作を行なうことができる。
ーブル信号／ＷＥがＨレベルのまま維持されるので、ト
ランジスタ１２２はＬレベルの制御信号φ１に応答して
オン状態にある。したがって、トランジスタ１０６のド
レインには電源電位Ｖｃｃが供給されるので、この出力
回路は図７に示された従来の出力回路１と同様に通常ど
おりリード動作を行なうことができる。
【００３２】以上のようにこの発明の実施の形態２によ
れば、ライトモード中はオフ状態にあるｐチャネルＭＯ
Ｓトランジスタ１２２がトランジスタ１０６の電源側に
挿入されているため、ライトモードにおいてたとえ出力
ノード１０５の電位が低下してもトランジスタ１０６の
基板中に電流は流れることはなく、安定した基板電位が
得られる。したがって、この出力回路はメモリセルのイ
ンジェクション不良を防止することができる。また、ｎ
チャネルＭＯＳトランジスタではなく、ｐチャネルＭＯ
Ｓトランジスタが用いられているため、このようにイン
ジェクション不良を防止することができる出力回路を簡
単な構成で実現することができる。
れば、ライトモード中はオフ状態にあるｐチャネルＭＯ
Ｓトランジスタ１２２がトランジスタ１０６の電源側に
挿入されているため、ライトモードにおいてたとえ出力
ノード１０５の電位が低下してもトランジスタ１０６の
基板中に電流は流れることはなく、安定した基板電位が
得られる。したがって、この出力回路はメモリセルのイ
ンジェクション不良を防止することができる。また、ｎ
チャネルＭＯＳトランジスタではなく、ｐチャネルＭＯ
Ｓトランジスタが用いられているため、このようにイン
ジェクション不良を防止することができる出力回路を簡
単な構成で実現することができる。
【００３３】［実施の形態３］図５は、この発明の実施
の形態３による出力回路の構成を示す回路図である。図
５を参照して、この実施の形態３においては、上述した
実施の形態２のライトイネーブル信号／ＷＥの代わり
に、出力イネーブル信号ＯＥＭがインバータ１２４を介
してｐチャネルＭＯＳトランジスタ１２２のゲートに与
えられる。したがって、このトランジスタ１２２はリー
ドモード（データ出力モード）以外の間はオフ状態にあ
る。
の形態３による出力回路の構成を示す回路図である。図
５を参照して、この実施の形態３においては、上述した
実施の形態２のライトイネーブル信号／ＷＥの代わり
に、出力イネーブル信号ＯＥＭがインバータ１２４を介
してｐチャネルＭＯＳトランジスタ１２２のゲートに与
えられる。したがって、このトランジスタ１２２はリー
ドモード（データ出力モード）以外の間はオフ状態にあ
る。
【００３４】次に、この出力回路の動作を図６のタイミ
ング図を参照して説明する。まずライトモードにおいて
は、図６（ｄ）に示されるように出力イネーブル信号Ｏ
ＥＭはＬレベルのまま維持される。この出力イネーブル
信号ＯＥＭはリードモードにおいてＬレベルからＨレベ
ルに立上がるが、リードモード以外（ライトモードを含
む）の間はＬレベルのまま維持される。したがって、リ
ードモード以外においてはトランジスタ１２２はオフ状
態にある。したがって、上述した実施の形態２と同様
に、トランジスタ１０６のドレインは電気的にフローテ
ィング状態にあるので、たとえ出力ノード１０５の電位
が接地電位Ｖｓｓよりも低下し、それによりトランジス
タ１０６がオンになったとしても、トランジスタ１０６
中に電流が流れることはない。
ング図を参照して説明する。まずライトモードにおいて
は、図６（ｄ）に示されるように出力イネーブル信号Ｏ
ＥＭはＬレベルのまま維持される。この出力イネーブル
信号ＯＥＭはリードモードにおいてＬレベルからＨレベ
ルに立上がるが、リードモード以外（ライトモードを含
む）の間はＬレベルのまま維持される。したがって、リ
ードモード以外においてはトランジスタ１２２はオフ状
態にある。したがって、上述した実施の形態２と同様
に、トランジスタ１０６のドレインは電気的にフローテ
ィング状態にあるので、たとえ出力ノード１０５の電位
が接地電位Ｖｓｓよりも低下し、それによりトランジス
タ１０６がオンになったとしても、トランジスタ１０６
中に電流が流れることはない。
【００３５】このようにライトイネーブル信号／ＷＥの
代わりに出力イネーブル信号ＯＥＭを用いてトランジス
タ１２２を制御してもよく、要するにこのトランジスタ
１２２が少なくともライトモード（データ入力モード）
中にオフ状態にあればよい。
代わりに出力イネーブル信号ＯＥＭを用いてトランジス
タ１２２を制御してもよく、要するにこのトランジスタ
１２２が少なくともライトモード（データ入力モード）
中にオフ状態にあればよい。
【００３６】他方、リードモードにおいては出力イネー
ブル信号ＯＥＭがＨレベルになるので、トランジスタ１
２２がオン状態にある。そのため、この出力回路は通常
どおりリード動作を行なうことができる。
ブル信号ＯＥＭがＨレベルになるので、トランジスタ１
２２がオン状態にある。そのため、この出力回路は通常
どおりリード動作を行なうことができる。
【００３７】以上のようにこの発明の実施の形態３によ
れば、リードモード以外はオフ状態にあるトランジスタ
１２２がトランジスタ１０６の電源側に挿入されている
ため、ライトモードにおいてたとえ出力ノード１０５の
電位が接地電位Ｖｓｓよりも低下してもトランジスタ１
６０に電流が流れることはない。そのため、トランジス
タ１０６の基板中に電流が流れることはなく、安定した
基板電位が得られる。したがって、この出力回路はメモ
リセルのインジェクション不良を防止することができ
る。また、トランジスタ１２２にはｎチャネルＭＯＳト
ランジスタ手はなくｐチャネルＭＯＳトランジスタが用
いられているため、上述した実施の形態２と同様にイン
ジェクション不良を防止することができる出力回路を簡
単な回路で実現することができる。
れば、リードモード以外はオフ状態にあるトランジスタ
１２２がトランジスタ１０６の電源側に挿入されている
ため、ライトモードにおいてたとえ出力ノード１０５の
電位が接地電位Ｖｓｓよりも低下してもトランジスタ１
６０に電流が流れることはない。そのため、トランジス
タ１０６の基板中に電流が流れることはなく、安定した
基板電位が得られる。したがって、この出力回路はメモ
リセルのインジェクション不良を防止することができ
る。また、トランジスタ１２２にはｎチャネルＭＯＳト
ランジスタ手はなくｐチャネルＭＯＳトランジスタが用
いられているため、上述した実施の形態２と同様にイン
ジェクション不良を防止することができる出力回路を簡
単な回路で実現することができる。
【００３８】以上、この発明の実施の形態を詳述した
が、この発明の範囲は上述した実施の形態によって限定
されるものではなく、この発明はその趣旨を逸脱しない
範囲内で当業者の種々の改良、修正、変形などを加えた
形態で実施し得るものである。
が、この発明の範囲は上述した実施の形態によって限定
されるものではなく、この発明はその趣旨を逸脱しない
範囲内で当業者の種々の改良、修正、変形などを加えた
形態で実施し得るものである。
【図１】 この発明の実施の形態１による出力回路を含
むＤＲＡＭの構成を部分的に示すブロック図である。
むＤＲＡＭの構成を部分的に示すブロック図である。
【図２】 図１の出力回路のライトモードにおける動作
を示すタイミング図である。
を示すタイミング図である。
【図３】 この発明の実施の形態２による出力回路の構
成を示す回路図である。
成を示す回路図である。
【図４】 図３の出力回路のライトモードにおける動作
を示すタイミング図である。
を示すタイミング図である。
【図５】 この発明の実施の形態３による出力回路の構
成を示す回路図である。
成を示す回路図である。
【図６】 図５の出力回路のライトモードにおける動作
を示すタイミング図である。
を示すタイミング図である。
【図７】 従来の出力回路を含むＤＲＡＭの構成を部分
的に示すブロック図である。
的に示すブロック図である。
１０ 出力回路、２０ 入力回路、３０ データ入出力
端子、１０２ 電源ノード、１０４ 接地ノード、１０
６，１０８，１２０ ｎチャネルＭＯＳトランジスタ、
１１４ キャパシタ、１１８，１２２ ｐチャネルＭＯ
Ｓトランジスタ、Ｖｃｃ 電源電位、Ｖｓｓ 接地電
位、ＤＯ１，ＤＯ２ 出力データ信号、／ＷＥ ライト
イネーブル信号、ＯＥＭ 出力イネーブル信号。
端子、１０２ 電源ノード、１０４ 接地ノード、１０
６，１０８，１２０ ｎチャネルＭＯＳトランジスタ、
１１４ キャパシタ、１１８，１２２ ｐチャネルＭＯ
Ｓトランジスタ、Ｖｃｃ 電源電位、Ｖｓｓ 接地電
位、ＤＯ１，ＤＯ２ 出力データ信号、／ＷＥ ライト
イネーブル信号、ＯＥＭ 出力イネーブル信号。
Claims (6)
- 【請求項１】 入出力端子と、前記入出力端子に接続さ
れかつデータ入力モードにおいて外部データを前記入出
力端子を介して入力するための入力回路とを含む半導体
集積回路装置において用いられ、前記入出力端子に接続
されかつデータ出力モードにおいて内部データを前記入
出力端子を介して出力するための出力回路であって、 電源ノードと前記入出力端子との間に接続され、前記デ
ータ出力モードでは第１の出力データ信号を受け前記デ
ータ入力モードでは接地電位を受けるゲートを有する第
１のｎチャネルＭＯＳトランジスタと、 前記入出力端子と接地ノードとの間に接続され、前記デ
ータ出力モードでは前記第１の出力データ信号と相補的
な第２の出力データ信号を受け前記データ入力モードで
は接地電位を受けるゲートを有する第２のｎチャネルＭ
ＯＳトランジスタと、 少なくとも前記データ入力モードにおいて前記第１のｎ
チャネルＭＯＳトランジスタのソース電位が接地電位よ
りも低下すると前記第１のｎチャネルトランジスタのゲ
ート電位をそのソース電位の低下に追従させる制御手段
とを備えた出力回路。 - 【請求項２】 前記制御手段は、 前記第１のｎチャネルＭＯＳトランジスタのゲートに結
合された一方電極を有するキャパシタと、 少なくとも前記データ入力モードにおいて前記第１のｎ
チャネルＭＯＳトランジスタのソース電位が接地電位よ
りも低下すると前記キャパシタの他方電極の電位をその
ソース電位の変動と同様に変動させる電位変動手段とを
含むことを特徴とする請求項１に記載の出力回路。 - 【請求項３】 前記半導体集積回路装置はダイナミック
ランダムアクセスメモリであり、 前記電位変動手段は、 不活性のライトイネーブル信号に応答して前記キャパシ
タの他方電極を予め定められた電位までプリチャージす
るプリチャージ手段と、 前記キャパシタの他方電極と前記第１のｎチャネルＭＯ
Ｓトランジスタのソースとの間に接続され、接地電位を
受けるゲートを有する第３のｎチャネルＭＯＳトランジ
スタとを含むことを特徴とする請求項２に記載の出力回
路。 - 【請求項４】 入出力端子と、前記入出力端子に接続さ
れかつデータ入力モードにおいて外部データを前記入出
力端子を介して入力するための入力回路とを含む半導体
集積回路装置において用いられ、前記入出力端子に接続
されかつデータ出力モードにおいて内部データを前記入
出力端子を介して出力するための出力回路であって、 前記入出力端子に接続されたソースと、前記データ出力
モードでは第１の出力データ信号を受け、前記データ入
力モードでは接地電位を受けるゲートとを有する第１の
ｎチャネルＭＯＳトランジスタと、 前記入出力端子と接地ノードとの間に接続され、前記デ
ータ出力モードでは前記第１の出力データ信号と相補的
な第２の出力データ信号を受け前記データ入力モードで
は接地電位を受けるゲートを有する第２のｎチャネルＭ
ＯＳトランジスタと、 電源ノードと前記第１のｎチャネルＭＯＳトランジスタ
のドレインとの間に接続され、少なくとも前記データ入
力モード中はオフ状態にあるｐチャネルＭＯＳトランジ
スタとを備えた出力回路。 - 【請求項５】 前記半導体集積回路装置はダイナミック
ランダムアクセスメモリであり、 前記ｐチャネルＭＯＳトランジスタは活性状態のライト
イネーブル信号に応答してオフになることを特徴とする
請求項４に記載の出力回路。 - 【請求項６】 前記半導体集積回路装置はダイナミック
ランダムアクセスメモリであり、 前記ｐチャネルＭＯＳトランジスタは不活性状態の出力
イネーブル信号に応答してオフになることを特徴とする
請求項４に記載の出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204591A JPH0955086A (ja) | 1995-08-10 | 1995-08-10 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7204591A JPH0955086A (ja) | 1995-08-10 | 1995-08-10 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0955086A true JPH0955086A (ja) | 1997-02-25 |
Family
ID=16493010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7204591A Withdrawn JPH0955086A (ja) | 1995-08-10 | 1995-08-10 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0955086A (ja) |
-
1995
- 1995-08-10 JP JP7204591A patent/JPH0955086A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5302870A (en) | Apparatus for providing multi-level potentials at a sense node | |
| EP0173980A2 (en) | Semiconductor integrated circuit device | |
| KR100236815B1 (ko) | 부하 변동에 대해 출력 레벨을 안정하게 유지할 수 있는 내부 전원 회로를 구비한 반도체 집적 회로 장치 | |
| KR100452322B1 (ko) | 반도체 메모리 장치의 전원전압 공급 방법 및 셀 어레이전원전압 공급회로 | |
| JPH1064261A (ja) | 半導体集積回路 | |
| US8036058B2 (en) | Symmetrically operating single-ended input buffer devices and methods | |
| JP2786572B2 (ja) | ビット線の電圧スイングが制限された半導体メモリ用センス回路 | |
| US6292413B1 (en) | Semiconductor device, semiconductor memory device and semiconductor integrated circuit device | |
| KR0140175B1 (ko) | 반도체 메모리 장치의 센스앰프 회로 | |
| JP4260469B2 (ja) | 半導体記憶装置 | |
| US4734889A (en) | Semiconductor memory | |
| JP3308572B2 (ja) | 半導体装置 | |
| KR100295301B1 (ko) | 데이터비트의파괴없이입/출력마스킹기능을갖는반도체메모리장치 | |
| US6469925B1 (en) | Memory cell with improved retention time | |
| KR0154755B1 (ko) | 가변플레이트전압 발생회로를 구비하는 반도체 메모리장치 | |
| JP2937719B2 (ja) | 半導体記憶装置 | |
| US5274592A (en) | Semiconductor integrated circuit device for high-speed transmission of data and for improving reliability of transfer transistor, applicable to DRAM with voltage-raised word lines | |
| US6934204B2 (en) | Semiconductor device with reduced terminal input capacitance | |
| JP3478917B2 (ja) | センスアンプ回路 | |
| JPH08297972A (ja) | ダイナミック形半導体記憶装置 | |
| US6091290A (en) | Semiconductor integrated circuit | |
| JP3212622B2 (ja) | 半導体集積回路装置 | |
| KR0170518B1 (ko) | 승압 전원을 사용하는 디램 장치의 전원 공급 회로 | |
| JPH0955086A (ja) | 出力回路 | |
| KR960006381B1 (ko) | 반도체 메모리 장치의 비트라인 센스 증폭회로 및 그 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20021105 |