CN1615527A - 半导体集成电路 - Google Patents

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Abstract

一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含位线(b1和b1b)、字线(w1_n)、以及存储单元(20)。此存储单元包含其栅电极与字线连接的MOS晶体管(M1和M2)。根据MOS晶体管的一个源/漏电极是与源线(cs)连接还是被浮置而进行信息储存。在对存储单元存取操作的预定期间之外的其它期间中，使构成存储单元的MOS晶体管的源/漏电极之间的电位差为0。因此，防止了亚阈值漏电流在待机时通过存储单元。在存取操作中的预定期间中，在MOS晶体管的源/漏电极之间产生电位差。因此，位线电位能够由于字线的选择而变化。

Description

半导体集成电路
技术领域
本发明涉及到具有非易失存储器的半导体集成电路。更确切地说是涉及到提高非易失存储器的速度和降低其功耗方面的改进并能够应用于微计算机和系统LSI等的一种技术。
背景技术
日本未经审查的专利申请No.Hei 1(1989)-100797、日本未经审查的专利申请No.Hei 2(1990)-14495、以及日本未经审查的专利申请No.Hei 10(1998)-320993，公开了一些ROM(只读存储器)。这些ROM被构造成二个晶体管构造的存储单元被提供在位线之间，且互补输出被“读出”到互补位线。
日本未经审查的专利申请No.Hei 10(1998)-64292公开了一种ROM，其中在初始状态(待机状态)中，使位线对成为电路的接地电压。日本未经审查的专利申请No.Hei 11(1999)-16384公开了一种掩模ROM，其中存储单元晶体管的源电极被连接到电路的接地电压，且为存储单元晶体管的位线提供下拉电路。
日本未经审查的专利申请No.Hei 7(1995)-78489公开了一种掩模ROM，其中与存储单元晶体管的接触(ROM眼)被形成在存储单元晶体管与源线之间。
日本未经审查的专利申请No.2000-012707公开了一种ROM，其中存储单元的密度被提高了。这一提高是借助于形成MOS半导体器件的ROM而实现的。它们接收存储单元的漏之间(场氧化膜)区域中存储单元的源电位(电路的接地电压)，以便隔离存储单元之间的数据。
本发明人考虑了配备有ROM和诸如CPU等且利用储存在ROM中的信息的逻辑电路的诸如微计算机或系统LSI的半导体集成电路的性能。结果，本发明人发现，在提高半导体集成电路的工作性能方面，下列情况是有用的：在ROM中达到适合于CPU运行速度的存取速率，以及降低ROM的功耗，使可用于整个半导体集成电路的大部分功率能够被分配给逻辑电路。由于逻辑电路的速度和封装密度的提高，工作电压趋向于降低。与此相关，从成本等的观点看，芯片上ROM被要求工作于逻辑电路那样的低电压电源。采用降低了的工作电源，亚阈值漏电流造成的无用功耗的增大就成了问题。此外，在存储器存取过程中，难以在通过大量未被选择的存储单元的亚阈值漏电流与通过被选择要存取的存储单元的电流之间进行区分。结果，存储器工作的可靠性以及借以进行的数据处理工作的可靠性都将丧失。
发明内容
本发明的目的是提供一种半导体集成电路，其中，即使芯片上非易失存储器的工作电源电压被降低，也能够对非易失存储器的读出操作实现稳定、加速、以及功耗降低。
本发明的另一目的是提供一种半导体集成电路，其中，即使芯片上非易失存储器以及芯片上逻辑电路的工作电源电压被降低，也能够在ROM中达到适合于逻辑电路工作速度的存取速率，且其中，能够降低ROM的功耗，使可用于整个半导体集成电路的大部分功率能够被分配给逻辑电路。
从本说明书中的下列描述和附图中，本发明的这些和其它目的和新颖特点将显而易见。
[1]《亚阈值漏电流的降低》根据本发明的半导体集成电路在半导体衬底上具有非易失存储器和利用存储在此非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含位线、字线、以及存储单元。存储单元包含其栅电极与字线连接的MOS晶体管。然后，根据MOS晶体管的一个源/漏电极是与电流通路连接还是被浮置而进行信息储存。此集成电路包含如下工作的控制电路：在存储单元存取操作中的预定期间中，控制电路在MOS晶体管的源/漏电极之间产生电位差。在预定期间之外的其它期间中，控制电路使MOS晶体管源/漏电极之间的电位差为0。如上所述，在存储单元存取操作中的预定期间之外的其它期间中，构成存储单元的MOS晶体管的源/漏电极之间的电位差被变成0。因此，此时亚阈值漏电流不通过存储单元。在存取操作中的预定期间中，在MOS晶体管的源/漏电极之间产生电位差，从而借助于字线选择能够改变位线的电位。结果，就能够降低待机时存储器阵列处消耗的无用功率，这对半导体集成电路功耗的降低有贡献。
在本说明书中，MOS晶体管被定义为绝缘栅场效应晶体管的通称。对于这种晶体管，源电极和漏电极是相对概念，决定于施加到其上的电压电平。当被统称时，被描述为“源/漏电极”。
一个优选实施方案被构造如下：电位差在MOS晶体管的源/漏电极之间被产生的时刻，与进行字线选择的时刻一致，或在其之后。当在MOS晶体管的源/漏电极之间产生电位差时，亚阈值电流准备好通过各个存储单元中的MOS晶体管。但如上所述，产生电位差的时间与进行字线选择的时间一致或延迟。于是，由于电位差的产生而通过的亚阈值漏电流与通过被选择的存储单元的电流之间的差别，被相对地提高。结果，就能够消除难以在亚阈值漏电流与信息电流之间进行区分的可能性。此亚阈值漏电流通过大量未被选择来存取的存储单元，而信息电流通过被选择来存取的存储单元。这确保了半导体集成电路中非易失存储器的存储操作以及借此进行的逻辑电路的数据处理操作的可靠性。
非易失存储器和逻辑电路采用例如公共电源电压作为其工作电源电压。当工作电源电压随着逻辑电路的加速和器件的小型化而被降低时，芯片上非易失存储器也被要求工作于与逻辑电路相同的低电压电源。考虑到这一点，前述情况具有下列优点：在非易失存储器中由于低电压电源而变得明显的亚阈值漏电流造成的无用功耗，被降低了。因此，大部分可用于整个半导体集成电路的功率，能够被分配给逻辑电路。从能够在逻辑电路中消耗的功率数量的观点看，能够提高逻辑电路的处理功率。于是，根据本发明的半导体集成电路可以被有效地应用于例如采用电池功率的数据处理系统。
《位线负载的均匀化》除了上述方法之外，本发明的另一优选实施方案可以采用下列结构：根据位线相对一侧上的一个源/漏电极是否与预定的信号线连接，来确定MOS晶体管是与电流通路连接还是浮置。于是，任何存储单元中的MOS晶体管与位线连接。这有助于使这些位线中一个位线的负载(位线负载)均匀。在读出操作的稳定和加速方面，这是有用的。
《虚拟MOS分隔结构》除了上述方法之外，本发明的另一优选实施方案可以采用下列结构：分别包含在沿位线排列的多个存储单元中的MOS晶体管被形成在公共阱中。然后，MOS晶体管之间的公共漏等被其栅电极被馈以截止电位的虚拟MOS晶体管电学上分隔开。若采用如同分隔诸如扩散层之类的半导体区的这种结构来电学上分隔存储单元的MOS晶体管，则必须在各个存储单元之间确保隔离区。这导致芯片占据面积因而增大。而且，若每个多个信息储存MOS晶体管安排隔离区，则字线间距与多个信息储存MOS晶体管的排列不匹配。在最小布线间距被设定为小于光波长的情况下，相位偏移技术被用于掩模图形产生过程中。在此情况下，提供具有规则性的图形有助于使图形均匀。考虑到这一点，若信息储存MOS晶体管的栅电极的布局间距不规则，则难以使其图形均匀。结果，器件的小型化亦即图形的小型化受到阻碍。根据上述方法，信息储存MOS晶体管的栅电极和虚拟MOS晶体管的栅电极能够被规则地布局。因此，上述方法有助于使其图形均匀。
《互补位线结构》除了上述方法之外，本发明的另一优选实施方案可以采用下列存储单元结构：为各个存储单元制备二个MOS晶体管，且二个MOS晶体管的另一源/漏电极与构成互补位线的各个位线连接。同时，其栅电极与公共字线连接。互补位线结构用于读出系统带来了下列优点：即使信号幅度由于低电压工作而被降低，也能够用微分放大之类来稳定和加速储存的信息的读出及其逻辑值的判断。例如，对互补位线之间的电位差进行放大的放大器能够被用于微分放大。
[2]《互补位线结构与位线负载的均匀化》基于互补位线结构和位线负载均匀化的观点的根据本发明的半导体集成电路如下构成：半导体集成电路在一个半导体衬底上具有非易失存储器和利用存储在此非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含存储单元、字线、互补位线、以及与互补位线连接的微分放大器。存储单元包含其栅电极与同一个字线连接的一对MOS晶体管。二个MOS晶体管各自的一个源/漏电极与互补位线的相应位线分别连接。一个MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接，而另一MOS晶体管的另一源/漏电极被浮置。
此非易失存储器和逻辑电路可以采用公共电源电压作为其工作电源电压。
[3]《互补位线结构与亚阈值泄漏的降低》基于互补位线结构和亚阈值泄漏降低的观点的根据本发明的半导体集成电路如下构成：半导体集成电路在一个半导体衬底上具有非易失存储器和利用存储在此非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器包含存储单元、字线、互补位线、以及与互补位线连接的微分放大器。存储单元包含其栅电极与同一个字线连接的一对MOS晶体管。一个MOS晶体管的源/漏电极与位线和馈以预定电压的电压信号线连接。另一个MOS晶体管的源/漏电极相对于位线或电压信号线被浮置。在存储单元存取操作的预定期间中，电压被施加到电压信号线，此电压在其与位线之间产生电位差。在预定期间之外的其它期间中，使电压信号线与位线之间的电位差为0的电压被施加。
作为本发明的优选实施方案，非易失存储器和逻辑电路可以采用公共电源电压作为其工作电源电压。
本发明的另一实施方案可以如下构成：在存取操作中预定期间之外的其它期间中，使电压信号线和互补位线成为电源电压。在预定期间中，电压信号线被放电到电路的接地电压。可以采用相反的构造。亦即，在预定期间之外的其它期间中，电压信号线和互补位线可以被放电；而在预定期间中，位线可以被充电到电源电压。但在此情况下，需要比较长的时间来将位线充电到能够进行操作的电平。
在本发明的另一优选实施方案中，下列构造是优选的：在预定期间中将电压信号线放电到电路的接地电压的时刻应该与存储单元通过字线被选择的时刻一致或延迟。
[4]《互补位线结构与虚拟MOS分隔结构》基于互补位线结构和虚拟MOS分隔结构的观点的根据本发明的半导体集成电路如下构成：半导体集成电路在一个半导体衬底上具有非易失存储器和利用存储在此非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压。非易失存储器包含存储单元、字线、互补位线、以及与互补位线连接的微分放大器。存储单元包含其栅电极与同一个字线连接的一对MOS晶体管。一个MOS晶体管的源/漏电极与位线和馈以预定电压的电压信号线连接。另一个MOS晶体管的源/漏电极相对于位线或电压信号线被浮置。分别包含在沿位线排列的多个存储单元中的MOS晶体管，被形成在公共阱中。然后，这些晶体管被其栅电极馈以截止电位的虚拟MOS晶体管电学上分隔开。
[5]《位线负载的均匀化和虚拟MOS分隔结构》基于位线负载均匀化和虚拟MOS分隔结构的观点的根据本发明的半导体集成电路如下构成：半导体集成电路在一个半导体衬底上具有非易失存储器和利用存储在此非易失存储器中的信息来执行逻辑运算的逻辑电路。此非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压。非易失存储器包含位线、字线、以及存储单元。存储单元包含其栅电极与字线连接的MOS晶体管。根据MOS晶体管的一个源/漏电极是与电流通路连接还是被浮置，来进行信息储存。根据位线相对一侧上的一个源/漏电极是否与预定的信号线连接，来确定MOS晶体管是与电流通路连接还是被浮置。分别包含在沿位线排列的多个存储单元中的MOS晶体管，被形成在公共阱中。然后，这些MOS晶体管被其栅电极馈以截止电位的虚拟MOS晶体管电学上分隔开。
[6]《互补位线结构与位线负载的均匀化》基于互补位线结构和位线负载的均匀化的观点的根据本发明另一优选实施方案的半导体集成电路如下构成：半导体集成电路包含非易失存储器。此非易失存储器包含互补位线、字线、与互补位线和字线连接的存储单元、以及与互补位线连接的微分放大器。存储单元包含第一MOS晶体管和第二MOS晶体管。第一MOS晶体管具有与互补位线的一个位线连接的一个源/漏电极以及与字线连接的栅电极。第二MOS晶体管具有与互补位线的另一个位线连接的一个源/漏电极以及与字线连接的栅电极。第一MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接。第二MOS晶体管的另一源/漏电极被浮置。
[7]《互补位线结构与亚阈值泄漏的降低》基于互补位线结构和亚阈值泄漏降低的观点的根据本发明另一优选实施方案的半导体集成电路如下构成：半导体集成电路包含非易失存储器。此非易失存储器包含互补位线、字线、与互补位线和字线连接的存储单元、以及与互补位线连接的微分放大器。存储单元包含第一MOS晶体管和第二MOS晶体管。第一MOS晶体管具有与互补位线的一个位线连接的一个源/漏电极以及与字线连接的栅电极。第二MOS晶体管具有与互补位线的另一个位线连接的一个源/漏电极以及与字线连接的栅电极。第一MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接。在存储单元存取操作中预定期间之外的期间中，使电压信号线与一个源/漏电极之间的电位差为0的电压，被施加到所述电压信号线。
[8]《互补位线结构与虚拟MOS分隔结构》基于互补位线结构和虚拟MOS分隔结构的观点的根据本发明另一优选实施方案的半导体集成电路如下构成：半导体集成电路包含非易失存储器。此非易失存储器包含互补位线、字线、与互补位线和字线连接的存储单元、以及与互补位线连接的微分放大器。存储单元包含第一MOS晶体管和第二MOS晶体管。第一MOS晶体管具有与互补位线的一个位线连接的一个源/漏电极以及与字线连接的栅电极。第二MOS晶体管具有与互补位线的另一个位线连接的一个源/漏电极以及与字线连接的栅电极。在各个存储单元中，第一MOS晶体管和第二MOS晶体管中的任何一个的另一源/漏电极与馈以预定电压的电压信号线连接。第三晶体管被形成在彼此邻近的第一MOS晶体管的另一源/漏电极之间，并共用它们之间的位线。第三晶体管被控制到截止状态中。第三晶体管构成虚拟MOS晶体管。
附图说明
图1是电路图，示出了根据本发明的半导体集成电路中ROM的主要部分。
图2是方框图，示出了根据本发明的半导体集成电路。
图3是方框图，示出了ROM的总体构造。
图4是定时图，示出了ROM的读出操作定时。
图5是解释图，示出了存储单元数据读出电流(Iread)与漏电流(Ilk)之间的关系。
图6是解释图，示出了在读出操作中被选择的存储单元和未被选择的存储单元的等效电路。
图7是特性曲线，示出了读出电流Iread和截止漏电流Ilk特性中Vcs节点电压与电流之间的关系。
图8是定时图，示出了字线选择定时与公共源线放电定时的关系。
图9是着眼于多晶硅布线层的存储单元平面布局图。
图10是着眼于金属布线层的存储单元平面布局图。
图11是电路图，示出了对应于图9和图10中平面布局的存储单元的电路连接。
图12是方框图，示出了其中应用了根据本发明的半导体集成电路的数据处理系统。
图13是电路图，示出了根据本发明的半导体集成电路中的ROM的另一离子的主要部分。
具体实施方式
图2示出了根据本发明的半导体集成电路。图中所示的半导体集成电路1被构造成微计算机或系统LSI。借助于用例如众所周知的CMOS集成电路制造技术在一个半导体芯片上制作下列部分而得到半导体集成电路1：中央处理器(CPU)2、RAM 3、ROM 4、总线控制器(BSC)5、以及外围电路6。但其构造不局限于此。CPU 2借助于获取指令并对获取的指令进行译码而执行计算和控制处理。RAM 3被用作工作区，即在CPU 2执行计算和控制处理时用来暂时储存数据的区域。ROM 4保存CPU 2的操作程序和参量数据，且存储在ROM4中的信息被CPU 2、外围电路6等使用。外围电路6包括A-D转换器、D-A转换器、计时器/计数器、输入/输出端口电路、以CPU 2的数字信号处理器(DSP)和ECC电路为典型的加速器、其它定制逻辑电路等。总线控制器5进行CPU数据获取和指令获取所需的外部总线存取和相似操作的控制。
半导体集成电路的工作电源电压对CPU 2、RAM 3、ROM 4、BCS 5是公共的，并具有例如1.2V的工作电源电压。外围电路也可以工作于相同的工作电源。若包括了要求特殊工作的高电压的诸如快速存储器之类的电路模块，则电路模块可以被馈以高电压工作功率。此高电压工作电源从外部得到，或借助于内部倍增电压而得到。CPU 2和ROM 4都工作于相同的低电压电源。当CPU 2与时钟信号同步高速工作时，ROM 4能够以稍后所述的那样以适应于此高速的高速工作。而且，虽然从存储单元读出的储存信息的信号幅度由于低电压电源而很小，但读出操作被稳定，且功耗被降低了。于是，ROM 4就具有对提高CPU 2的数据处理能力有贡献的构造。下面来详细地描述ROM 4。
图3是ROM 4的方框图。此ROM 4包含存储阵列11、行译码器12、列开关电路13、列译码器14、读出放大器单元15、以及定时控制器16。存储阵列11包含排列成矩阵图形等的多个存储单元。存储单元的选择端子与字线连接，而存储单元的数据端子与位线连接。行译码器12对通过地址总线ABUS馈送的行地址信号进行译码，并产生字线选择信号。列译码器14对通过地址总线ABUS馈送的列地址信号进行译码，并产生列选择信号。列开关电路13被馈以列选择信号，并选择有列地址信号指定的互补位线。存储在被字线选择信号选择的存储单元中的信息，通过被列选择信号选择的互补位线，被传输到互补全局位线。读出放大器单元15对传输到互补全局位线的读出信息进行放大，并将其输出到数据总线DBUS。定时控制器16被馈以通过控制总线CBUS馈送的存储器启动信号、读出信号、写入信号等，并产生内部存取定时信号。内部存取定时信号包括译码器12和14以及放大器单元15的启动定时信号。地址总线ABUS、数据总线DBUS、以及控制总线CBUS被构造成连接到CPU 2等的内部总线。
图1示出了ROM 4的主要部分。存储阵列11具有沿横向的多组互补位线b1和b1b，并具有沿纵向的多组字线w1_n-w1_n+3。各个存储单元20包含其栅电极与相应字线共连的第一MOS晶体管M1和第二MOS晶体管M2。MOS晶体管M1和M2的漏电极与互补位线b1和b1b连接。任一MOS晶体管M1或M2的源电极与公共源线cs连接，而另一个MOS晶体管的源电极被浮置。储存信息的逻辑值根据那个源电极与公共源线cs连接而被确定。如上所述，信息的储存是根据是否连接到位线b1和b1b相对一侧上的公共源线cs而进行的。利用这种构造，任何一个存储单元中的MOS晶体管M1和M2与位线b1和b1b连接。这有助于使从这些位线中的位线看到的负载(位线负载)均匀。在读出操作的稳定和加速方面，这是有用的。
在图1中，其上连接MOS晶体管M1和M2的源/漏的线L表示其中形成MOS晶体管M1和M2的诸如扩散区之类的杂质区。以电路图的形式示出了扩散层L通过接触与互补位线b1和b1b的连接方法。采用这种表示形式的理由如下：隔离MOS晶体管(也被简称为“虚拟MOS晶体管”)M3如何被形成在扩散层L中，也要以电路图的形式来表示。隔离MOS晶体管M3是将沿横向相邻的各个MOS晶体管彼此分隔开的虚拟MOS晶体管。稍后会描述其细节。
公共源线cs能够通过CMOS倒相器驱动器21被选择性地预充电和放电。互补位线b1和b1b能够通过预充电MOS晶体管M6被选择性地预充电。预充电的最终电平是电路的电源电压，而放电的最终电平是电路的接地电压Vss。预充电和放电的控制由相应的列选择信号ci来进行。在列未被选择的状态(ci＝LOW电平)下，预充电MOS晶体管M6和CMOS倒相器驱动器21执行预充电操作。进行控制，以便使位线b1和b1b与公共源线cs之间的电位差为0，且完成这一点时，就防止了亚阈值漏电流通过大量存储单元20中的MOS晶体管M1和M2。在列被选择的状态(ci＝HIGH电平)下，预充电MOS晶体管M6被截止，且CMOS倒相器驱动器21执行放电操作。电位差被产生在位线b1和b1b与公共源线cs之间。于是，位线b1或b1b能够根据存储单元20(其MOS晶体管M1或M2与公共源线cs连接)中的信息储存状态而被放电。
位线b1和b1b的电位状态通过构成列开关电路13的MOS晶体管M4被传输到互补全局位线gb1和gb1b。全局位线gb1和gb1b与微分读出放大器22、预充电和均衡电路23、以及输出锁存电路24连接。微分读出放大器22包含其上能够通过功率开关MOS晶体管M5馈送工作功率的CMOS静态锁存电路。sae是微分读出放大器22的启动控制信号。微分读出放大器22对从互补位线b1和b1b馈送到互补全局位线gb1和gb1b的互补信号进行微分放大。由于来自存储单元20的读出信号被微分放大，故即使信号幅度小，也实现了稳定而快速的读出操作。预充电和均衡电路23在读出操作开始之前对全局位线gb1和gb1b以及构成微分读出放大器22的n沟道MOS晶体管的公共源电极进行预充电。这一预充电被进行到微分读出放大器22工作所需的电平。(在此情况下，所需的电平是电源电压vdd)。epb是预充电和均衡电路23的操作控制信号。输出锁存电路24包含采用例如2输入NAND门的静态锁存器，并保持微分读出放大器23的输出。
图4示出了ROM 4读出操作定时的例子。时钟信号CLK确定了对ROM 4的存取周期。此时钟信号CLK是一种频率等于或等效于作为CPU 2运行参考的时钟信号的频率几分之一的高速时钟。此处，w1通常表示字线，而yes<n:0>通常表示诸如ci和cj的列选择信号。存取周期被定义为时钟信号CLK的一个周期，且从时刻t到时刻ti的周期被取为一个周期。在存取周期开始时，使地址信号有效(V)。在时刻t2，列选择操作开始，而在时间t3，字线选择操作开始。互补位线b1和b1b以及公共源线cs被预充电到电源电压Vdd，直至到达字线选择的时刻或刚刚在其后的时刻。在此期间中，亚阈值漏电流不通过存储单元中的MOS晶体管M1或M2。对互补位线b1和b1b的预充电操作与时刻t2同步被停止，并在时刻t2之后的时刻t3或稍后开始公共源线cs的放电。根据图1的构造，借助于用倒相器25使操作延迟，来得到从位线预充电操作停止到公共源线cs放电操作开始的延迟时间。但延迟时间的构成不局限于此。
由于位线预充电操作被停止以及公共源线cs被放电，就出现下列操作：根据被字线选择的存储单元中的信息储存状态，亦即MOS晶体管M1或M2与公共源线cs连接，互补位线b1和b1b中的任何一个被放电。在时刻t4被启动的微分读出放大器22对这一改变进行探测，并互补地驱动互补全局位线gb1和gb1b。出现在互补全局位线gb1和gb1b上的互补信号被锁存到输出锁存电路24，并确定读出数据qm。
在由微分读出放大器22建立放大操作之后的时刻t5，列选择操作结束。与此同步，互补位线b1和b1b以及公共源线cs被再次预充电到电源电压Vdd。于是，防止了亚阈值漏电流通过构成存储单元的MOS晶体管M1和M2。在图4所示的例子中，从字线被选择的时刻(t3)到列选择结束的时刻(t5)的周期被取为存取操作中的预定期间Tacs。在此期间中，互补位线b1和b1b的预充电被停止，且公共源线cs被放电。在预定期间之外的其它期间Tstb中，亚阈值漏电流不通过构成存储单元的MOS晶体管M1或M2。于是，构成大部分待机电流的存储阵列部分中的亚阈值漏电流能够被明显地降低。
其中公共源线cs仅仅在预定期间Tacs中被放电的公共源线控制的优点，不仅仅是上述待机电流的降低。还在低电压工作中带来了一个优点：对于微处理中的低电压运行指标和器件性能，阈值电压(Vth)低，截止漏电流(亚阈值漏电流)因而大。因此，由未被选择的存储单元造成的截止漏电流的影响，虽然不完全可忽略，但在数据从ROM读出时能够被降低。借助于使公共源线cs在公共源控制中被放电的时刻与字线被选择的时刻一致或延迟，来实现这一点。下面参照图5-图8来描述这一点。
图5示出了存储单元数据读出电流(Iread)与漏电流(Ilk)之间的关系。读出电流Iread通过被选择的字线(w1_255)的存储单元从一个位线(b1)流到公共源线cs。漏电流Ilk通过未被选择的字线(w1_0-w1_254)的存储单元从另一个位线(b1b)流到公共源线。
以其中存储单元由低阈值电压的MOS晶体管构成的情况作为一个例子，下面来描述由未被选择的存储单元造成的截止漏电流Ilk对读出电流Iread的影响。低阈值电压的MOS晶体管被定义为在漏-源电流变成10nA或以下时，其阈值电压变成例如-130mV的负电压。当存储单元由这种低阈值电压的MOS晶体管构成时，由未被选择的存储单元造成的截止漏电流的影响虽然不完全可忽略，但能够在读出操作中被降低。借助于将字线和公共源线cs选择的时刻设定为在读出操作中被选择的存储单元中的晶体管M1和M2将处于Vgs≥0的状态且未被选择的存储单元中的晶体管M1和M2将处于Vgs≤0的状态，来实现这一点。
图6示出了数据被读出时被选择的存储单元和未被选择的存储单元的等效电路的例子。vg被字线选择施加到被选择的存储单元，且未被选择的存储单元(255个存储单元)的栅电位成为0V。在这些例子中，电源电压vdd被设定为1.2V。被选择的MOS晶体管被构造成栅长度为0.1微米；栅宽度为0.32微米；而阈值电压为-130mV。未被选择的MOS晶体管被构造成栅长度为0.1微米；栅宽度为0.32×255微米；而阈值电压为-130mV。
图7示出了读出电流Iread与截止漏电流Ilk特性中的Vcs节点电压(Vds)-电流(Ids)特性。Vs是晶体管的源电压。读出操作中的位线幅度正比于“Iread-Ilk”。因此，读出电流Iread与截止电流Ilk之间的差别越大，操作的裕度就越大。根据图7，下列情况是显然的：当vg＝1.2v时，操作裕度最大。当vg＝0.3v时，Ilk大于Iread，且在此情况下，没有得到位线幅度，读出操作因而是不可能的。简而言之，在截止漏电流流动的状态建立之前提高字线电位，使位线幅度增大得更多。
图8示出了公共源线cs放电定时相对于考虑图7结果的字线选择定时的例子。(A)示出了公共源线cs被放电的时刻(ti)早于字线被选择的时刻(tj)的情况。相反，(B)示出了公共源线cs被放电的时刻(tk)晚于字线被选择的时刻(tj)的情况。与在(A)中相比，位线之间的电位差在(B)中更大且变化得更快(βa＜βb)。如(B)中所示，借助于延迟公共源线cs的放电时刻(tk)，得到了下列优点：即使当采用低阈值电压的MOS晶体管时，也降低了由未被选择的存储单元造成的截止漏电流的影响，从而能够执行稳定的读出操作。
图9和图10示出了存储单元平面布局的例子。图9示出了着眼于包含多晶硅布线的字线的布局。图10示出了着眼于包含金属布线的互补位线和公共源线的布局。图11示出了对应于图9和图10的平面布局的存储单元的电路连接。图9和图10中的布局图形各相对于X-X线对称。点划线包围的区域被取为单元区Punt，且此区域Punt被重复排列多个以形成存储阵列。图9和图10中被点划线包围的区域对应于图11中被点划线包围的区域。
在图9中，符号L表示作为其中制作MOS晶体管的源-漏沟道的杂质区的扩散区；FG表示构成MOS晶体管的栅电极的多晶硅布线；ML表示是为最下金属布线层的钨层；MLCT表示连接钨层ML与扩散层L的接触；RM表示连接扩散层L与钨层ML以形成所谓ROM眼的接触。此图示出了4个RM，但它们实际上仅仅在MOS晶体管M1和M2的源被连接到公共源线cs时才形成。在图9中，符号Gm3表示构成隔离MOS晶体管M3的多晶硅栅电极。
在图10中，符号ML表示是为最下金属布线层的钨层；MLCT表示连接钨层ML与扩散层L的接触；RM表示连接扩散层L与钨层ML以形成所谓ROM眼的接触。符号MT1表示第一铝布线层(或铜布线层)；MT2表示第二铝布线层(或铜布线层)；V0表示连接钨层ML与布线层M1的接触。V0被用来将MOS晶体管M1和M2的漏连接到位线b1b并将它们的源连接到公共源线cs。借助于将第二铝布线层(或第二铜布线层)MT2连接到多晶硅栅FG，来形成字线，但接触部分的细节在图中被省略了。
构成存储单元的MOS晶体管M1和M2沿位线排列多个，且被形成在公共阱中。若MOS晶体管M1和M1(MOS晶体管M2和M2)此时在存储单元的单元区Punt中彼此直接邻接，则扩散层必须在该点切开，以便将它们彼此分隔开。参照图9所述的结构使得不必如上所述切开扩散层。亦即，采用了下列结构：MOS晶体管M1和M1以及MOS晶体管M2和M2被其栅电极Gm3被馈以截止电位(Vss)的虚拟MOS晶体管M3彼此分别电学上分隔开。若采用使诸如扩散层之类的半导体区被分隔的这种结构来彼此分隔存储单元中的各个MOS晶体管，则隔离区必须提供在各个存储单元之间。这导致芯片占据面积相应增大。而且，若每隔多个信息储存MOS晶体管M1(M2)安置隔离区，则字线间距与多个信息储存MOS晶体管M1(M2)的排列不匹配。在最小布线间距被设定为小于光波长的数值的情况下，相移技术被用于掩模图形的产生中。在此情况下，提供具有规则性的图形，有助于使图形均匀。考虑到这一点，若信息储存MOS晶体管M1和M2的栅电极的布局间距不规则，则难以使其图形均匀。结果，器件的小型化亦即图形的小型化就受到阻碍。利用采用虚拟MOS晶体管M3的构造，构成信息储存MOS晶体管M1(M2)的栅电极以及虚拟MOS晶体管M3的栅电极的多晶硅层能够被规则地布局。因此，上述方法有助于使其图形均匀。
图12是方框图，示出了其中应用了根据本发明的半导体集成电路的数据处理系统的例子。图中所示的数据处理系统被构造成诸如蜂窝电话之类的移动通信系统，虽然其构造不局限于此。此移动通信系统包含：天线30；射频单元(RF)31；模拟前端单元(AFE)32；操作单元33；以及半导体集成电路1。在此例子中，半导体集成电路1执行下列处理：移动通信协议的控制，对发射数据和接收数据进行编码和译码，纠错，模拟前端单元32与操作单元33之间的接口控制等。此移动通信系统使用电池电源34作为工作电源；因此，迫切要求降低其功耗。如上所述，在半导体集成电路1中，芯片上ROM 4也工作于与诸如CPU 2之类的逻辑电路相同的低电压电源。此时，ROM 4中明显的由亚阈值泄漏造成的无用功耗被降低了。因此，大部分可用于整个半导体集成电路1的功率能够被分配给诸如CPU 2的逻辑电路。从诸如CPU 2的逻辑电路中能够消耗的功率数量的观点看，诸如CPU 2的逻辑电路的处理功率能够被提高。因此，能够满足降低功耗的要求，并能够得到高的数据处理功率。
图13示出了ROM的另一例子。此例子与图1的一个不同之处是存储器网(mat)中公共源线cs被分割。为各个公共源线cs提供了CMOS倒相器驱动器21，且这些CMOS倒相器驱动器21被分别驱动和控制。预充电和放电的驱动定时与图1所示情况相同。使对应于被行地址信号选择的字线的存储单元的公共源线cs执行放电操作。为此目的，对行地址信号的一些更高阶位进行译码的结果，被用来控制多个CMOS倒相器驱动器21的工作。作为这种控制信号，图中代表性地示出了dcs1和dcs2。采用这种构造，得到了下列优点：当试图增大存储器网以便提高速度、封装密度、以及容量时，能够进一步加速读出操作。当网被精细地分割时，各个分割的网的列选择操作中的级数被增大。这导致不利于加速的结果。
至此，根据实施方案已经具体描述了本发明人提出的本发明。但本发明不局限于这些实施方案，而是能够在不偏离本发明的主旨的范围内以各种方式加以修正。
下面考虑一些例子。若不使用微分放大器，则位线不必处于互补构造中，且存储单元可以由一个存储单元晶体管构成。在上面的描述中，当执行读出操作时，位线被连接到电源电压，而公共源线被连接到接地电压。作为变通，可以采用下列构造：在待机时，位线和公共源线被连接到接地电压，而在读出操作中，位线被充电到电源电压。
逻辑电路不局限于参照图2所述的以CPU为典型的电路模块，而是可以被适当地修正。
如上所述，控制电路如下工作：在对存储单元20存取操作的预定期间Tacs中，在MOS晶体管M1和M2的源/漏电极之间产生电位差。在预定期间之外的其它期间Tstb中，控制电路使MOS晶体管M1和M2的源/漏电极之间的电位差为0。此控制电路包含充电/放电驱动器21；作为延迟元件的倒相器25；产生诸如ci和cj的列选择信号的列译码器14；以及确定列译码器14的列地址译码操作定时的定时控制器16。本发明不局限于这种构造，而是可以如下构成：考虑到字线选择的定时，定时控制器16产生直接放电公共源线的定时信号。然后，由上述各信号和列选择信号的逻辑乘积的信号来确定充电/放电驱动器21的放电定时。
工业应用可能性
本发明可应用于半导体集成电路的广泛范围，例如具有非易失存储器的微计算机和系统LSI。

Claims (31)

1.一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路，
其中，所述非易失存储器包含位线、字线、以及存储单元，
其中，所述存储单元包含其栅电极与字线连接的MOS晶体管，且根据所述MOS晶体管的一个源/漏电极是与电流通路连接还是被浮置而进行信息储存，且
其中，提供控制电路，在对所述存储单元存取操作中的预定期间中，此控制电路在所述MOS晶体管的源/漏电极之间产生电位差，而在所述预定期间之外的其它期间中，使所述MOS晶体管源/漏电极之间的电位差为0。
2.根据权利要求1的半导体集成电路，
其中，在所述MOS晶体管的源/漏电极之间产生电位差的时刻与字线被选择的时刻一致或在字线被选择的时间之后。
3.根据权利要求1的半导体集成电路，
其中，所述非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压。
4.根据权利要求1的半导体集成电路，
其中，MOS晶体管是与所述电流通路连接还是被浮置，根据其在位线相对一侧上的一个源/漏电极是否与预定信号线连接而确定。
5.根据权利要求1或4的半导体集成电路，
其中，分别包括在沿所述位线排列的多个存储单元中的各个MOS晶体管被形成在公共阱中，并被其栅电极馈以截止电位的虚拟MOS晶体管彼此在电学上分隔开。
6.根据权利要求4的半导体集成电路，
其中，一个存储单元具有二个MOS晶体管，且二个MOS晶体管的另一源/漏电极与构成互补位线的各个位线连接，而二个MOS晶体管的栅电极与公共字线连接。
7.根据权利要求5的半导体集成电路，
其中，一个存储单元具有二个MOS晶体管，且二个MOS晶体管的另一源/漏电极与构成互补位线的各个位线连接，而二个MOS晶体管的栅电极与公共字线连接。
8.根据权利要求6的半导体集成电路，还包含对所述互补位线之间的电位差进行放大的放大器。
9.根据权利要求7的半导体集成电路，还包含对所述互补位线之间的电位差进行放大的放大器。
10.一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路，
其中，所述非易失存储器包含存储单元、字线、互补位线、以及与所述互补位线连接的微分放大器，且
其中，所述存储单元包含其栅电极与同一个字线连接的一对MOS晶体管，所述一对MOS晶体管各自的一个源/漏电极与互补位线的相应位线分别连接，一个MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接，而另一MOS晶体管的另一源/漏电极被浮置。
11.根据权利要求10的半导体集成电路，
其中，所述非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压。
12.一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路，
其中，所述非易失存储器包含存储单元、字线、互补位线、以及与所述互补位线连接的微分放大器，
其中，所述存储单元包含其栅电极与同一个字线连接的一对MOS晶体管；一个MOS晶体管的源/漏电极与位线和馈以预定电压的电压信号线连接，另一个MOS晶体管的源/漏电极相对于位线或所述电压信号线被浮置，且
其中，在对所述存储单元存取操作的预定期间中，电压被施加到所述电压信号线，此电压在电压信号线与所述位线之间产生电位差，而在所述预定期间之外的其它期间中，使电压信号线与所述位线之间的电位差为0的电压被施加。
13.根据权利要求12的半导体集成电路，
其中，所述非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压。
14.根据权利要求12的半导体集成电路，
其中，在存取操作中所述预定期间之外的其它期间中，使所述电压信号线和互补位线成为电源电压，而在所述预定期间中，所述电压信号线被放电到电路的接地电压。
15.根据权利要求14的半导体集成电路，
其中，在所述预定期间中将所述电压信号线放电到电路的接地电压的时刻，与存储单元被字线选择的时刻一致或在存储单元被字线选择之后。
16.一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路，
其中，所述非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压，
其中，所述非易失存储器包含存储单元、字线、互补位线、以及与所述互补位线连接的微分放大器，
其中，所述存储单元包含其栅电极与同一个字线连接的一对MOS晶体管，一个MOS晶体管的源/漏电极与位线和馈以预定电压的电压信号线连接，另一个MOS晶体管的源/漏电极相对于位线或所述电压信号线被浮置，且
其中，分别包括在沿所述位线排列的多个存储单元中的所述MOS晶体管被形成在公共阱中，且这些MOS晶体管被其栅电极馈以截止电位的虚拟MOS晶体管在电学上彼此分隔开。
17.一种半导体集成电路，它在一个半导体衬底上具有非易失存储器和利用存储在所述非易失存储器中的信息来执行逻辑运算的逻辑电路，
其中，所述非易失存储器和逻辑电路采用公共电源电压作为其工作电源电压，
其中，所述非易失存储器包含位线、字线、以及存储单元，
其中，所述存储单元包含其栅电极与字线连接的MOS晶体管，且根据所述MOS晶体管的一个源/漏电极是与电流通路连接还是被浮置，来进行信息储存，
其中，根据其在位线相对一侧上的一个源/漏电极是否与预定的信号线连接，来确定MOS晶体管是与所述电流通路连接还是被浮置，且
其中，分别包括在沿所述位线排列的多个存储单元中的MOS晶体管被形成在公共阱中，并被其栅电极馈以截止电位的虚拟MOS晶体管彼此在电学上分隔开。
18.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含互补位线、字线、与所述互补位线和所述字线连接的存储单元、以及与所述互补位线连接的微分放大器，
其中，所述存储单元包含第一MOS晶体管和第二MOS晶体管，第一MOS晶体管具有与所述互补位线的一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，第二MOS晶体管具有与所述互补位线的另一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，
其中，所述第一MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接，且
其中，所述第二MOS晶体管的另一源/漏电极被浮置。
19.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含互补位线、字线、与所述互补位线和所述字线连接的存储单元、以及与所述互补位线连接的微分放大器，
其中，所述存储单元包含第一MOS晶体管和第二MOS晶体管，第一MOS晶体管具有与所述互补位线的一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，第二MOS晶体管具有与所述互补位线的另一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，
其中，所述第一MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接，且
其中，在对存储单元存取操作中预定期间之外的期间中，使电压信号线与所述一个源/漏电极之间的电位差为0的电压，被施加到所述电压信号线。
20.根据权利要求19的半导体集成电路，
其中，在对所述存储单元存取操作中的预定期间之外的期间中，使所述电压信号线和位线成为电源电压。
21.根据权利要求19的半导体集成电路，
其中，在对所述存储单元存取操作中的预定期间中，所述电压信号线被放电到电路的接地电压。
22.根据权利要求21的半导体集成电路，
其中，在所述预定期间中将所述电压信号线放电到电路的接地电压的时刻，与存储单元被字线选择的时刻一致或在存储单元被字线选择的时间之后。
23.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含互补位线、字线、与所述互补位线和所述字线连接的存储单元、以及与所述互补位线连接的微分放大器，
其中，所述存储单元包含第一MOS晶体管和第二MOS晶体管，第一MOS晶体管具有与所述互补位线的一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，第二MOS晶体管具有与所述互补位线的另一个位线连接的一个源/漏电极以及与所述字线连接的栅电极，
其中，在各个存储单元中，所述第一MOS晶体管或第二MOS晶体管的另一源/漏电极与馈以预定电压的电压信号线连接，且
其中，第三晶体管被形成在彼此邻接且共用位线的第一MOS晶体管各自的另一源/漏电极之间，且第三晶体管被控制到截止状态中。
24.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含互补位线、第一字线、第二字线、与所述互补位线和所述第一字线连接的第一存储单元、与所述互补位线和所述第二字线连接的第二存储单元、以及与所述互补位线连接的微分放大器，
其中，所述第一存储单元包含第一MOS晶体管和第二MOS晶体管，第一MOS晶体管具有连接在馈以预定电压的电压信号线与所述互补位线的一个位线之间的源漏通路以及与所述第一字线连接的栅电极，第二MOS晶体管具有其中一个被浮置的源/漏电极以及与所述第一字线连接的栅电极，
其中，所述第二存储单元包含第三MOS晶体管和第四MOS晶体管，第三MOS晶体管具有连接在所述电压信号线与所述互补位线的所述一个位线之间的源漏通路以及与所述第二字线连接的栅电极，第四MOS晶体管具有其中一个被浮置的源/漏电极以及与所述第二字线连接的栅电极，
其中，提供了第五晶体管，它具有与所述第一MOS晶体管的一个源/漏电极和所述第三MOS晶体管的一个源/漏电极连接的源/漏电极，并被控制在截止状态，且
其中，提供了第六晶体管，它具有与所述第二MOS晶体管的一个源/漏电极和所述第四MOS晶体管的一个源/漏电极连接的源/漏电极，并被控制在截止状态。
25.根据权利要求24的半导体集成电路，
其中，所述第二MOS晶体管的另一所述源/漏电极与另一所述互补位线连接，且
其中，所述第四MOS晶体管的另一所述源/漏电极与另一所述互补位线连接。
26.根据权利要求25的半导体集成电路，
其中，在对所述非易失存储单元的存取操作的预定期间之外的其它期间中，使所述第一和第三MOS晶体管的源/漏电极之间的电位差基本上为0的电压，被施加到所述电压信号线。
27.根据权利要求25的半导体集成电路，
其中，提供了一种电路，在对所述非易失存储器的存取操作的第一期间中，此电路使所述第一MOS晶体管的源/漏电极之间的电位差以及所述第三MOS晶体管的源/漏电极之间的电位差基本上为0，且在对所述非易失存储器的存取操作的第二期间中，此电路在所述第一MOS晶体管的源/漏电极之间以及在所述第三MOS晶体管的源/漏电极之间产生预定的电位差。
28.根据权利要求24的半导体集成电路，
其中，提供了一种电路，在对所述非易失存储器的存取操作的第一期间中，此电路使所述第一MOS晶体管的源/漏电极之间的电位差以及所述第三MOS晶体管的源/漏电极之间的电位差基本上为0，且在对所述非易失存储器的存取操作的第二期间中，此电路在所述第一MOS晶体管的源/漏电极之间以及在所述第三MOS晶体管的源/漏电极之间产生电位差。
29.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含位线、第一字线、第二字线、与所述位线和所述第一字线连接的第一存储单元、与所述位线和所述第二字线连接的第二存储单元、以及与所述位线连接的放大器，
其中，所述第一存储单元包含第一MOS晶体管，它具有与馈以预定电压的电压信号线和所述位线连接的源/漏电极以及与所述第一字线连接的栅电极，
其中，所述第二存储单元包含第二MOS晶体管，它具有其中之一被浮置而另一与所述位线连接的源/漏电极以及与所述第二字线连接的栅电极，且
其中，提供了一种电路，在对所述非易失存储器的存取操作的第一期间中，此电路使所述第一MOS晶体管的源/漏电极之间的电位差基本上为0，且在对所述非易失存储器的存取操作的第二期间中，此电路在所述第一MOS晶体管的源/漏电极之间产生预定的电位差。
30.根据权利要求29的半导体集成电路，
其中，提供了第三晶体管，它具有与所述第一MOS晶体管的一个源/漏电极和所述第二MOS晶体管的一个源/漏电极连接的源/漏电极，并被控制到截止状态。
31.一种半导体集成电路，它具有非易失存储器，
其中，所述非易失存储器包含位线、第一字线、第二字线、与所述位线和所述第一字线连接的第一存储单元、与所述位线和所述第二字线连接的第二存储单元、以及与所述位线连接的放大器，
其中，所述第一存储单元包含第一MOS晶体管，它具有与馈以预定电压的电压信号线和所述位线连接的源/漏电极以及与所述第一字线连接的栅电极，
其中，所述第二存储单元包含第二MOS晶体管，它具有其中之一被浮置而另一与所述位线连接的源/漏电极以及与所述第二字线连接的栅电极，且
其中，提供了第三晶体管，它具有与所述第一MOS晶体管的一个源/漏电极和所述第二MOS晶体管的另一源/漏电极连接的源/漏电极，并被控制到截止状态。
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