CN1795512A - 半导体存储器单元、阵列、体系结构和器件及其操作方法 - Google Patents

Abstract

在此描述和图示了许多发明。在第一方面中，本发明针对一种存储器单元和从该存储器单元读取数据和将数据写入其中的技术。就此而言，在本发明此方面的一个实施例中，存储器单元包括存储互补数据状态的两个晶体管。就是说，二－晶体管的存储器单元包括第一晶体管，其维持相对于第二晶体管的互补状态。于是，当被编程时，存储器单元的晶体管之一存储逻辑低(二进制“0”)，存储器单元的另一晶体管存储逻辑高(二进制“1”)。二－晶体管互补存储器单元的数据状态可通过采样、感测测量和/或检测互补存储器单元的每个晶体管中存储的逻辑状态极性来读取和/或确定。就是说，二－晶体管的互补存储器单元是通过采样、感测测量和/或检测两个晶体管中存储的信号(电流或电压)差来读取的。

Description

半导体存储器单元、阵列、体系结构和器件及其操作方法

相关申请的交叉参考

本申请要求2003年5月13日提交的题为“Two Transistor Gain Cell”的U.S.临时申请序号No.60/470,385(以下称为“临时申请”)。临时申请的内容在此全部引入作为参考。

技术领域

本发明涉及一种半导体存储器单元、阵列、体系结构和器件、以及用于控制和/或操作这种单元和器件的技术；具体而言，在一个方面涉及一种半导体动态随机存取存储器(“DRAM”)单元、阵列、体系结构和/或器件，其中存储器单元包括其中存储有电荷的电浮体。

背景技术

有许多不同类型和/或形式的DRAM单元，例如包括由存取晶体管和电容器组成的半导体存储器单元，其存储有表示双稳存储器状态的电荷。存取晶体管用作开关，用于控制电容器的充电和放电以及对电容器的逻辑状态的读取和写入(即对电容器充电或放电)。

尽管可采用一晶体管-一电容器的存储器单元的DRAM器件，实现显著的集成密度，然而这样的器件趋向于在存储器单元的尺寸上受到限制或约束。就此而言，常规技术采用了堆叠和/或沟槽电容器途径，从而电容器被部分地设置在存取晶体管之上或之下。

另外，采用一晶体管-一电容器存储器单元的DRAM器件趋向于使用与用于逻辑器件(例如微处理器)的制造过程不同和/或不兼容的制造过程来制造。结果，将一晶体管-一电容器存储器单元集成到逻辑器件中常常是复杂且昂贵的。

另一种类型的动态随机存取存储器单元被描述和图示于题为“Semiconductor Memory Device”的非临时专利申请中，该申请提交于2003年6月10日并且被指定序号10/450,238(以下称为“半导体存储器器件专利申请”)。参照图1A和1B，半导体存储器器件专利申请尤其披露了半导体DRAM器件10，其中每个存储器单元12包括晶体管14，其具有栅极16、电浮置的体区18、源区20和漏区22。体区18设置在源区20和漏区22之间并与之相邻。通过施加适当的控制信号给所选字线24、所选源线26和/或所选位线28，数据被写入到所选存储器单元中或从中被读取。作为响应，电荷载流子被累积于电浮置体区18中或者从中被发出和/或排出，其中数据状态由电浮置体区18内的载流子量来限定。注意，半导体存储器器件专利申请的全部内容，例如包括其中所描述和图示的特征、属性、体系结构、配置、材料、技术和优点，在此引入作为参考。

具体而言，在一个实施例中，半导体存储器器件专利申请的存储器单元是这样工作的：在例如N-沟道晶体管的体区18中累积或者从中发出/排出多数载流子(电子或空穴)30。就此而言，通过例如源区20和/或漏区22附近的碰撞离子化在存储器单元12的体区18中累积多数载流子(在该实例中是“空穴”)30，表示逻辑高或“1”数据状态(见图2A)。通过例如前向偏置源极/体结和/或漏极/体结从体区18中发出或排出多数载流子30则表示逻辑低或“0”(见图2B)。

可实施几种技术来读取存储在半导体存储器器件专利申请的存储器器件中的数据(或者写入数据到其中)。例如，电流感测放大器(未示出)可被用于读取存储在存储器单元12中的数据。就此而言，电流感测放大器可将单元电流与基准电流做比较，例如基准单元(未示出)的电流。根据该比较，可确定存储器单元12包含逻辑高(体区18内包含相对多的多数载流子30)或者逻辑低数据状态(体区18包含相对少的多数载流子28)。

注意，晶体管14可以是对称或非对称器件。在晶体管14对称时，源和漏区基本上可互换。然而，在晶体管14是非对称器件时，晶体管14的源或漏区具有不同的电、物理、掺杂浓度和/或掺杂分布特性。于是，非对称器件的源或漏区一般不可互换。

发明内容

在此描述和图示了许多发明。在第一主要方面中，本发明是一种半导体动态随机存取存储器单元，用于存储第一数据状态和第二数据状态。该存储器单元包括第一和第二晶体管，其中每个晶体管包括：源区；漏区；电浮置体区，其设置在源区和漏区之间并且与之相邻；以及栅极，其与体区间隔开并且电容耦合于体区。另外，每个晶体管包括：第一状态，其表示体区中的第一电荷；和第二数据状态，其表示体区中的第二电荷。此外存储器单元：(1)当第一晶体管处于第一状态并且第二晶体管处于第二状态时处于第一数据状态；并且(2)当第一晶体管处于第二状态并且第二晶体管处于第一状态时处于第二数据状态。

在一个实施例中，半导体动态随机存取存储器单元包括两个输出，其包括连接到第一晶体管漏区的第一输出和连接到第二晶体管漏区的第二输出。在该实例中，第一晶体管的栅极连接到第二晶体管的栅极，第一晶体管的源区和第二晶体管的源区是相同的区。

在另一实施例中，半导体动态随机存取存储器单元包括两个输出，其包括连接到第一晶体管源区的第一输出和连接到第二晶体管源区的第二输出。在该实施例中，第一晶体管的漏区和第二晶体管的漏区是相同区。

注意，通过施加第一控制信号到第一晶体管的栅极、且施加第二控制信号到第二晶体管的栅极，存储器单元被编程(program)至第一数据状态，其中第一和第二控制信号包括不同的电压幅度。

在另一主要方面中，本发明是一种半导体存储器阵列，其包括以行和列的矩阵来排列的多个半导体动态随机存取存储器单元。每个半导体动态随机存取存储器单元包括第一和第二晶体管。每个晶体管包括：源区；漏区；电浮置体区，其设置在源区和漏区之间并且与之相邻；以及栅极，其与体区间隔开并且电容耦合于体区。晶体管包括：第一状态，其表示体区中的第一电荷；和第二数据状态，其表示体区中的第二电荷。此外每个存储器单元：(1)当其第一晶体管处于第一状态并且其第二晶体管处于第二状态时处于第一数据状态；并且(2)当其第一晶体管处于第二状态并且其第二晶体管处于第一状态时处于第二数据状态。

半导体存储器阵列亦可包括比较器，其具有多个输入，用以感测多个半导体动态随机存取存储器单元的半导体动态随机存取存储器单元的第一和第二晶体管的状态。比较器的第一输入选择性地耦合于半导体动态随机存取存储器单元的第一晶体管，比较器的第二输入选择性地耦合于半导体动态随机存取存储器单元的第二晶体管。

在一个实施例中，半导体动态随机存取存储器单元行的至少一行个包括源线，其连接到该行的每个半导体动态随机存取存储器单元。事实上，在另一实施例中，每行半导体动态随机存取存储器单元包括关联的源线，其仅连接到关联行的半导体动态随机存取存储器单元。

在另一实施例中，比较器的第一输入选择性地耦合于半导体动态随机存取存储器单元的第一晶体管的漏区，比较器的第二输入选择性地耦合于半导体动态随机存取存储器单元的第二第一晶体管的漏极。在该实施例中，每行半导体动态随机存取存储器单元包括关联的源线，其仅连接到该行的半导体动态随机存取存储器单元。

半导体动态随机存取存储器单元可通过如下而编程于第一数据状态中：执行半导体动态随机存取存储器单元的第一和第二晶体管的清除操作，然后执行写入操作。作为响应，半导体动态随机存取存储器单元的第一晶体管处于第一状态，半导体动态随机存取存储器单元的第二晶体管处于第二状态。

而且，半导体动态随机存取存储器单元可通过如下而编程于第一数据状态中：首先将半导体动态随机存取存储器单元的第一和第二晶体管置于第一状态，之后将半导体动态随机存取存储器单元的第二晶体管置于第二状态。在该实施例中，通过将写入禁止信号施加于包括半导体存储器阵列未选部分的半导体动态随机存取存储器单元的晶体管，在编程至少一个半导体动态随机存取存储器单元时，半导体存储器阵列的未选部分被维持在固定状态中。

在一个实施例中，每个半导体动态随机存取存储器单元包括两个输出，其包括连接到第一晶体管漏区的第一输出和连接到第二晶体管漏区的第二输出。

在另一实施例中，每个半导体动态随机存取存储器单元的第一晶体管的栅极和第二晶体管的栅极均被连接到关联的公共栅极线。

在又一实施例中，每个半导体动态随机存取存储器单元的第一晶体管的源区和第二晶体管的源区是相同区。然而，在另一实施例中，每个半导体动态随机存取存储器单元的第一晶体管的源区和第二晶体管的源区连接到不同的源线。

事实上，每个半导体动态随机存取存储器单元的第一输出可连接到第一晶体管的源区，该半导体动态随机存取存储器单元的第二输出可连接到第二晶体管的源区。在该实施例中，每个半导体动态随机存取存储器单元的第一晶体管的漏区和第二晶体管的漏区是相同区。

同样，在此描述和图示了许多发明。此发明内容不是对本发明范围的穷尽。而且，此发明内容不旨在限制本发明，并且不应以这种方式来解释。尽管在此发明内容中已经描述了本发明的某些实施例、特征、属性和优点，但是应理解，根据以下说明书、图示和权利要求，许多其他的以及不同和/或类似实施例、特征、属性和/或优点是显然的。

附图说明

在以下详细描述的过程中，将参照附图。这些附图示出本发明的不同方面，在适当之处，在不同的图中图示类似结构、部件、材料和/或元件的标号被类似地标记。应理解，除了专门示出的那些以外，结构、标记、材料和/或元件的各种组合亦被设想并且处于本发明的范围内。

图1A是如半导体存储器器件专利申请中图示(和描述)的半导体DRAM阵列的示意性表示；

图1B图示依照半导体存储器器件专利申请的存储器单元；

图2A和2B是依照半导体存储器器件专利申请的存储器单元的浮置体、源和漏区对于特定存储器状态的电荷关系的示例示意性表示；

图3A和3B图示依照本发明某些方面的某些实施例的存储器单元；

图4图示根据本发明一个实施例的结合读取放大器的存储器单元；

图5图示根据本发明一个实施例包括被配置成具有公共漏区的两个晶体管的存储器单元；

图6图示图5的存储器单元的示例布局；

图7A、7B、8A和8B图示用于包括被配置成具有公共漏区的两个晶体管的存储器单元、根据本发明两个实施例的写入和/或编程技术，其包括示例编程电压值；

图9图示该实施例的存储器单元，其结合了用于包括被配置成具有公共漏区的两个晶体管的存储器单元、根据本发明实施例的读取放大器和读取操作，其包括示例电压值；

图10A和10B图示对于包括多个存储器单元的存储器阵列、根据本发明两个实施例的写入和/或编程技术，其包括示例编程电压值，多个存储器单元的每一个具有被配置成具有公共漏区的两个晶体管；

图10C图示针对包括多个存储器单元的存储器阵列的根据本发明实施例的示例读取操作电压值，所述多个存储器单元的每个具有被配置成具有公共漏区的两个晶体管；

图11图示根据本发明一个实施例的存储器单元，其包括被配置成具有公共源区和被连接的栅的两个晶体管；

图12图示图11的存储器单元的示例布局；

图13A和13B图示用于图11的存储器单元、包括示例编程电压值的写入和/或编程技术；

图14图示图11的存储器单元，其结合了根据本发明实施例包括示例电压值的读取放大器和读取操作；

图15A和15B图示用于包括多个图11存储器单元的存储器阵列、包括示例编程电压值的写入和/或编程技术；

图15C图示用于包括多个图11存储器单元的存储器阵列、根据本发明实施例的示例读取操作电压值；

图16A-16C图示用于图11的存储器单元、根据本发明另一个方面的写入和/或编程技术(包括示例编程电压值)；

图17和18图示根据本发明另一个方面包括多个存储器单元的存储器阵列以及示例写入和/或编程技术(包括示例编程电压值)，多个存储器单元具有限定特定行存储器单元的单独源线阵列；

图19A和19B图示用于图17和18的存储器阵列、根据本发明实施例的示例和可替换的读取操作电压值；

图20图示图17和18的存储器阵列的示例布局；

图21和22图示根据本发明另一个方面包括多个存储器单元的存储器阵列以及示例写入和/或编程技术(包括示例编程电压值)，多个存储器单元具有限定特定行存储器单元的公共源线阵列；

图23图示用于图21和22的存储器阵列、根据本发明实施例的示例读取操作电压值；

图24图示图21和22的存储器阵列的示例布局；

图25和26图示根据本发明另一个方面包括多个存储器单元的另一个存储器阵列体系结构以及示例写入和/或编程技术(包括示例编程电压值)，多个存储器单元具有公共源线阵列；

图27图示用于图25和26的存储器阵列、根据本发明实施例的示例读取操作电压值；

图28图示图25和26的存储器阵列的示例布局；以及

图29和30图示根据本发明一个实施例用于存储器单元和存储器单元阵列的刷新体系结构和技术。

具体实施方式

在此描述和图示了许多发明。在第一方面，本发明针对存储器单元以及从该存储器单元读取数据和将数据写入其中的技术。就此而言，在本发明此方面的一个实施例中，存储器单元包括存储互补数据状态的两个晶体管。就是说，二-晶体管存储器单元包括第一晶体管，其维持相对于第二晶体管的互补状态。于是，当被编程时，存储器单元的晶体管之一存储逻辑低(二进制“0”)，存储器单元的另一晶体管存储逻辑高(二进制“1”)。

二-晶体管互补存储器单元的数据状态可通过采样、感测测量和/或检测互补存储器单元的每个晶体管中存储的逻辑状态极性来读取和/或确定。就是说，二-晶体管互补存储器单元是通过采样、感测、测量和/或检测两个晶体管中存储的信号(电流或电压)差来读取的。

参照图3A和3B，在一个实施例中，存储器单元100是双稳存储器单元，其包括晶体管102a和晶体管102b。在存储器单元100的第一逻辑状态中，晶体管102a存储逻辑低，而晶体管102b存储逻辑高(例如见图3A)。相比较，在存储器单元100的第二逻辑状态中，晶体管102a存储逻辑高晶体管102b存储逻辑低(例如见图3B)。

参照图4，存储器单元100的状态可由比较器104来读取和/或确定，其可以是电压或电流型比较器(例如交叉耦合感测放大器)。就此而言，比较器104可比较存储在晶体管102a和晶体管102b中的不同逻辑状态。这样，在晶体管102a和晶体管102b存储逻辑“1”或逻辑“0”的情况下，该差是1-0＝1或0-1＝-1。于是，读取窗可被描述为逻辑高状态和逻辑低状态之间的绝对差(即1-(-1)＝2)，其可以是常规存储器单元的2x读取窗。注意，选通门和/或列开关电路(未示出)可被用于将晶体管102a和102b选择性地连接到比较器104，以便于对存储器单元100数据状态的读取操作。

这样，相对于常规动态随机存取存储器单元，本发明的存储器单元100可包括几个优点，例如包括：(i)读取操作对二进制状态值的变化不那么敏感，因为逻辑状态由各个晶体管状态的差确定，(ii)不必有基准电路，(iii)存储器单元100包括较大的读取窗(与常规动态随机存取存储器单元相比)，这导致较快的存取时间，以及(iv)可采用不那么复杂化和/或复杂的感测放大器。

晶体管102a和/或晶体管102b可以是对称或非对称器件。在晶体管102a和/或晶体管102b对称时，源和漏区基本上可互换。然而，在晶体管102a和/或晶体管102b是非对称器件时，晶体管102a和/或晶体管102b的源或漏区可具有不同的电、物理、掺杂浓度和/或掺杂分布特性。于是，非对称器件的源或漏区一般不可互换。

在一个实施例中，存储器单元100包括具有相同或相似特性的晶体管102a和102b。事实上，晶体管102a和/或102b可具有与半导体存储器器件专利申请中描述和图示的晶体管相同或相似的特性。注意，晶体管102a和102b可采用任何类型的设计和/或控制技术，不管是现在公知的还是以后发展的，例如包括上面在半导体存储器器件专利申请中讨论的。不管是现在公知还是以后发展的，用于晶体管102a和102b的所有这样的设计和/或控制技术旨在处于本发明内。

在晶体管102a和102b被设计成具有相同或相似特性的那些实例中，可能有利的是将晶体管102a和102b在物理上布置得彼此接近。以此方式，在制造期间，有可能以很小以至于无的过程变化或差异来制造晶体管102a和102b，于是晶体管102a和102b有可能具有相同或相似的电、物理、掺杂浓度和/或分布特性。

存储器器件可包括以重复图案排列的多个存储器单元100。可按许多不同方式以阵列来排列存储器单元100。不管现在公知还是以后发展的，用于晶体管102a和102b的所有布局配置旨在处于本发明内。例如，在一个布局中，晶体管102a和102b被配置成具有公共漏区。参照图5和6，在一个实施例中，晶体管102a和102b包括公共漏区110a和110b。通过分别施加适当的控制信号到源区108a和108b、漏区110a和110b和/或栅极112a和112b，数据被写入晶体管102a和102b中或者从中被读取。作为响应，电荷载流子被累积在电浮置体区106a和106b中或者从中被发出，其中晶体管102a和102b的每一个的数据状态分别由电浮置体区106a和106b内的载流子数量来限定。

具体而言，参照图7A和7B，在一个实施例中，使用所示(示例)电压电平，将逻辑低(二进制“0”状态)写入晶体管102a中，且将逻辑高(二进制“1”状态)写入晶体管102b中。注意，图7A和7B中所示的电压电平可以是相对或绝对的。就此而言，使用所示电压可将逻辑低写入晶体管102a(图7A)或晶体管102b(图7B)中。替代地，所示电压可以是相对的，因为例如每个电压电平可被增加或降低给定电压(例如0.5伏)。

参照图8A和8B，使用低功耗技术，可将逻辑电平编程到晶体管102a和102b中。低功耗技术采用正和负控制信号/电压以便编程互补状态。例如，使用负栅电压将逻辑高写入晶体管102a(图8B)中，且将逻辑高写入到晶体管102b(图8A)中。

晶体管102a和102b的源区108a和108b被用于读取、感测和/或确定单元100的数据状态。就此而言，源区108a和108b被选择性地连接到比较器104(例如电压或电流感测放大器)，以允许存储器单元110的逻辑值被读取、感测和/或确定。如上所示，晶体管102a和102b可分别通过电浮置体区106a和106b内的多数载流子来存储相应的数据状态。响应于读取控制信号，每个晶体管102a和102b的逻辑状态由比较器104以差分方式来读取。示例的读取电压信号在图9中示出。

注意，选通门和/或列开关电路(未示出)可被用于将晶体管102a和102b的源区108a和108b选择性地连接到比较器104以便于单元100数据状态的读取操作。而且，如从图6显而易见的，存储器器件可包括以重复图案排列的多个存储器单元100。就此而言，参照图10A和10B，如上所述的示例写入技术以存储器矩阵的示意性表示来图示。此外，参照图10C，如上所述的示例读取技术以存储器矩阵的示意性表示来图示。注意，图10A-10C的示例读取和写入技术，包括读取和写入电压的示例电平，可减小、最小化和/或消除在通过读取和写入操作来存取存储器单元时对具有公共栅极线、漏极线和/或源线的存储器单元所造成的任何干扰问题(例如存储器单元内所存电荷损失或增益的问题)。

在另一实施例中，参照图11和12，存储器单元100可包括一布局，从而晶体管102a和102b分别包括(1)公共源区108a和108b，以及(2)栅极112a和112b，其被连接到相同的栅极线118。示例的写入技术在图13A(写入逻辑低)和图13B(写入逻辑高)中示出。示例的读取技术在图14中图示。注意，图13A、13B和14中所示的电压电平可以是相对或绝对的。就此而言，使用所示电压可将逻辑低写入到晶体管102a(图13A)或晶体管102b(图13B)中。替代地，所示电压可以是相对的，因为例如每个电压电平可被增加或降低给定电压(例如0.25伏)。

具有多个存储器单元100的存储器阵列可包括如图15A-15C中所示的布局，其中晶体管102a和102b的源区和栅极(栅极线)是公共的。就此而言，参照图15A和15B，该实施例的存储器阵列的示例写入技术以存储器矩阵的示意性表示来图示。参照图15C，示例读取技术以存储器矩阵的示意性表示来图示，该矩阵包括配置有公共源区和栅极(栅极线)的多个存储器单元100。注意，图15A-15C的示例读取和写入技术，包括读取和写入电压的示例电平，可减小、最小化和/或消除通过使用其他读取和写入电压电平而导致(对相邻单元的)任何干扰问题。

在某些实施例中，可能有利的是进一步减小、最小化和/或消除在存储器单元正在存取时(即正从其中读取或向其写入)具有公共栅极线、漏极线和/或源线的存储器单元的数据状态的任何干扰问题(例如存储器单元内所存电荷损失或增益的问题)。在一个实施例中，两步写入操作可被用于以对相邻和/或邻近单元(即共享源线、漏极线和/或栅极线的单元)很小以至于无的干扰来编程存储器单元100a。就此而言，整行存储器单元可首先被写至相同的逻辑状态，之后根据所需数据状态，各位被写至相对状态(即各位被写至另一状态以反映所需数据状态)。

具体而言，参照图16A，在一个实施例中，具有公共源线的存储器单元首先被写至相同的逻辑状态(例如逻辑高或二进制“1”)。以此方式，存储器单元100的状态被“清除”。之后，根据存储器单元100的特定、所需和/或预定的逻辑状态，存储器单元100的各晶体管102被写至特定、所需和/或预定的逻辑状态(例如见图16B(写入“0”)和图16C(写入“1”))。就是说，存储器单元100的晶体管之一被写至逻辑低(二进制“0”)以将逻辑高或逻辑低写入存储器单元100中(即图16B的晶体管102a，以在存储器单元100中存储逻辑低；以及图16C的晶体管102b，以在存储器单元100中存储逻辑高)。注意，将逻辑低写至存储器单元100的另一晶体管是通过施加适当的位线电压来禁止的。

这样，在该实施例中，写入操作的第一步清除具有公共源线的存储器单元，第二步写入或存储新数据或先前数据(在该数据未变的情况下)。采用该写入操作技术的阵列体系结构可具有的优点在于，该阵列的存储器单元不受“干扰”(或经历很小和/或可忽略的干扰)，因为高电压被施加于行方向上(即源线114上)而不是列方向上(即漏极线116上)。注意，该写入技术可被执行为页模式写入，其中页首先被“清除”，然后页中的各字节(或位)被写至新状态。

这样的写入技术对于其他存储器阵列体系结构或配置也是适合的。例如，在每行晶体管102的存储器单元100具有专用源线以最小化、减小和/或消除对相邻行的干扰情况下，可实施该写入技术。参照图17、18、19A和19B以及20，在一个实施例中，通过施加清除操作、然后是选择性写入操作，可写至给定行。就此而言，具有连接到公共栅极线的栅极的多个存储器单元100被排列以形成行120。用以实施对行120的清除操作并且将阵列的其余部分维持在固定状态中(即响应于清除操作而不变化)的示例电压在图17中示出。作为响应，相同逻辑状态(例如逻辑高或二进制“1”)被存储在行120的存储器单元100的两个晶体管102a和102b中。以此方式，存储器单元100的状态被“清除”。

之后，行120的存储器单元100的各晶体管102a和102b被写至特定、所需和/或预定的逻辑状态(例如见图18(写入“1”)，在存储器单元100a中)，以将特定、所需和/或预定逻辑状态存储在存储器单元100中。就是说，如上所述，存储器单元100的晶体管之一被写至逻辑低(二进制“0”)，以将逻辑高或逻辑低写入存储器单元100中。注意，将逻辑低写入存储器单元100的另一晶体管是通过施加适当的位线电压来禁止的。

参照图19A和19B，通过施加所示的示例电压，数据可从行120的存储器单元100中被读取。注意，图19B的示例读取电压可避免、减小和/最小化对于电荷抽运的需要以消除来自浮置体-栅极界面的少数载流子。

图21-24中图示了另一种存储器阵列体系结构，其可采用两步写入技术，该技术在从相邻存储器单元读取和/或向其写入时消除、最小化和/或减小对存储器单元的干扰。在该体系结构中，源线被共享，而位线被分离。存储器单元100a的晶体管102a和102b被设置在分离的行上。晶体管102a和102b的栅极在阵列边界处被连接在一起。

注意，存储器单元100a的晶体管102a和102b被设置在分离的行上，且每个晶体管102a和102b的栅极例如连接于阵列边界处。在该实施例中，存在分离的位线(这里是漏极线116a和116b)用于存储器单元100a的每个晶体管102a和102b，从而例如使用比较器104(图23中未示出)可分离地读取每个晶体管102a和102b。

图25-28图示另一存储器阵列体系结构，其中多个存储器单元“共享”源线，采用两步写入技术，该技术在从相邻存储器单元读取和/或向其写入时消除、最小化和/或减小对存储器单元的干扰。就此而言，参照图25和26，在一个实施例中，给定行可这样来写入：施加适当的电压来实施清除操作，之后是选择性写入操作。与施加适当电压来实施清除操作相结合，写入禁止信号被施加于共享源线114的存储器单元的栅极(例如，写入禁止信号可被施加于包括存储器单元100x和存储器单元100y的晶体管的栅极)。

具体而言，在图25中示出示例电压，其实施对行120的清除操作，将阵列其余部分的相邻存储器单元(例如存储器单元100x和100y)维持在固定状态中(即响应于清除操作而不变化)。行120的存储器单元100的各晶体管102被写至特定、所需和/或预定的逻辑状态(例如见图26(写入“1”)，在存储器单元100a中)，以储存存储器单元100的特定、所需和/或预定的逻辑状态。就是说，如上所述，存储器单元100的晶体管之一被写至逻辑低(二进制“0”)，以将逻辑高或逻辑低写入存储器单元100中。

参照图27，通过施加所示的示例电压，数据可从行120的存储器单元100中被读取。注意，用于阵列其余部分(包括相邻存储器单元)的示例读取禁止电压亦被示出。读取禁止电压/信号将阵列的未选部分维持在固定状态中(即响应于读取操作而不变化)。

存储器单元100是动态存储器件。于是，存储器单元100必须被周期性或间歇地刷新以维持其数据状态。图29和30图示了示例(和发明)刷新配置和技术，用于刷新和/或重新存储存储器单元100的数据状态。在一个实施例中，存储器单元100的晶体管102a和102b(各自)的栅极112a和112b以及源区108a和108b被连接，之后电流(I)被施加于电短接的栅极和源极上。晶体管102a和102b的漏区110a和110b(分别)被维持在预定电压(例如0V)。

参照图29，在工作中，由于存储器单元100的晶体管102a和102b具有不同阈值，其取决于哪个晶体管正在存储逻辑低和哪个晶体管正在存储逻辑高，强制电流(I)将主要通过具有较低阈值的晶体管(即存储逻辑高(二进制“1”)的晶体管)。利用小的强制电流时，晶体管电流将在数量级上有所不同。经过低阈值晶体管的较高电流将空穴注入到晶体管体中，于是将加强逻辑高(二进制“1”)。高阈值晶体管可具有某种空穴注入，但是不足以克服返回到中性状态的自然趋势。

注意，电流(I)亦可被施加于电短接的栅极和漏极，而源极则维持在预定电压(例如0V)。

图30图示存储器阵列情况下的刷新技术，其中存储器单元100的行120被刷新。当刷新整行时，强制电流几乎排他地流过存储逻辑高(二进制“1”)的所有晶体管。应指出，该刷新技术很适合于本发明的存储器单元和存储器阵列体系结构，因为强制电流的最优范围独立于刷新行中存储的数据(就是说，半数晶体管包含逻辑高而另一半包含逻辑低)。

注意，尽管图30图示了“分离源极”阵列体系结构，该技术亦适用于在此所述的其他阵列体系结构。为简短起见，有关刷新的讨论将不为这些其他阵列体系结构而重复。

在此描述和图示了许多发明。尽管已描述和图示了本发明的某些实施例、特征、材料、配置、属性和优点，但是应理解，根据说明书、图示和权利要求，本发明的许多其他以及不同和/或类似实施例、特征、材料、配置、属性、结构和优点是显然的。同样，在此所描述和图示的本发明的实施例、特征、材料、配置、属性、结构和优点不是穷尽的，并且应理解本发明的所述其他、类似以及不同的实施例、特征、材料、配置、属性、结构和优点处于本发明的范围内。

例如，如上所述，用以实施写入和读取操作的图示电压电平是示例性的。所示电压电平可以是相对或绝对的。就是说，例如使用其中所示电压，逻辑低可被写入晶体管102a(例如见图7A)或晶体管102b(例如见图7B)中。替代地，所示电压可以是相对的，因为例如每个电压电平可被增加或降低给定电压量(例如每个电压可被增加0.5伏)。

如上所述，半导体存储器器件专利申请的全部内容，例如包括在其中所描述和图示的特征、属性、体系结构、配置、材料、技术和优点，在此引入作为参考。

尽管本说明书的相当部分包括了针对N-沟道晶体管的细节(例如清除、写入、读取和禁止电压)，在此所述的本发明(及其实施例)完全适用于P-沟道晶体管。在这样的实施例中，体区18中的多数载流子是电子而少数载流子是空穴。事实上，存储器阵列可包括N-沟道、P-沟道和/或两类晶体管。而且，存储器阵列外围的电路(例如行和列地址解码器，在此未示出)可包括P-沟道和/或N-沟道晶体管，包括如晶体管14的晶体管。

注意，在P-沟道型晶体管被用作存储器阵列中的存储器单元12情况下，根据本披露内容，适当的清除、写入、读取和禁止电压对本领域的技术人员是公知的。因此，为简短起见，这些讨论将不被重复。

此外，存储器单元102(以及存储器阵列和矩阵40a-n)亦可采用在题为“Semiconductor Device”的非临时专利申请中描述和图示的结构、特征、属性、体系结构、配置、材料、技术和优点，其由Fazan和Okhonin于2004年2月18日提交，指定有序号10/487,157(以下称为“半导体器件专利申请”)。该半导体器件专利申请的全部内容，例如包括在其中所描述和图示的发明、特征、属性、体系结构、配置、材料、技术和优点，在此引入作为参考。

Claims (21)

1.一种半导体动态随机存取存储器单元，用于存储第一数据状态和第二数据状态，该存储器单元包括：

第一和第二晶体管，其中每个晶体管包括：

源区；

漏区；

体区，设置于源区和漏区之间且与之相邻，其中体区是电浮置的；以及

栅极，其与体区间隔开且电容耦合于体区；

其中每个晶体管包括表示体区中第一电荷的第一状态和表示体区中第二电荷的第二数据状态，以及

其中存储器单元：(1)在第一晶体管处于第一状态且第二晶体管处于第二状态时处于第一数据状态；以及(2)在第一晶体管处于第二状态且第二晶体管处于第一状态时处于第二数据状态。

2.权利要求1的半导体动态随机存取存储器单元，其中存储器单元包括两个输出，其包括连接到第一晶体管漏区的第一输出和连接到第二晶体管漏区的第二输出。

3.权利要求2的半导体动态随机存取存储器单元，其中第一晶体管的栅极连接到第二晶体管的栅极。

4.权利要求3的半导体动态随机存取存储器单元，其中第一晶体管的源区和第二晶体管的源区是相同区。

5.权利要求1的半导体动态随机存取存储器单元，其中存储器单元是通过施加第一控制信号到第一晶体管的栅极、且施加第二控制信号到第二晶体管的栅极而编程至第一数据状态，其中第一和第二控制信号包括不同的电压幅度。

6.权利要求1的半导体动态随机存取存储器单元，其中存储器单元包括两个输出，其包括连接到第一晶体管源区的第一输出和连接到第二晶体管源区的第二输出。

7.权利要求6的半导体动态随机存取存储器单元，其中第一晶体管的漏区和第二晶体管的漏区是相同区。

8.一种半导体存储器阵列，包括：

多个半导体动态随机存取存储器单元，以行和列的矩阵来排列，每个半导体动态随机存取存储器单元包括：

第一和第二晶体管，其中每个晶体管包括：

源区；

漏区；

体区，设置于源区和漏区之间且与之相邻，其中体区是电浮置的；以及

栅极，与体区间隔开且电容耦合于体区；

其中每个晶体管包括表示体区中第一电荷的第一状态和表示体区中第二电荷的第二数据状态；以及

其中每个存储器单元：(1)在其第一晶体管处于第一状态且其第二晶体管处于第二状态时处于第一数据状态，以及(2)在其第一晶体管处于第二状态且其第二晶体管处于第一状态时处于第二数据状态。

9.权利要求8的半导体存储器阵列，还包括比较器，其具有多个输入，用以感测多个半导体动态随机存取存储器单元的半导体动态随机存取存储器单元的第一和第二晶体管的状态，其中比较器的第一输入选择性地耦合于半导体动态随机存取存储器单元的第一晶体管，比较器的第二输入选择性地耦合于半导体动态随机存取存储器单元的第二晶体管。

10.权利要求8的半导体存储器阵列，其中半导体动态随机存取存储器单元行的至少一行包括源线，其连接到该行的半导体动态随机存取存储器单元的每一个。

11.权利要求8的半导体存储器阵列，其中半导体动态随机存取存储器单元的每一行包括关联源线，其仅连接到关联行的半导体动态随机存取存储器单元。

12.权利要求8的半导体存储器阵列，还包括：

比较器，具有多个输入，用以感测多个半导体动态随机存取存储器单元的半导体动态随机存取存储器单元的数据状态，其中比较器的第一输入选择性地耦合于半导体动态随机存取存储器单元的第一晶体管的漏区，比较器的第二输入选择性地耦合于半导体动态随机存取存储器单元的第二第一晶体管的漏极；以及

其中半导体动态随机存取存储器单元的每一行包括关联源线，其仅连接到该行的半导体动态随机存取存储器单元。

13.权利要求8的半导体存储器阵列，其中至少一个半导体动态随机存取存储器单元是通过执行半导体动态随机存取存储器单元的第一和第二晶体管的清除操作、然后执行写入操作而编程于第一数据状态，其中作为响应，半导体动态随机存取存储器单元的第一晶体管处于第一状态，半导体动态随机存取存储器单元的第二晶体管处于第二状态。

14.权利要求8的半导体存储器阵列，其中至少一个半导体动态随机存取存储器单元是通过首先将半导体动态随机存取存储器单元的第一和第二晶体管置于第一状态、随后将半导体动态随机存取存储器单元的第二晶体管置于第二状态中而编程于第一数据状态。

15.权利要求14的半导体存储器阵列，其中通过将写入禁止信号施加于包括半导体存储器阵列未选部分的半导体动态随机存取存储器单元的晶体管，在编程至少一个半导体动态随机存取存储器单元时，半导体存储器阵列的未选部分被维持于固定状态中。

16.权利要求8的半导体存储器阵列，其中每个半导体动态随机存取存储器单元包括两个输出，其包括连接到第一晶体管漏区的第一输出和连接到第二晶体管漏区的第二输出。

17.权利要求8的半导体存储器阵列，其中每个半导体动态随机存取存储器单元的第一晶体管的栅极和第二晶体管的栅极均被连接到关联的公共栅极线。

18.权利要求8的半导体存储器阵列，其中每个半导体动态随机存取存储器单元的第一晶体管的源区和第二晶体管的源区是相同区。

19.权利要求8的半导体存储器阵列，其中每个半导体动态随机存取存储器单元的第一晶体管的源区和第二晶体管的源区被连接到不同的源线。

20.权利要求8的半导体存储器阵列，其中每个半导体动态随机存取存储器单元包括两个输出，其包括连接到第一晶体管源区的第一输出和连接到第二晶体管源区的第二输出。

21.权利要求20的半导体存储器阵列，其中每个半导体动态随机存取存储器单元的第一晶体管的漏区和第二晶体管的漏区是相同区。

Images