JP2000012707A - 半導体記憶装置 - Google Patents
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Abstract
(57)【要約】
【課題】加工が容易で、かつ請う集積の可能な、漏電電
流の少ない半導体記憶装置を提供すること。 【解決手段】記憶素子列1のドレイン拡散領域２１と記
憶素子列2ドレイン拡散領域２２に挟まれたポリシリコ
ン１３は電源配線層８によりＶＳＳへ接続されている。
またポリシリコン１３をゲート端子に持ったセル列３
は、ソースとドレインを、記憶素子列1のドレイン拡散
領域２１と、記憶素子列2のドレイン拡散領域２２と共
有している。 【効果】複雑な構成のフィールド酸化膜を排除し、加工
が容易になる。また、拡散層の領域を小さくして記憶素
子の占有面積を縮小し、高密度の集積が可能になる。さ
らに、基板との漏電電流の可能性が少なくなり、余分な
消費電流を低減する。
流の少ない半導体記憶装置を提供すること。 【解決手段】記憶素子列1のドレイン拡散領域２１と記
憶素子列2ドレイン拡散領域２２に挟まれたポリシリコ
ン１３は電源配線層８によりＶＳＳへ接続されている。
またポリシリコン１３をゲート端子に持ったセル列３
は、ソースとドレインを、記憶素子列1のドレイン拡散
領域２１と、記憶素子列2のドレイン拡散領域２２と共
有している。 【効果】複雑な構成のフィールド酸化膜を排除し、加工
が容易になる。また、拡散層の領域を小さくして記憶素
子の占有面積を縮小し、高密度の集積が可能になる。さ
らに、基板との漏電電流の可能性が少なくなり、余分な
消費電流を低減する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置の記
憶素子に関する。
憶素子に関する。
【０００２】
【従来の技術】従来の読み出し専用の半導体記憶装置
は、記憶素子を構成するＭＯＳ型半導体のドレイン拡散
層と、拡散層の上層に配置される配線層とをコンタクト
で接続するか否かによってデータのプログラムミングを
行い、隣り合う記憶素子間にフィールド酸化膜を配置さ
せることによって各々のデータを分離していた。
は、記憶素子を構成するＭＯＳ型半導体のドレイン拡散
層と、拡散層の上層に配置される配線層とをコンタクト
で接続するか否かによってデータのプログラムミングを
行い、隣り合う記憶素子間にフィールド酸化膜を配置さ
せることによって各々のデータを分離していた。
【０００３】この従来の読み出し専用半導体記憶装置の
記憶素子列を図５に示す。
記憶素子列を図５に示す。
【０００４】記憶素子１１と記憶素子１２は同一のソー
ス拡散領域４１、及び独立したドレイン拡散領域５１、
５２、さらにゲートポリシリコン６１、６２で構成され
たＭＯＳ型半導体である。記憶素子１１及び記憶素子１
２を第１の方向Ａに複数配置することによって記憶素子
列１００を構成している。記憶素子列１００中にある８
つの記憶素子は全て同一のソース拡散領域４１を持ち、
ドレイン拡散領域は各々で個別に持ち、ゲートポリシリ
コン６１、６２は上下の記憶素子同士で共通となってい
る。この記憶素子列１００は第２の方向Ｂに沿って複数
配置されている。第１の方向に沿って配線された配線層
７１〜７４はゲートポリシリコン６１〜６４に、コンタ
クト、第一の配線層、ホール、第１の配線層の上層の第
2の配線層、の順に接続され、記憶素子の選択、非選択
の信号を送る。第２の方向に沿って配線された第２の配
線層８１〜８４は第1層の配線層によりコンタクトの配
置してあるドレイン拡散領域と接続し、配線層７１〜７
４によって制御された記憶素子のデータを出力する。こ
れら拡散領域はフィールド酸化膜に囲まれている。
ス拡散領域４１、及び独立したドレイン拡散領域５１、
５２、さらにゲートポリシリコン６１、６２で構成され
たＭＯＳ型半導体である。記憶素子１１及び記憶素子１
２を第１の方向Ａに複数配置することによって記憶素子
列１００を構成している。記憶素子列１００中にある８
つの記憶素子は全て同一のソース拡散領域４１を持ち、
ドレイン拡散領域は各々で個別に持ち、ゲートポリシリ
コン６１、６２は上下の記憶素子同士で共通となってい
る。この記憶素子列１００は第２の方向Ｂに沿って複数
配置されている。第１の方向に沿って配線された配線層
７１〜７４はゲートポリシリコン６１〜６４に、コンタ
クト、第一の配線層、ホール、第１の配線層の上層の第
2の配線層、の順に接続され、記憶素子の選択、非選択
の信号を送る。第２の方向に沿って配線された第２の配
線層８１〜８４は第1層の配線層によりコンタクトの配
置してあるドレイン拡散領域と接続し、配線層７１〜７
４によって制御された記憶素子のデータを出力する。こ
れら拡散領域はフィールド酸化膜に囲まれている。
【０００５】同図に示すように、記憶素子１２と記憶素
子１９のドレイン拡散領域の間にフィールド酸化膜領域
があり、各々のドレイン拡散領域を独立して配置させる
事により記憶素子１１と記憶素子１２の様に隣り合う記
憶素子のデータは分離されていた。
子１９のドレイン拡散領域の間にフィールド酸化膜領域
があり、各々のドレイン拡散領域を独立して配置させる
事により記憶素子１１と記憶素子１２の様に隣り合う記
憶素子のデータは分離されていた。
【０００６】
【発明が解決しようとする課題】しかしながら、図５に
示す読み出し専用半導体装置は、レイアウトの形状が複
雑になる構造をしており、製造工程において加工するこ
とが困難であった。
示す読み出し専用半導体装置は、レイアウトの形状が複
雑になる構造をしており、製造工程において加工するこ
とが困難であった。
【０００７】図６に示すように、三方向をフィールド酸
化膜に囲まれた拡散領域５２の様な部分は、複雑な形状
のフィールド酸化膜の形成が困難であることから、後工
程の拡散層形成がうまく形成できなくなる。特にコンタ
クトの周りの拡散領域が小さくなり、コンタクトからフ
ィールド酸化膜までの距離ａが短くなるので、コンタク
トが基板へつながってしまい、コンタクトから基板への
漏電電流が大きかった。
化膜に囲まれた拡散領域５２の様な部分は、複雑な形状
のフィールド酸化膜の形成が困難であることから、後工
程の拡散層形成がうまく形成できなくなる。特にコンタ
クトの周りの拡散領域が小さくなり、コンタクトからフ
ィールド酸化膜までの距離ａが短くなるので、コンタク
トが基板へつながってしまい、コンタクトから基板への
漏電電流が大きかった。
【０００８】また、漏電電流の消費量を小さくするため
に拡散領域を大きくとると、記憶素子の微細化が困難と
なり近年の高集積化に反していた。
に拡散領域を大きくとると、記憶素子の微細化が困難と
なり近年の高集積化に反していた。
【０００９】そこで、本発明の目的とするところは、隣
り合う記憶素子のドレイン間のフィールド酸化膜領域に
ソース電位に接続されたポリシリコンを包含すること
で、拡散のフィールド酸化膜に囲まれる領域を減らし、
製造工程においての加工を容易にした半導体記憶装置を
提供することにある。
り合う記憶素子のドレイン間のフィールド酸化膜領域に
ソース電位に接続されたポリシリコンを包含すること
で、拡散のフィールド酸化膜に囲まれる領域を減らし、
製造工程においての加工を容易にした半導体記憶装置を
提供することにある。
【００１０】本発明の他の目的は、データを隔離するた
めの記憶素子のドレイン間のフィールド酸化膜領域を、
ゲートにソース電位を供給したＭＯＳ型半導体で代行す
ることにより、記憶素子のドレインの拡散領域を狭くし
高密度の記憶素子の配置が可能な半導体記憶装置を提供
することにある。
めの記憶素子のドレイン間のフィールド酸化膜領域を、
ゲートにソース電位を供給したＭＯＳ型半導体で代行す
ることにより、記憶素子のドレインの拡散領域を狭くし
高密度の記憶素子の配置が可能な半導体記憶装置を提供
することにある。
【００１１】さらに本発明の目的は、コンタクトとフィ
ールド酸化膜間の漏電消費電流の少ない半導体記憶装置
を提供することにある。
ールド酸化膜間の漏電消費電流の少ない半導体記憶装置
を提供することにある。
【００１２】
【課題を解決するための手段】本発明の半導体記憶装置
は、第１の記憶素子である第１のＭＯＳ型半導体と、第
２の記憶素子である第２のＭＯＳ型半導体と、ゲート端
子をソース電位に接続してデータの導通を遮断する手段
を持つ第３のＭＯＳ型半導体と、を有し、第３のＭＯＳ
型半導体のゲート端子を除く２つの端子が第１のＭＯＳ
型半導体と第２のＭＯＳ型半導体のドレイン端子にそれ
ぞれ接続されたことを特徴とする。
は、第１の記憶素子である第１のＭＯＳ型半導体と、第
２の記憶素子である第２のＭＯＳ型半導体と、ゲート端
子をソース電位に接続してデータの導通を遮断する手段
を持つ第３のＭＯＳ型半導体と、を有し、第３のＭＯＳ
型半導体のゲート端子を除く２つの端子が第１のＭＯＳ
型半導体と第２のＭＯＳ型半導体のドレイン端子にそれ
ぞれ接続されたことを特徴とする。
【００１３】また本発明の半導体記憶装置は、半導体基
板上にて、第１の方向に沿って設けられた複数のＭＯＳ
型半導体から記憶素子列が構成され、前記第１の方向と
直交する第２の方向に沿ってソース電極が共通になるよ
うに対象に配列された１対の記憶素子列と、前記第１の
方向に沿って設けられた複数のＭＯＳ型半導体からセル
列が構成され、ゲート端子がソース電位と接続されたデ
ータを遮断する手段を持つセル列と、前記記憶素子列の
ゲート端子と接続される前記第１の方向に沿って配線さ
れた第１の配線層と、前記記憶素子列のドレイン端子か
らデータを抽出する事が可能な前記第２の方向に沿って
配線された第２の配線層と、を有することを特徴とす
る。
板上にて、第１の方向に沿って設けられた複数のＭＯＳ
型半導体から記憶素子列が構成され、前記第１の方向と
直交する第２の方向に沿ってソース電極が共通になるよ
うに対象に配列された１対の記憶素子列と、前記第１の
方向に沿って設けられた複数のＭＯＳ型半導体からセル
列が構成され、ゲート端子がソース電位と接続されたデ
ータを遮断する手段を持つセル列と、前記記憶素子列の
ゲート端子と接続される前記第１の方向に沿って配線さ
れた第１の配線層と、前記記憶素子列のドレイン端子か
らデータを抽出する事が可能な前記第２の方向に沿って
配線された第２の配線層と、を有することを特徴とす
る。
【００１４】さらに本発明の半導体記憶装置は、前記第
２の方向に沿って交互に配列された前記１対の記憶素子
列と、前記セル列の隣り合うチャネルが共通のチャネル
で構成されたことを特徴とする。
２の方向に沿って交互に配列された前記１対の記憶素子
列と、前記セル列の隣り合うチャネルが共通のチャネル
で構成されたことを特徴とする。
【００１５】
【発明の実施の形態】（第１実施例）図３は、本発明の
半導体記憶装置の第１実施例である。同図において、Ｎ
チャネルのＭＯＳ型半導体１及び２はソース端子がＶＳ
Ｓに接続されている。ＮチャネルのＭＯＳ型半導体３は
ゲート端子がＶＳＳに接続され、ドレイン端子とソース
端子は、ＭＯＳ型半導体１と２のドレインに接続され、
ＭＯＳ型半導体１と２に挟まれるように接続されてい
る。尚、図３は半導体記憶装置の記憶素子の一部を表わ
しており、ＭＯＳ型半導体１と２は各々１つのデータを
持つ記憶素子である。ＭＯＳ型半導体１と２のゲート端
子にはそれぞれデータの読み出し命令の信号を受け取る
ワード線が接続され、例えばワード線７ａによりＭＯＳ
型半導体１のゲート端子にデータの読み出し信号である
１が入力されると、ＭＯＳ型半導体１は導通状態とな
り、信号０がＭＯＳ型半導体１のドレイン端子に現れ
る。ＭＯＳ型半導体１のドレイン端子はビット線６が接
続されているので、信号０はビット線６に出力される。
ワード線７ａによりＭＯＳ型半導体１のゲート端子に非
読み出し信号の０が入力された場合は、ＭＯＳ型半導体
１は遮断状態になるので、ドレイン端子には何も信号が
現れず、ビット線６の出力信号はプルアップ線Ｐにより
１となる。同様に、ワード線７ｂによりＭＯＳ型半導体
２のゲート端子に読み出し信号の１が入力されると、Ｍ
ＯＳ型半導体２は導通状態となり、信号０がＭＯＳ型半
導体２のドレイン端子に現れる。しかしＭＯＳ型半導体
２のドレイン端子はビット線６に接続されておらず開放
状態であるので、ビット線６の出力信号はプルアップ線
７により１となる。ワード線７ｂに非読み出し信号の０
が入力されても、ＭＯＳ型半導体２のドレイン端子には
出力が現れないので、ビット線６の出力はプルアップ線
７により１となる。このとき、ＭＯＳ型半導体１とＭＯ
Ｓ型半導体２の各出力データ間での干渉が起こらぬよ
う、ゲート端子には同時に読み出し信号が入力されるこ
とがないように制御してある。各記憶素子のデータの内
容は、ソース端子がＶＳＳに接続されたＮチャネルＭＯ
Ｓ型半導体のドレイン端子とビット線を接続するか否か
によって決まり、接続された場合は０を、開放されたと
きは１のデータを記憶しているとみなす。また、ＭＯＳ
型半導体１及び２はドレイン端子がＭＯＳ型半導体３に
接続されているが、ＭＯＳ型半導体３は常に遮断常態に
あるので、ＭＯＳ型半導体３はＭＯＳ型半導体１及び２
の出力信号を切り離す役割を果たしている。
半導体記憶装置の第１実施例である。同図において、Ｎ
チャネルのＭＯＳ型半導体１及び２はソース端子がＶＳ
Ｓに接続されている。ＮチャネルのＭＯＳ型半導体３は
ゲート端子がＶＳＳに接続され、ドレイン端子とソース
端子は、ＭＯＳ型半導体１と２のドレインに接続され、
ＭＯＳ型半導体１と２に挟まれるように接続されてい
る。尚、図３は半導体記憶装置の記憶素子の一部を表わ
しており、ＭＯＳ型半導体１と２は各々１つのデータを
持つ記憶素子である。ＭＯＳ型半導体１と２のゲート端
子にはそれぞれデータの読み出し命令の信号を受け取る
ワード線が接続され、例えばワード線７ａによりＭＯＳ
型半導体１のゲート端子にデータの読み出し信号である
１が入力されると、ＭＯＳ型半導体１は導通状態とな
り、信号０がＭＯＳ型半導体１のドレイン端子に現れ
る。ＭＯＳ型半導体１のドレイン端子はビット線６が接
続されているので、信号０はビット線６に出力される。
ワード線７ａによりＭＯＳ型半導体１のゲート端子に非
読み出し信号の０が入力された場合は、ＭＯＳ型半導体
１は遮断状態になるので、ドレイン端子には何も信号が
現れず、ビット線６の出力信号はプルアップ線Ｐにより
１となる。同様に、ワード線７ｂによりＭＯＳ型半導体
２のゲート端子に読み出し信号の１が入力されると、Ｍ
ＯＳ型半導体２は導通状態となり、信号０がＭＯＳ型半
導体２のドレイン端子に現れる。しかしＭＯＳ型半導体
２のドレイン端子はビット線６に接続されておらず開放
状態であるので、ビット線６の出力信号はプルアップ線
７により１となる。ワード線７ｂに非読み出し信号の０
が入力されても、ＭＯＳ型半導体２のドレイン端子には
出力が現れないので、ビット線６の出力はプルアップ線
７により１となる。このとき、ＭＯＳ型半導体１とＭＯ
Ｓ型半導体２の各出力データ間での干渉が起こらぬよ
う、ゲート端子には同時に読み出し信号が入力されるこ
とがないように制御してある。各記憶素子のデータの内
容は、ソース端子がＶＳＳに接続されたＮチャネルＭＯ
Ｓ型半導体のドレイン端子とビット線を接続するか否か
によって決まり、接続された場合は０を、開放されたと
きは１のデータを記憶しているとみなす。また、ＭＯＳ
型半導体１及び２はドレイン端子がＭＯＳ型半導体３に
接続されているが、ＭＯＳ型半導体３は常に遮断常態に
あるので、ＭＯＳ型半導体３はＭＯＳ型半導体１及び２
の出力信号を切り離す役割を果たしている。
【００１６】図３の半導体記憶装置は半導体基板上で、
図４に示すような構造をしている。ＭＯＳ型半導体１、
２および３のゲート端子となるポリシリコン１１〜１３
は同図のように配置されおり、各ポリシリコンを挟むよ
うにＮチャネルの拡散領域２０〜２３が配置されてい
る。拡散領域２０〜２３の周りはフィールド酸化膜で囲
まれている。ＭＯＳ型半導体１のソースとなる拡散領域
２０と、ＭＯＳ型半導体２のソースとなる２３と、ポリ
シリコン１３はコンタクトによって第１層の電源配線層
８でＶＳＳと接続されている。拡散領域２１はコンタク
トにより第１層の配線層ビット線６と接続され、データ
０を記憶しているＭＯＳ型半導体１のドレインとなって
いる。ポリシリコン１１は、第２層の配線層ワード線７
ａと、ポリシリコン１２は第２層の配線層ワード線７ｂ
とホール、第１層の配線層、及びコンタクトによって接
続されている。
図４に示すような構造をしている。ＭＯＳ型半導体１、
２および３のゲート端子となるポリシリコン１１〜１３
は同図のように配置されおり、各ポリシリコンを挟むよ
うにＮチャネルの拡散領域２０〜２３が配置されてい
る。拡散領域２０〜２３の周りはフィールド酸化膜で囲
まれている。ＭＯＳ型半導体１のソースとなる拡散領域
２０と、ＭＯＳ型半導体２のソースとなる２３と、ポリ
シリコン１３はコンタクトによって第１層の電源配線層
８でＶＳＳと接続されている。拡散領域２１はコンタク
トにより第１層の配線層ビット線６と接続され、データ
０を記憶しているＭＯＳ型半導体１のドレインとなって
いる。ポリシリコン１１は、第２層の配線層ワード線７
ａと、ポリシリコン１２は第２層の配線層ワード線７ｂ
とホール、第１層の配線層、及びコンタクトによって接
続されている。
【００１７】図４の様に、従来ＭＯＳ型半導体１と２の
間にあった、データの切り離しをしていたフィールド酸
化膜領域に、ポリシリコン１３を配置することにより、
フィールド酸化膜の形成が容易になり、拡散領域の形状
に及ぼす影響が少なくなった。よって、コンタクトから
フィールド酸化膜までの距離ａを短くすることが可能と
なった。
間にあった、データの切り離しをしていたフィールド酸
化膜領域に、ポリシリコン１３を配置することにより、
フィールド酸化膜の形成が容易になり、拡散領域の形状
に及ぼす影響が少なくなった。よって、コンタクトから
フィールド酸化膜までの距離ａを短くすることが可能と
なった。
【００１８】また、ＭＯＳ型半導体１のドレインの拡散
領域２１と、ＭＯＳ型半導体２のドレインの拡散領域２
２を、ＭＯＳ型半導体３のドレイン及びソースと共有す
ることで、３つのＭＯＳ型半導体を有しているにも関わ
らず、２つ分のＭＯＳ型半導体の占有面積で実現してい
る。
領域２１と、ＭＯＳ型半導体２のドレインの拡散領域２
２を、ＭＯＳ型半導体３のドレイン及びソースと共有す
ることで、３つのＭＯＳ型半導体を有しているにも関わ
らず、２つ分のＭＯＳ型半導体の占有面積で実現してい
る。
【００１９】（第２実施例）本発明第２の実施例を図１
に示す。同図は図４に示した半導体記憶装置を複数アレ
イしたもので、説明の便宜上、横方向に４つ並べたもの
を中心に、上下に記憶素子を１列づつ配置したものを表
わしている。
に示す。同図は図４に示した半導体記憶装置を複数アレ
イしたもので、説明の便宜上、横方向に４つ並べたもの
を中心に、上下に記憶素子を１列づつ配置したものを表
わしている。
【００２０】記憶素子列１の上辺にソースの拡散領域を
共有した記憶素子列３が配置されている。記憶素子列１
と記憶素子列３はソース拡散領域を中心に対象に配置さ
れた形となっている。同様に記憶素子列２の下辺にもソ
ース拡散領域を共有し、そのソース拡散領域を中心とし
た対称の位置に記憶素子列４が配置されている。ポリシ
リコン１１と１３、ポリシリコン１２と１３の間に拡散
領域とフィールド酸化膜がマス目状に配置されている。
ソースとなる拡散領域２０と２３、ポリシリコン１３は
コンタクトによって第１層の電源配線層８でＶＳＳと接
続されている。拡散領域２１ａ、２１ｃ、２２ｂ、２２
ｄは、コンタクトにより第１層の配線層ビット線６ａ、
６ｂ、６ｃ、６ｄとそれぞれ接続され、データ０を記憶
したドレイン拡散領域である。拡散領域２１ｂ、２１
ｄ、２２ａ、２２ｃは、データ１を保有したドレイン拡
散領域である。記憶素子列３及び４は全てデータ１を保
有している。ポリシリコン１１、１２、１３、１４は、
第２層の配線層、ホール、第１層の配線層で構成された
ワード線７ａ、７ｂ、７ｃ、７ｄとコンタクトによって
接続されている。さらに、これら拡散層はフィールド酸
化膜に囲まれている。
共有した記憶素子列３が配置されている。記憶素子列１
と記憶素子列３はソース拡散領域を中心に対象に配置さ
れた形となっている。同様に記憶素子列２の下辺にもソ
ース拡散領域を共有し、そのソース拡散領域を中心とし
た対称の位置に記憶素子列４が配置されている。ポリシ
リコン１１と１３、ポリシリコン１２と１３の間に拡散
領域とフィールド酸化膜がマス目状に配置されている。
ソースとなる拡散領域２０と２３、ポリシリコン１３は
コンタクトによって第１層の電源配線層８でＶＳＳと接
続されている。拡散領域２１ａ、２１ｃ、２２ｂ、２２
ｄは、コンタクトにより第１層の配線層ビット線６ａ、
６ｂ、６ｃ、６ｄとそれぞれ接続され、データ０を記憶
したドレイン拡散領域である。拡散領域２１ｂ、２１
ｄ、２２ａ、２２ｃは、データ１を保有したドレイン拡
散領域である。記憶素子列３及び４は全てデータ１を保
有している。ポリシリコン１１、１２、１３、１４は、
第２層の配線層、ホール、第１層の配線層で構成された
ワード線７ａ、７ｂ、７ｃ、７ｄとコンタクトによって
接続されている。さらに、これら拡散層はフィールド酸
化膜に囲まれている。
【００２１】図１のように３方向フィールド酸化膜に囲
まれた拡散層がなくなることにより、従来加工時に問題
となっていたフィールド酸化膜の形状が拡散層の形成に
及ぼす影響が大幅に減少した。図１に示した半導体記憶
装置の加工後の様子を図２に示す。拡散層の周りを囲む
フィールド酸化膜が３方向から２方向になったことによ
り、フィールド酸化膜は図１の形状に近い加工がされる
ようになった。よって３方向囲まれていたときに比べ、
加工後の拡散層の領域はあまり小さくならずにすむ。特
に、コンタクトとフィールド酸化膜までの余裕を大きく
取る必要がなくなり、拡散層の領域を小さくできるので
上下のセル間が縮められ面積を小さくできる。
まれた拡散層がなくなることにより、従来加工時に問題
となっていたフィールド酸化膜の形状が拡散層の形成に
及ぼす影響が大幅に減少した。図１に示した半導体記憶
装置の加工後の様子を図２に示す。拡散層の周りを囲む
フィールド酸化膜が３方向から２方向になったことによ
り、フィールド酸化膜は図１の形状に近い加工がされる
ようになった。よって３方向囲まれていたときに比べ、
加工後の拡散層の領域はあまり小さくならずにすむ。特
に、コンタクトとフィールド酸化膜までの余裕を大きく
取る必要がなくなり、拡散層の領域を小さくできるので
上下のセル間が縮められ面積を小さくできる。
【００２２】また、基板とコンタクト間での漏電電流の
流れる可能性も少なくなり、余分な漏電電流の消費量が
少なくなる。消費電力の小さい半導体記憶装置を実現す
ることが可能となった。
流れる可能性も少なくなり、余分な漏電電流の消費量が
少なくなる。消費電力の小さい半導体記憶装置を実現す
ることが可能となった。
【００２３】
【発明の効果】以上述べたように本発明の半導体記憶装
置によれば、複雑な構成のフィールド酸化膜を排除し、
加工が容易になるという効果がある。
置によれば、複雑な構成のフィールド酸化膜を排除し、
加工が容易になるという効果がある。
【００２４】また、拡散層の領域を小さくして記憶素子
の占有面積を縮小し、高密度の集積が可能になるという
効果がある。
の占有面積を縮小し、高密度の集積が可能になるという
効果がある。
【００２５】さらに、基板との漏電電流の可能性が少な
くなり、余分な消費電流を低減するという効果がある。
くなり、余分な消費電流を低減するという効果がある。
【図１】本発明の第2実施例を示す半導体記憶装置の基
板上での構成図。
板上での構成図。
【図２】本発明の第2の実施例に関わる半導体記憶装置
の加工図。
の加工図。
【図３】本発明の第1の実施例を示す半導体記憶装置の
構成図。
構成図。
【図４】本発明の第1の実施例を示す半導体記憶装置の
基板上での構成図。
基板上での構成図。
【図５】従来例を示す半導体記憶装置の基板上での構成
図。
図。
【図６】従来例を示す半導体記憶装置の加工図。
１、２、４、５、１００、１０１、１０２、１０３・・
・記憶素子または記憶素子列 ３・・・セルまたはセル列 ６、６ａ、６ｂ、６ｃ、６ｄ・・・ビット線 ７ａ、７ｂ、７ｃ、７ｄ・・・ワード線 ８・・・電源配線 １１、１２、１３、３０１、３０２、３０３、３０４・
・・ポリシリコン ２０、２１、２２、２３、２１ａ２１ｂ、２１ｃ、２１
ｄ、２２ａ、２２ｂ、２２ｃ、２２ｄ、２０１、２０２
・・・拡散領域 Ｐ・・・プルアップ線 ａ・・・コンタクト、フィールド酸化膜間
・記憶素子または記憶素子列 ３・・・セルまたはセル列 ６、６ａ、６ｂ、６ｃ、６ｄ・・・ビット線 ７ａ、７ｂ、７ｃ、７ｄ・・・ワード線 ８・・・電源配線 １１、１２、１３、３０１、３０２、３０３、３０４・
・・ポリシリコン ２０、２１、２２、２３、２１ａ２１ｂ、２１ｃ、２１
ｄ、２２ａ、２２ｂ、２２ｃ、２２ｄ、２０１、２０２
・・・拡散領域 Ｐ・・・プルアップ線 ａ・・・コンタクト、フィールド酸化膜間
Claims (5)
- 【請求項１】第１の記憶素子である第１のＭＯＳ型半導
体と、第２の記憶素子である第２のＭＯＳ型半導体と、
ゲート端子をソース電位に接続してデータの導通を遮断
する手段を持つ第３のＭＯＳ型半導体と、を有し、第３
のＭＯＳ型半導体のゲート端子を除く２つの端子が第１
のＭＯＳ型半導体と第２のＭＯＳ型半導体のドレイン端
子にそれぞれ接続されたことを特徴とする半導体記憶装
置。 - 【請求項２】請求項１記載の半導体記憶装置において、
第１のＭＯＳ型半導体のドレインと第３のＭＯＳ型半導
体のソースまたはドレインとが接続され、第２のＭＯＳ
型半導体のドレインと第３のＭＯＳ型半導体のソースま
たはドレインとが接続された回路が、第１の方向、及び
第１の方向と直交する第２の方向に沿って複数配列され
た事を特徴とする半導体記憶装置。 - 【請求項３】半導体基板上にて、第１の方向に沿って設
けられた複数のＭＯＳ型半導体から記憶素子列が構成さ
れ、前記第１の方向と直交する第２の方向に沿ってソー
ス電極が共通になるように対象に配列された１対の記憶
素子列と、前記第１の方向に沿って設けられた複数のＭ
ＯＳ型半導体からセル列が構成され、ゲート端子がソー
ス電位と接続されたデータを遮断する手段を持つセル列
と、前記記憶素子列のゲート端子と接続される前記第１
の方向に沿って配線された第１の配線層と、前記記憶素
子列のドレイン端子からデータを抽出する事が可能な前
記第２の方向に沿って配線された第２の配線層と、を有
することを特徴とする半導体記憶装置。 - 【請求項４】請求項３記載の半導体記憶装置において、
前記１対の憶素子列、前記セル列を、その順で交互に前
記第２の方向に沿って複数配列したことを特徴とする半
導体記憶装置。 - 【請求項５】請求項４記載の半導体記憶装置において、
前記第２の方向に沿って交互に配列された前記１対の記
憶素子列と、前記セル列の隣り合うチャネルが共通のチ
ャネルで構成されたことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17928298A JP2000012707A (ja) | 1998-06-25 | 1998-06-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17928298A JP2000012707A (ja) | 1998-06-25 | 1998-06-25 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012707A true JP2000012707A (ja) | 2000-01-14 |
Family
ID=16063117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17928298A Withdrawn JP2000012707A (ja) | 1998-06-25 | 1998-06-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012707A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116571B2 (en) | 2002-02-20 | 2006-10-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009206473A (ja) * | 2008-02-28 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co Ltd | 新規ｒｏｍセルアレイ構造 |
-
1998
- 1998-06-25 JP JP17928298A patent/JP2000012707A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7116571B2 (en) | 2002-02-20 | 2006-10-03 | Renesas Technology Corp. | Semiconductor integrated circuit |
| US7324397B2 (en) | 2002-02-20 | 2008-01-29 | Renesas Technology Corp. | Semiconductor integrated circuit |
| JP2009206473A (ja) * | 2008-02-28 | 2009-09-10 | Taiwan Semiconductor Manufacturing Co Ltd | 新規ｒｏｍセルアレイ構造 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041122 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041130 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050128 |