JP2009206473A - 新規romセルアレイ構造 - Google Patents
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Abstract
【解決手段】半導体メモリセルアレイは、長尺状に連続する活性領域220と、活性領域220に形成され、第1のメモリセル210[i]を構成する第1トランジスタと、活性領域220に形成され、第2のメモリセル210[i+1]を構成する第2トランジスタとを備える。第2のメモリセル210[i+1]は、活性領域220の長尺方向に沿って第1のメモリセル210[i]に最も近接する。半導体メモリセルアレイはさらに、第1及び第2トランジスタ間において活性領域220上に形成された分離ゲート235を備える。分離ゲート235は第1及び第2トランジスタのゲートとほぼ同じ構造を有し、所定電圧の供給を受けることにより、活性領域220において分離ゲート235の下方の部分を流れる活性電流を遮断する。
【選択図】図2B
Description
本発明の別の態様によれば、メモリセルの状態は、メモリセルのソースをVSSに接続するビアが設けられるかどうかによって決定される。
本発明の更に別の態様によれば、メモリセルの状態は、メモリセルのドレインを対応するビットラインに接続するビアが設けられるかどうかによって決定される。
Claims (23)
- 半導体メモリセルアレイであって、
長尺状に連続する活性領域と、
前記活性領域に形成され、第1の単一トランジスタメモリセルを構成する第1トランジスタと、
同じく前記活性領域に形成され、第2の単一トランジスタメモリセルを構成し、かつ前記活性領域の長尺方向に沿って前記第1の単一トランジスタメモリセルに最も近接するメモリセルである第2トランジスタと、
前記第1トランジスタと前記第2トランジスタとの間において前記活性領域上に形成された分離ゲートと、を備え、
前記分離ゲートは前記第1及び第2トランジスタのゲートとほぼ同じ構造を有し、かつ所定電圧の供給を受けることにより、前記活性領域において前記分離ゲートの下方の部分を流れる活性電流を遮断する、半導体メモリセルアレイ。 - 前記第1及び第2トランジスタはNMOSトランジスタであり、前記所定電圧は接地電位(VSS)である、請求項1記載の半導体メモリセルアレイ。
- 前記第1及び第2トランジスタのゲート、並びに前記分離ゲートがポリシリコンにより形成されている、請求項1記載の半導体メモリセルアレイ。
- 前記長尺方向に延び、前記第1及び第2トランジスタのドレインに接続されたビットラインを更に備え、前記第1トランジスタのソースには前記所定電圧が供給されているが、前記第2トランジスタのソースには前記所定電圧が供給されていない、請求項1記載の半導体メモリセルアレイ。
- 前記所定電圧は一つ又は複数のコンタクトを通じて前記第1トランジスタのソースに供給されており、前記第2トランジスタのソースにはコンタクトが設けられていない、請求項4記載の半導体メモリセルアレイ。
- 前記所定電圧は、前記第1トランジスタのソースから第1金属層の第1金属領域に達する一つ又は複数のコンタクト、及び前記第1金属層の前記第1金属領域と第2金属層の第2金属領域との間の一つ又は複数のビアを通じて前記第1トランジスタのソースに供給されており、前記第2トランジスタのソースから前記所定電圧に達する所望の接続経路にはビアが設けられていないことにより前記第2トランジスタのソースには前記所定電圧が供給されていない、請求項4記載の半導体メモリセルアレイ。
- 前記ビットラインは前記第2金属層に形成されており、前記第2金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項6記載の半導体メモリセルアレイ。
- 前記長尺方向に延びるビットラインを更に備え、前記第1及び第2トランジスタのソースに前記所定電圧が供給されており、前記第1トランジスタのドレインには前記ビットラインが接続されているが、前記第2トランジスタのドレインには前記ビットラインが接続されていない、請求項1記載の半導体メモリセルアレイ。
- 前記ビットラインは一つ又は複数のコンタクトを通じて前記第1トランジスタのドレインに接続されており、前記第2トランジスタのドレインにはコンタクトが設けられていない、請求項8記載の半導体メモリセルアレイ。
- 前記ビットラインは、前記第1トランジスタのドレインから第3金属層の第3金属領域に達する一つ又は複数のコンタクト、及び前記第3金属層の前記第3金属領域と第4金属層の第4金属領域との間の一つ又は複数のビアを通じて前記第1トランジスタのドレインに接続されており、前記第2トランジスタのドレインから前記ビットラインに達する所望の接続経路にはビアが設けられていないことにより前記第2トランジスタのドレインには前記ビットラインが接続されていない、請求項8記載の半導体メモリセルアレイ。
- 前記ビットラインは前記第4金属層に形成されており、前記第4金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項10記載の半導体メモリセルアレイ。
- 前記半導体メモリは読み出し専用メモリである、請求項1記載の半導体メモリセルアレイ。
- 半導体読み出し専用メモリセルアレイであって、
長尺状に連続する活性領域と、
前記活性領域に形成され、第1の単一トランジスタメモリセルを構成する第1トランジスタと、
同じく前記活性領域に形成され、第2の単一トランジスタメモリセルを構成し、かつ前記活性領域の長尺方向に沿って前記第1の単一トランジスタメモリセルに最も近接するメモリセルである第2トランジスタと、
前記第1トランジスタと前記第2トランジスタとの間において前記活性領域上に形成された分離ゲートと、を備え、
前記分離ゲートは前記第1及び第2トランジスタのゲートとほぼ同じ構造を有し、かつ所定電圧の供給を受けることにより、前記活性領域において前記分離ゲートの下方の部分を流れる活性電流を遮断する、半導体読み出し専用メモリセルアレイ。 - 前記第1及び第2トランジスタはNMOSトランジスタであり、前記所定電圧は接地電位(VSS)である、請求項13記載の半導体読み出し専用メモリセルアレイ。
- 前記第1及び第2トランジスタのゲート、並びに前記分離ゲートがポリシリコンにより形成されている、請求項13記載の半導体読み出し専用メモリセルアレイ。
- 前記長尺方向に延び、前記第1及び第2トランジスタのドレインに接続されたビットラインを更に備え、前記第1トランジスタのソースには前記所定電圧が供給されているが、前記第2トランジスタのソースには前記所定電圧が供給されていない、請求項13記載の半導体読み出し専用メモリセルアレイ。
- 前記所定電圧は一つ又は複数のコンタクトを通じて前記第1トランジスタのソースに供給されており、前記第2トランジスタのソースにはコンタクトが設けられていない、請求項16記載の半導体読み出し専用メモリセルアレイ。
- 前記所定電圧は、前記第1トランジスタのソースから第1金属層の第1金属領域に達する一つ又は複数のコンタクト、及び前記第1金属層の前記第1金属領域と第2金属層の第2金属領域との間の一つ又は複数のビアを通じて前記第1トランジスタのソースに供給されており、前記第2トランジスタのソースから前記所定電圧に達する所望の接続経路にはビアが設けられていないことにより前記第2トランジスタのソースには前記所定電圧が供給されていない、請求項16記載の半導体読み出し専用メモリセルアレイ。
- 前記ビットラインは前記第2金属層に形成されており、前記第2金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項18記載の半導体読み出し専用メモリセルアレイ。
- 前記長尺方向に延びるビットラインを更に備え、前記第1及び第2トランジスタのソースに前記所定電圧が供給されており、前記第1トランジスタのドレインには前記ビットラインが接続されているが、前記第2トランジスタのドレインには前記ビットラインが接続されていない、請求項13記載の半導体読み出し専用メモリセルアレイ。
- 前記ビットラインは一つ又は複数のコンタクトを通じて前記第1トランジスタのドレインに接続されており、前記第2トランジスタのドレインにはコンタクトが設けられていない、請求項20記載の半導体読み出し専用メモリセルアレイ。
- 前記ビットラインは、前記第1トランジスタのドレインから第3金属層の第3金属領域に達する一つ又は複数のコンタクト、及び前記第3金属層の前記第3金属領域と第4金属層の第4金属領域との間の一つ又は複数のビアを通じて前記第1トランジスタのドレインに接続されており、前記第2トランジスタのドレインから前記ビットラインに達する所望の接続経路にはビアが設けられていないことにより前記第2トランジスタのドレインには前記ビットラインが接続されていない、請求項20記載の半導体読み出し専用メモリセルアレイ。
- 前記ビットラインは前記第4金属層に形成されており、前記第4金属領域は長尺状の金属領域であり、かつ前記ビットラインとほぼ平行に延びている、請求項22記載の半導体読み出し専用メモリセルアレイ。
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