KR102481636B1 - 마스크 롬 - Google Patents

마스크 롬 Download PDF

Info

Publication number
KR102481636B1
KR102481636B1 KR1020210071069A KR20210071069A KR102481636B1 KR 102481636 B1 KR102481636 B1 KR 102481636B1 KR 1020210071069 A KR1020210071069 A KR 1020210071069A KR 20210071069 A KR20210071069 A KR 20210071069A KR 102481636 B1 KR102481636 B1 KR 102481636B1
Authority
KR
South Korea
Prior art keywords
bit line
isolation
unit cell
contact
source
Prior art date
Application number
KR1020210071069A
Other languages
English (en)
Other versions
KR20220162519A (ko
Inventor
임민규
Original Assignee
주식회사 키파운드리
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 키파운드리 filed Critical 주식회사 키파운드리
Priority to KR1020210071069A priority Critical patent/KR102481636B1/ko
Priority to US17/531,864 priority patent/US20220384463A1/en
Publication of KR20220162519A publication Critical patent/KR20220162519A/ko
Application granted granted Critical
Publication of KR102481636B1 publication Critical patent/KR102481636B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/38—Doping programmed, e.g. mask ROM
    • H01L27/11253—
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H01L27/11226—
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices
    • H10B20/27—ROM only
    • H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
    • H10B20/34—Source electrode or drain electrode programmed

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시는 마스크 롬에 관한 것으로서, 실시 예에 따른 마스크 롬은 제1 및 제2 단위 셀; 상기 제1 및 제2 단위 셀을 분리하는 아이솔레이션 게이트 전극; 상기 제1 및 제2 단위 셀을 가로 지르는 비트 라인을 포함하고, 상기 제1 단위 셀은, 반도체 기판에 형성된 제1 소스 컨택 및 제1 비트 라인 컨택; 및 상기 제1 소스 컨택 및 제1 비트 라인 컨택 사이에 형성된 제1 게이트 전극을 포함하고, 상기 제2 단위 셀은, 상기 반도체 기판에 형성된 제2 소스 컨택 및 제2 비트 라인 컨택; 상기 제2 소스 컨택 및 제2 비트 라인 컨택 사이에 형성된 제2 게이트 전극; 및 상기 제2 비트 라인 컨택과 전기적으로 연결된 비아 구조를 포함하고, 상기 비트 라인은 상기 제2 단위 셀의 상기 비아 구조와 연결되는 것을 특징으로 한다.

Description

마스크 롬{Mask-programmable Read Only Memory}
본 개시는 마스크 롬 (Mask-programmable Read Only Memory, 줄여서 Mask ROM) 에 관한 것으로서, 접지 전원에 연결된 게이트 전극을 사용하여 인접 셀을 전기적으로 분리하는 것에 특징이 있다.
일반적으로, 반도체 메모리 장치는 전원 공급이 중단되더라도 저장된 데이터가 손실되지 않는 비휘발성(nonvolatile) 메모리 소자와 전원 공급이 중단될 경우 저장된 데이터가 소멸되는 휘발성(volatile) 메모리 소자로 구분될 수 있다.
그리고, 비휘발성 메모리 소자는 데이터를 저장하는 방법에 따라 사용자가 데이터를 변경할 수 없는 마스크 롬(mask ROM)과 사용자가 데이터를 변경할 수 있는 PROM(Programmable ROM), OTPROM(One Time Programmable ROM), EPROM(Erasable Programmable ROM), EEPROM(Electrically Erasable Programmable PROM) 등으로 구별할 수 있다.
이러한 비휘발성 메모리 소자들 중, 마스크 롬은 제조 공정 중 사용자가 원하는 데이터 코드를 갖는 마스크를 이용하여 코딩(coding)함으로써 데이터를 저장하는 소자이다.
실시 예는 마스크 롬에 관한 것으로서, 인접 셀을 분리하기 위해 트렌치 구조, 예를 들면 STI (Shallow Trench Isolation) 또는 MTI (Medium Trench Isolation) 구조를 사용하는데, 트렌치 구조 주변에 스트레스(Stress)가 집중되어 Stress Induced defect(이하, SID) 등의 불량이 발생한다. 이로 인해 누설 전류가 증가하는 문제점이 발생한다. 이러한 불량을 근본적으로 방지하기 위한 마스크 롬 셀 레이아웃에 대한 것이다.
본 개시의 실시 예는 전술한 과제를 해결하기 위한 수단으로서 다음의 실시 예를 가진다.
실시 예에 따른 마스크 롬은 제1 및 제2 단위 셀; 상기 제1 및 제2 단위 셀을 분리하는 아이솔레이션 게이트 전극; 상기 제1 및 제2 단위 셀을 가로 지르는 비트 라인을 포함하고, 상기 제1 단위 셀은, 반도체 기판에 형성된 제1 소스 컨택 및 제1 비트 라인 컨택; 및 상기 제1 소스 컨택 및 제1 비트 라인 컨택 사이에 형성된 제1 게이트 전극을 포함하고, 상기 제2 단위 셀은, 상기 반도체 기판에 형성된 제2 소스 컨택 및 제2 비트 라인 컨택; 상기 제2 소스 컨택 및 제2 비트 라인 컨택 사이에 형성된 제2 게이트 전극; 및 상기 제2 비트 라인 컨택과 전기적으로 연결된 비아 구조를 포함하고, 상기 비트 라인은 상기 제2 단위 셀의 상기 비아 구조와 연결되는 것을 특징으로 한다.
상기 아이솔레이션 게이트 전극은 상기 제1 및 제2 게이트 전극과 같은 스텝에서 형성되고, 상기 아이솔레이션 게이트 전극은 접지 전원과 연결되는 것을 특징으로 한다.
상기 아이솔레이션 게이트 전극은 상기 제1 및 제2 소스 컨택보다 상기 제1 및 제2 비트 라인 컨택에 더 가깝게 배치되는 것을 특징으로 한다.
상기 제1 및 제2 비트 라인 컨택과 각각 연결된 제1 금속 배선을 더 포함하고, 상기 제1 금속 배선은 상기 제1 및 제2 게이트 전극과 중첩되는 것을 특징으로 한다.
상기 제1 금속 배선은 상기 아이솔레이션 게이트 전극과 중첩되지 않는 것을 특징으로 한다.
상기 제1 단위 셀은 제1 액티브 패턴 상에 형성되고, 상기 제2 단위 셀은 제2 액티브 패턴 상에 형성되고, 상기 비트 라인은 제1 및 제2 액티브 패턴과 중첩되면서 평행한 방향으로 형성되고, 상기 비트 라인의 너비가 상기 제1 및 제2 액티브 패턴의 너비보다 작게 형성되는 것을 특징으로 한다.
상기 마스크 롬은 상기 제1 및 제2 소스 컨택과 각각 연결된 제1 고농도 영역들; 상기 제1 및 제2 비트 라인 컨택과 각각 연결된 제2 고농도 영역들; 및 상기 제1 및 제2 소스 컨택(SC1, SC2)와 각각 연결된 제1 메탈 배선을 더 포함한다.
또 다른 실시 예에 따른 마스크 롬은 복수의 셀들을 포함하는 마스크 롬에 있어서, 서로 인접한 셀 간을 서로 분리시키는 아이솔레이션 구조를 포함하고, 상기 아이솔레이션 구조는 반도체 기판에 형성된 절연막; 및 상기 절연막 상에 형성된 아이솔레이션 게이트 전극을 포함하고, 상기 아이솔레이션 게이트 전극은 접지 전압과 연결되는 것을 특징으로 한다.
상기 마스크 롬은 상기 서로 인접한 셀 각각에 구비된 비트 라인 컨택 사이에서 액티브 패턴이 끊어지지 않고 계속 이어진 것을 특징으로 한다.
상기 아이솔레이션 게이트 전극은 상기 복수의 셀에 각각 형성된 다른 게이트 전극과 같은 스텝에서 형성되는 것을 특징으로 한다.
상기 복수의 셀은 각각 단위 셀을 포함하고, 상기 단위 셀은, 드레인 영역과 연결된 비트 라인 컨택; 게이트 전극으로 형성된 워드 라인; 및 소스 영역과 연결된 소스 컨택을 포함하고, 상기 아이솔레이션 게이트 전극은 상기 소스 컨택보다 상기 비트 라인 컨택에 더 가깝게 배치되는 것을 특징으로 한다.
상기 복수의 셀은 제1 및 제2 단위 셀을 포함하고, 상기 복수의 셀은 제1 단위 셀; 제2 단위 셀; 및 상기 제1 및 제2 단위 셀을 가로지르는 비트 라인을 포함하고, 상기 제1 단위 셀은, 제1 드레인 영역과 연결된 제1 비트 라인 컨택; 및 상기 제1 비트 라인 컨택과 연결된 제1 금속 배선을 포함하고, 상기 비트 라인과 상기 제1 금속 배선 사이를 연결하는 제1 비아 구조가 없고, 상기 제2 단위 셀은, 제2 드레인 영역과 연결된 제2 비트 라인 컨택; 상기 제2 비트 라인 컨택과 연결된 제2 금속 배선을 포함하고, 상기 비트 라인과 상기 제2 금속 배선 사이를 연결하는 제2 비아 구조가 있는 것을 특징으로 한다.
상기 아이솔레이션 구조는 서로 인접하는 제1 아이솔레이션 및 제2 아이솔레이션을 포함하고, 상기 제1 및 제2 아이솔레이션 사이에 배치된, 2개의 비트 라인 컨택; 2개의 워드 라인; 및 상기 2개의 워드 라인 사이에 형성된 1개의 공통 소스 컨택을 포함하는 것을 특징으로 한다.
상기 비트 라인 컨택 및 소스 컨택은 액티브 패턴 상에 형성되고, 상기 액티브 패턴은 스트라이프(Stripe) 형태인 것을 특징으로 한다.
실시 예에 따른 마스크 롬은 SID(stress induced defect)에 의한 누설 전류를 완전히 제거할 수 있다. 또한 셀의 사이즈를 줄일 수 있다.
도 1은 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 레이아웃에 대한 것이다.
도 2A 및 2B는 SID가 발생하는 마스크 롬 비트 셀의 레이아웃이다.
도 3은 SID가 발생하는 마스크 롬 비트 셀의 단면도이다.
도 4A는 SID가 발생하는 마스크 롬 비트 셀 배열의 아이솔레이션 패턴을 개략적으로 도시한 도면이다.
도 4B는 SID가 발생하는 마스크 롬 비트 셀 배열에서의 불량 발생 이미지이다.
도 5A 및 5B는 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 레이아웃이다.
도 6은 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 단면도이다.
도 7은 본 발명의 실시 예에 따른 마스크 롬의 복수의 셀 레이아웃이다.
도 8은 본 발명의 실시 예에 따른 마스크 롬 비트 셀 간의 아이솔레이션을 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술 되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예들은 본 발명의 개시가 완전 하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 레이아웃이다.
본 발명의 실시 예에 의한 마스크 롬 셀은 도 1과 같은 비아 코팅(Via-coding) 방식을 따른다. 마스크 롬 마스크 롬 셀의 코딩은 제1 비아(Via 1) 패턴의 유무에 의해서 이루어진다.
도 1을 참조하면, 본 발명의 실시 예에 의한 마스크 롬 셀은 인접하는 2개의 단위 셀(10, 20)을 포함한다. 먼저 제1 단위 셀(10)과 제2 단위 셀(20)은 각각 트랜지스터를 포함한다. 각 단위 셀은 제1 및 제2 비트 라인 컨택(bit line contact, 줄여서 BC1, BC2, 110, 210), 제1 및 제2 게이트 전극(120, 220)과 제1 및 제2 소스 컨택(Source line contact, 줄여서 SC1, SC2, 130, 230)을 포함한다.
그리고 제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 각각 연결된 제1 및 제2 소스 라인(160, 260)이 형성된다. 그리고 제1 및 제2 비아(150, 250)과 함께 연결된 하나의 비트 라인(410)이 형성된다. 제1 및 제2 소스 라인(160, 260)과 비트 라인(410)은 서로 수직 방향으로 달린다.
여기서 도 1은 비아 코딩 방식에 의해 제1 비아 (150)이 형성되지 않는 경우를 나타낸다. 제2 단위 셀(20)에는 제2 비아 (250)이 형성되지만, 제1 단위 셀에는 제1 비아 (150) 구조가 형성되지 않는다. 그래서 비트 라인 (M2, 410)은 제2 단위 셀(20)에 있는 제2 비아 (250) 구조와 전기적으로 연결된다.
그리고 각 셀 마다 제1 및 제2 소스 라인(VSS, 180, 280), 제1 및 제2 워드 라인(WL, 190, 290), 비트 라인(BL, 410, 470)이 형성된다. 제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 연결된 금속 배선(M1)이 제1 및 제2 소스 라인(VSS, 180, 280)이 된다. 제1 및 제2 게이트 전극(120, 220)이 제1 및 제2 워드 라인(WL, 190, 290)이 된다. 금속 배선(M2)가 비트 라인(BL, 410, 470)이 된다.
제2 단위 셀(20)은, 비트 라인(410)과 비트 라인 컨택(BC2)은 제2 비아 (250) 구조를 통해 전기적으로 서로 연결된다. 그래서 제2 단위 셀(20)은 전류가 흐를 수 있는 경로(점선 화살표)가 이어져서 상태 "1"이 된다.
반면에 제1 단위 셀(10)은 비트 라인(410)과 비트 라인 컨택(BC1)과 전기적으로 서로 연결되지 않는다. 왜냐하면 제1 비아 (150) 구조가 형성되어 있지 않기 때문이다. 제1 단위 셀(10)이 선택되더라도 전류가 흐르지 않는 상태 "0"이 된다.
이렇게 제1 및 제2 비아 (150, 250)의 "유, 무"에 의해서 비트 셀의 상태 "1" 과 "0" 이 구분됨으로써 데이터를 기록할 수 있는 메모리 셀로서 역할을 수행할 수 있게 된다.
도 2A 및 2B는 SID가 발생하는 마스크 롬 비트 셀 간의 레이아웃이다.
도 2A를 참조하면, STI(330) 영역은 액티브 영역(101, 201)을 구분하기 위해 형성한다. 액티브 패턴(Active pattern, 101, 201) 위에 게이트 전극(Gate electrode, 120, 220), 그리고 그 양쪽에 제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)이 형성됨으로써 1개의 비트 셀(bit cell, 10, 20)이 만들어 진다. 제1 및 제2 단위 셀(10, 20)에는 하나의 MOSFET이 각각 형성될 수 있다.
제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 전기적으로 연결되는 제1 및 제2 소스 라인(160, 260)이 각각 형성된다. 그리고 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)과 전기적으로 연결되는 제1 및 제2 금속 배선(170, 270)이 각각 형성된다. 제1 및 제2 금속 배선(170, 270)은 각각 제1 비아(150) 및 제2 비아(250)의 랜딩 패드(landing pad) 역할을 한다. 그런데 제1 금속 배선(170) 위에는 제1 비아(150)이 형성되지 않는다. 그러나 제2 금속 배선(270) 위에는 제2 비아(250)이 형성된다. 즉, 제1 단위 셀은 제1 비아(150)이 형성되지 않는다. 그러나 제2 단위 셀(20)에는 제2 비아(250)이 형성된다.
제2 비아(250)과 전기적으로 연결된 비트 라인(410)이 형성된다. M2가 비트 라인(410)으로 사용된다. 비트 라인(410)은 액티브 패턴(101, 201)과 평행한 방향으로 형성된다.
도 2B는 도 2A에서 제1 및 제2 금속 배선(170, 270) 및 비트 라인(410)을 제외한 마스크 롬 셀의 레이아웃이다.
도 2B를 참조하면, 마스크 롬 셀 간의 분리(Isolation)은 얕은 트렌치 구조(STI, 330)와 같은 필드 산화막(Field oxide)에 의해서 이루어 진다. 필드 산화막은 액티브 영역과 필드 영역을 분리한다.
예를 들어, 서로 인접하는 제1 단위 셀(10)과 제2 단위 셀(20)은 간격(S)를 두고 아이솔레이션 패턴(STI)에 의해서 분리되어 있다.
도 3은 SID가 발생하는 마스크 롬 비트 셀의 단면도이다.
도 3을 참조하면, 서로 인접하는 제1 및 제2 단위 셀(10, 20) 사이에 아이솔레이션 구조(300)으로 얕은 트렌치 구조(STI, 330)을 사용하고 있다. 그래서 두 개의 제1 및 제2 게이트 전극(120, 220) 사이에 STI(330)이 형성되어 두 개의 단위 셀(10, 20)을 전기적으로 분리하고 있다. 제1 및 제2 게이트 전극(120, 220) 아래에는 기판 상에 게이트 절연막(115, 215)가 형성된다. 그리고 게이트 전극 주변으로 제1 및 제2 액티브 영역(101, 201)에 소스 영역으로 사용되는 제1 고농도 N형 도핑 영역(N+, 125, 225)가 형성될 수 있다. 제1 및 제2 소스 컨택(130, 230)은 각각 제1 고농도 N형 도핑 영역(N+, 125, 225)과 연결된다. 제1 및 제2 소스 라인(160, 260)은 제1 및 제2 소스 컨택(130, 230)과 각각 연결된다.
그리고 기판에 드레인 영역으로 사용되는 제2 고농도 N형 도핑 영역(N+, 127, 227)이 더 형성된다. 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)이 각각 제2 고농도 N형 도핑 영역(N+, 127, 227)과 연결된다.
제1 및 제2 금속 배선(170, 270)은 각각 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)과 연결된다. 그리고 제1 및 제2 금속 배선(170, 270) 상에 계속해서 비트 라인(410)이 형성된다.
제1 단위 셀(10)은 제1 금속 배선(170)과 비트 라인(410)이 서로 전기적으로 연결되는 제1 비아(150) 구조가 형성되지 않는다. 비트 라인(410)이 길게 연장되어 있지만, 제1 비아(Via 1)이 그 아래에 존재하지 않기 때문에 전기적으로 제1 비트 라인 컨택(BC1, 110) 또는 드레인 영역(127)과 전기적으로 연결되지 않는다. 제1 단위 셀(10)의 제1 비트 라인 컨택(BC1, 110)은 플로팅 상태가 되는 것이다. 그러나 제2 단위 셀(20)은 제2 금속 배선(270)과 비트 라인(410)이 서로 전기적으로 연결되는 제2 비아(250) 구조가 형성된다.
도 4A는 SID가 발생하는 마스크 롬 비트 셀 배열의 아이솔레이션 패턴을 개략적으로 도시한 도면이다.
도 4A를 참고하면, 셀 어레이(cell array)에서 보면 제1 액티브 영역(101)과 제2 액티브 영역(201) 사이에 아이솔레이션 영역(330, STI)이 존재한다. 제1 액티브 영역(101)과 제2 액티브 영역(201)은 많은 돌출부를 갖는 모양으로 형성되어 있다. 돌출부와 돌출부 사이도 아이솔레이션 영역(330, STI)이 존재한다.
도 4B는 SID가 발생하는 마스크 롬 비트 셀 배열에서의 불량 발생 이미지이다.
도 4B에 도시된 바와 같이 돌출부와 돌출부 사이에 존재하는 아이솔레이션 영역(330, STI)에 Stress Induced defect(이하, SID) 종류의 불량이 발생하였다. STI (Shallow Trench Isolation) 또는 MTI (Medium Trench Isolation) 공정에서는 Trend isolation pattern 이 굽어지거나 각이 지는 부분에 Stress 가 집중되어 Stress Induced defect(이하, SID)가 발생하게 된다. 이는 Junction leakage 불량을 유발하여 반도체 디바이스의 수율을 떨어뜨리는 주요 원인이 된다.
이러한 SID 발생을 줄이기 위해서는 도 2B에서 서로 인접한 셀 간의 거리 (S)를 크게 하는 것이 도움이 될 수 있다. 그러나 인접 셀 간의 이격 거리 증가는 결국 비트 셀 사이즈의 증가 원인이 되어, ROM density 가 높아지는 경우, 전체 반도체 칩 사이즈를 증가시키게 된다.
도 5A 및 5B는 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 레이아웃이다.
도 5A를 참고하면, 액티브 패턴(Active pattern, 101, 201) 위에 게이트 전극(Gate electrode, 120, 220), 그리고 그 양쪽에 제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)이 형성됨으로써 1개의 비트 셀(bit cell, 10, 20)이 만들어 진다. 제1 및 제2 단위 셀(10, 20)에는 하나의 MOSFET이 각각 형성될 수 있다.
제1 및 제2 소스 컨택(SC1, SC2, 130, 230)과 전기적으로 연결되는 제1 및 제2 소스 라인(160, 260)이 각각 형성된다. 그리고 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)과 전기적으로 연결되는 제1 및 제2 금속 배선(170, 270)이 각각 형성된다. 제1 및 제2 금속 배선(170, 270)은 각각 제1 비아(150) 및 제2 비아(250)의 랜딩 패드(landing pad) 역할을 한다. 여기서 제1 및 제2 소스 라인(160, 260)과 제1 및 제2 금속 배선(170, 270)은 모두 동일한 공정 스텝에서 형성된다. 제1 및 제2 소스 라인(160, 260)과 제1 및 제2 금속 배선(170, 270)으로 Al, Cu 등과 같은, 저항이 낮은 금속 성분으로 형성된다.
여기서 제1 금속 배선(170) 위에는 제1 비아(150)이 형성되지 않는다. 그러나 제2 금속 배선(270) 위에는 제2 비아(250)이 형성된다. 즉, 제1 단위 셀은 제1 비아(150)이 형성되지 않는다. 그러나 제2 단위 셀(20)에는 제2 비아(250)이 형성된다.
그리고 제2 비아(250)과 전기적으로 연결된 비트 라인(410)이 형성된다. M2가 비트 라인(410)으로 사용된다. 비트 라인(410)은 액티브 패턴(101, 201)과 평행한 방향으로 형성된다. 그러나 비트 라인(410)은 제1 및 제2 소스 라인(160, 260)과 수직 방향이다.
본 발명의 실시 예에 따른 마스크 롬은 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)사이를 아이솔레이션 게이트 전극(320)에 의해 분리된다. 또한 본 발명의 실시 예에 따른 마스크 롬은 제1 및 제2 소스 컨택(SC, 130, 230) 주변에 좌우로 길게 연장되어 형성된 액티브 패턴이 없다는 것이다. 아이솔레이션 게이트 전극(320) 주변에는 제1 및 제2 비트 라인 컨택(BC1, BC2)이 형성된다. 그리고 그 옆에 제1 및 제2 게이트 전극(120, 220)이 형성된다. 그리고 그 옆에 제1 및 제2 소스 컨택(SC1, SC2)가 형성된다. 제1 및 제2 비트 라인 컨택(BC1, BC2)이 제1 및 제2 소스 컨택(SC1, SC2)보다 아이솔레이션 게이트 전극(ISO-poly, 320)에 더 가깝게 배치된다.
그리고 제1 및 제2 소스 컨택(SC1, SC2)와 각각 연결된 제1 및 제2 소스 라인(160, 260)은 제1 및 제2 게이트 전극(120, 220)과 중첩되지 않는다. 그러나 제1 및 제2 비트 라인 컨택(BC1, BC2)과 연결된 제1 및 제2 금속 배선(170, 270)은 제1 및 제2 게이트 전극(120, 220)과 중첩될 수 있다. 이는 제1 및 제2 금속 배선(170, 270)이 필드 플레이트 역할을 하여 제1 및 제2 게이트 전극(120, 220)의 전계(electric field)를 완화할 수 있다. 그러나 제1 및 제2 금속 배선(170, 270)은 아이솔레이션 게이트 전극(320)과는 중첩되지 않는다.
도 5A에서 보듯이, 제1 단위 셀(10)과 제2 단위 셀(20)에 형성된 제1 및 제2 액티브 패턴(101, 201)은 서로 끊어짐 없이 위/아래로 수직 방향으로 형성된다. 또한 제2 비아(250)과 연결된 비트 라인(410)도 제1 및 제2 액티브 패턴(101, 201)과 중첩되면서 평행한 방향으로 형성된다. 또한 비트 라인(410)의 너비가 제1 및 제2 액티브 패턴(101, 201)의 너비보다 작게 형성된다.
도 5A를 참고하면, 본 발명의 실시 예에 따른 마스크 롬은 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)사이에서 액티브 패턴(101, 201)이 끊어지지 않고 계속 이어진다는 점에서 도 2 내지 도 4의 SID가 발생하는 마스크 롬과 차이가 있다. 전술한 바와 같이 본 발명의 실시 예에 의한 마스크 롬에서 SID 발생 문제는 인접한 셀 간의 아이솔레이션 구조(300)에 있어서 트렌치 타입의 필드 산화막(Field Oxide, 330)를 사용하기 때문이다. 이로 인하여 돌출부 패턴을 갖는 액티브 패턴들이 만들어지고, 액티브 패턴들 사이에 SID와 같은 불량이 발생한 것이다.
도 5B를 참고하면, 인접 비트 셀과의 분리(Isolation)을 설명하면 다음과 같다. 아이소-폴리 층(isolation by poly-Si, 줄여서 ISO-poly, 320)으로 사용되는 아이솔레이션 게이트 전극(320)은 다른 제1 및 제2 게이트 전극(120, 220)과 동일하게 형성된다. 아이솔레이션 용 MOSFET의 게이트 전극을 Ground(접지 전원)에 연결하면, 제1 비트 라인 컨택(BC1, 110) 아래의 정션(junction) 영역과 제2 비트 라인 컨택(BC2, 210) 아래의 정션 영역이 전기적으로 서로 분리(Isolation) 된다.
제1 및 제2 단위 셀(10, 20)에서 아이소-폴리 층(ISO-poly, 320)과 제1 및 제2 비트 라인 컨택(BC1, BC2) 간의 거리는 최소 디자인 룰(minimum design rule)로 그릴 수 있어, 기존의 마스크 롬 셀보다 셀 사이즈를 훨씬 더 감소시킬 수 있게 된다.
도 6는 본 발명의 실시 예에 따른 마스크 롬 비트 셀의 단면도이다.
도 6은 도 5B에서 B-B'라인에 따른 마스크 롬 셀의 단면도이다. 도 6을 참조하면, 서로 인접하는 제1 및 제2 단위 셀(10, 20) 사이에 아이솔레이션 구조(300)으로 기판에 형성된 절연막(310)과 절연막 상에 형성된 아이솔레이션 게이트 전극(320)을 사용하고 있다. 아이솔레이션 게이트 전극(320)은 게이트 컨택(340)으로 연결하고 금속 배선(350)을 통해 그라운드 전압 또는 접지 전원에 연결된다. 그래서 아이솔레이션 게이트 전극(320)은 인접한 두 개의 MOSFET(10, 20)을 전기적으로 분리하는 것이다. 절연막(310)은 게이트 절연막(115, 215)과 같이 형성될 수 있다. 절연막(310)과 아이소-폴리 층(isolation by poly-Si, 줄여서 ISO-poly, 320)을 스택 구조에 의해 인접한 MOSFET(10, 20) 구조와 유사한 게이트 구조가 형성된다.
도 6을 참조하면, 본 발명의 실시 예에 따른 마스크 롬은 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)사이에서 제1 및 제2 액티브 패턴(101, 201)이 끊어지지 않고 계속 이어진다는 점에서 도 2 내지 도 4의 실시 예에 의한 마스크 롬과 차이가 있다.
제1 및 제2 제1 및 제2 게이트 전극(120, 220) 아래에는 기판 상에 제1 및 제2 게이트 절연막(115, 215)가 형성된다. 그리고 게이트 전극 주변으로 제1 및 제2 액티브 영역(101, 201)에 소스 영역으로 사용되는 제1 고농도 N형 도핑 영역(N+, 125, 225)가 형성될 수 있다. 제1 및 제2 소스 컨택(130, 230)은 각각 제1 고농도 N형 도핑 영역(N+, 125, 225)과 연결된다. 제1 및 제2 소스 라인(160, 260)은 제1 및 제2 소스 컨택(130, 230)과 각각 연결된다.
그리고 기판에 드레인 영역으로 사용되는 제2 고농도 N형 도핑 영역(N+, 127, 227)이 더 형성된다. 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)이 각각 제2 고농도 N형 도핑 영역(N+, 127, 227)과 연결된다. 제1 및 제2 금속 배선(170, 270)은 각각 제1 및 제2 비트 라인 컨택(BC1, BC2, 110, 210)과 연결된다. 그리고 계속해서 제2 단위 셀(20)에 있는 제2 비아(250)은 제2 금속 배선(270)과 연결된다. 그러나 제1 단위 셀(10)에 제1 비트 라인 컨택(BC1, 110)과 전기적으로 연결되는 제1 비아(150)이 존재하는 않는다. 그래서 전기적 흐름이 끊기는 것이다. 비록 비트 라인(410)이 길게 연장되어 있지만, 제1 비아(150)이 그 아래에 존재하지 않기 때문에 전기적으로 드레인 영역(127)과 전기적으로 연결되지 않는다. 제1 단위 셀(10)의 제1 비트 라인 컨택(110)은 플로팅 상태가 되는 것이다.
도 7은 본 발명의 실시 예에 따른 마스크 롬 비트 셀 어레이(array) 레이아웃이다.
도 7을 참조하면, 본 발명의 실시 예에 따른 마스크 롬 비트 셀 어레이(array, 100)은 복수의 단위 셀(10, 20, 30, 40)과 아이솔레이션 구조(ISO-poly)가 반복되어 형성된다. 여기서 아이솔레이션 구조(ISO-poly)는 복수의 제1 아이솔레이션(320-1) 및 제2 아이솔레이션(320-2)를 포함한다.
본 발명의 실시 예에 따른 마스크 롬 비트 셀 어레이(array, 100)은 상단부터 복수의 제1 단위 셀(10), 한개의 긴(long) 제1 아이솔레이션 게이트 전극(320-1), 복수의 제2 단위 셀(20), 복수의 제3 단위 셀(30), 한 개의 긴(long) 제2 아이솔레이션 게이트 전극(320-2) 및 복수의 제4 단위 셀(40)이 형성된다.
여기서, 복수의 제1 단위 셀(10)과 복수의 제2 단위 셀(20) 사이에 한개의 긴(long) 제1 아이솔레이션 게이트 전극(320-1)이 형성된다. 반면에 복수의 제2 단위 셀(20)과 복수의 제3 단위 셀(30) 사이에는 한개의 긴(long) 아이솔레이션 구조(ISO-poly)가 형성되지 않는다. 그리고 다시 복수의 제3 단위 셀(30)과 복수의 제4 단위 셀(40) 사이에 한개의 긴(long) 제2 아이솔레이션 게이트 전극(320-2)가 형성된다. 마스크 롬 비트 셀 어레이(array, 100)이 위와 같은 구조로 반복되어 형성될 수 있다.
먼저, 복수의 제1 및 제3 단위 셀(10, 30)은 서로 동일한 구조를 갖는다. 예를 들어, 각각의 홀수 단위 셀(10, 30)은 제1 소스 컨택(SC, 130), 제1 게이트 전극(120)을 이용하는 하나의 긴(long) 제1 워드 라인(WL, 120), 제1 비트 라인 컨택(BC1, 110)으로 이루어 진다. 마찬가지로, 복수의 제2 및 제4 단위 셀(20, 40)도 서로 동일한 구조를 갖는다. 각각의 짝수 단위 셀(20, 40)은 제2 소스 컨택(SC, 230), 제2 게이트 전극(220)을 이용하는 하나의 긴(long) 제2 워드 라인(WL, 220), 제2 비트 라인 컨택(BC2, 210)로 이루어진다.
여기서 복수의 제1 소스 컨택들(SC, 130), 복수의 제2 소스 컨택들(SC, 230), 복수의 제1 비트 라인 컨택(BC1, 110)및 제2 비트 라인 컨택(BC2, 210)은 모두 X축 방향으로 서로 평행하게 배열되어 있다. 그리고 하나의 제1 워드 라인(WL, 120)은 복수의 제1 소스 컨택들(SC, 130)과 복수의 제1 비트 라인 컨택(BC1, 110) 사이에 배치된다. 마찬가지로, 하나의 제2 워드 라인(WL, 220)은 복수의 제2 소스 컨택들(SC, 230)과 복수의 제2 비트 라인 컨택(BC2, 210) 사이에 배치된다.
그리고 한개의 긴(long) 제1 아이솔레이션 게이트 전극(320-1)이 복수의 제1 비트 라인 컨택(BC1)과 복수의 제2 비트 라인 컨택(BC2) 사이에 배치된다. 마찬가지로, 한개의 긴(long) 제2 아이솔레이션 게이트 전극(320-2)도 복수의 제1 비트 라인 컨택(BC1, 110)과 복수의 제2 비트 라인 컨택(BC2, 210) 사이에 배치된다.
그리고 제2 단위 셀(20)에 바로 인접한 제3 단위 셀(30)이 형성된다. 제2 단위 셀(20)과 바로 인접한 제3 단위 셀(30) 사이에는 아이솔레이션(ISO-poly) 구조가 형성되지 않는다. 대신 복수의 소스 컨택(SC, 130, 230)들이 제2 단위 셀(20)과 제3 단위 셀(30)에 공통 소스 영역으로 사용되는 것이 특징이다.
서로 인접하는 제1 아이솔레이션(320-1) 및 제2 아이솔레이션(320-2) 사이에 복수의 제1 및 제2 비트 라인 컨택들(BC1, 110, 210), 길게 형성된 제1 및 제2 워드 라인(WL, 120, 220), 복수의 공통 소스 컨택들(SC, 130, 230)을 포함하는 것을 특징으로 한다. 복수의 공통 소스 컨택들(SC, 130, 230)이 한 방향(X축)으로 중앙에 배치된다.
복수의 긴(long) 비트 라인들(BL)이 상/하 방향(Y축 방향)으로 각 단위 셀들을 가로지르며 형성된다. 복수의 긴 비트 라인(BL)이 상/하 방향(Y축 방향)으로 진행되고, 복수의 긴(long) 워드 라인들(WL, 120, 220)은 좌/우 방향(X축 방향)으로 진행되어 서로 교차하면서 만날 수 있다. 서로 수직 관계를 나타낸다. 여기서 복수의 긴 워드 라인들(WL, 120, 220)은 각각 게이트 전극(120, 220)을 말한다. 공통 소스 컨택(SC, 130, 230)과 각각 연결되는 소스 라인(미 도시)은 2개의 게이트 전극(120, 220) 사이에 존재한다. 그래서 2개의 게이트 전극(120, 220)에 한 개의 소스 라인(미 도시)이 배치된다.
도 8은 본 발명의 실시 예에 따른 마스크 롬 비트 셀 간의 아이솔레이션을 개략적으로 도시한 도면이다.
도 8을 참조하면, 위와 같은 변화에 의해서 본 발명의 ROM cell array 에서의 액티브 패턴이 스트라이프 모양의 패턴(stripe-shape pattern)의 연속으로 이루어진다. 도 4의 경우와 달리 트렌치 타입의 아이솔레이션 구조가 전혀 존재하지 않아, SID와 같은 불량이 발생하지 않는다.
이상 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (14)

  1. 제1 및 제2 단위 셀;
    상기 제1 및 제2 단위 셀을 분리하는 아이솔레이션 구조;
    상기 제1 및 제2 단위 셀을 가로 지르는 비트 라인을 포함하고,
    상기 제1 단위 셀은,
    반도체 기판에 형성된 제1 소스 컨택 및 제1 비트 라인 컨택; 및
    상기 제1 소스 컨택 및 제1 비트 라인 컨택 사이에 형성된 제1 게이트 전극을 포함하고,
    상기 제2 단위 셀은,
    상기 반도체 기판에 형성된 제2 소스 컨택 및 제2 비트 라인 컨택;
    상기 제2 소스 컨택 및 제2 비트 라인 컨택 사이에 형성된 제2 게이트 전극; 및
    상기 제2 비트 라인 컨택과 전기적으로 연결된 비아 구조를 포함하고,
    상기 비트 라인은 상기 제2 단위 셀의 상기 비아 구조와 연결되고,
    상기 아이솔레이션 구조는 서로 인접하는 제1 아이솔레이션 및 제2 아이솔레이션을 포함하고,
    상기 제1 및 제2 아이솔레이션 사이에 배치된,
    2개의 비트 라인 컨택;
    2개의 워드 라인; 및
    상기 2개의 워드 라인 사이에 형성된 1개의 공통 소스 컨택을 포함하는 마스크 롬.
  2. 제1항에 있어서,
    상기 제1 아이솔레이션 및 상기 제2 아이솔레이션은 상기 제1 및 제2 게이트 전극과 같은 스텝에서 형성되고,
    상기 제1 아이솔레이션 및 상기 제2 아이솔레이션은 접지 전원과 연결되는 마스크 롬.
  3. 제1항에 있어서,
    상기 아이솔레이션 구조는 상기 제1 및 제2 소스 컨택보다 상기 제1 및 제2 비트 라인 컨택에 더 가깝게 배치되는 것을 특징으로 하는 마스크 롬.
  4. 제1항에 있어서,
    상기 제1 및 제2 비트 라인 컨택과 각각 연결된 제1 및 제2 금속 배선을 더 포함하고,
    상기 제1 및 제2 금속 배선은 상기 제1 및 제2 게이트 전극과 각각 중첩되는 마스크 롬.
  5. 제4항에 있어서,
    상기 제1 및 제2 금속 배선은 상기 아이솔레이션 구조와 중첩되지 않는 마스크 롬.
  6. 제1항에 있어서,
    상기 제1 단위 셀은 제1 액티브 패턴 상에 형성되고,
    상기 제2 단위 셀은 제2 액티브 패턴 상에 형성되고,
    상기 비트 라인은 제1 및 제2 액티브 패턴과 중첩되면서 평행한 방향으로 형성되고,
    상기 비트 라인의 너비가 상기 제1 및 제2 액티브 패턴의 너비보다 작게 형성되는 마스크 롬.
  7. 제1항에 있어서,
    상기 제1 및 제2 소스 컨택과 각각 연결된 제1 고농도 영역들;
    상기 제1 및 제2 비트 라인 컨택과 각각 연결된 제2 고농도 영역들; 및
    상기 제1 및 제2 소스 컨택(SC1, SC2)와 각각 연결된 제1 및 제2 소스 라인을 더 포함하는 마스크 롬.
  8. 복수의 셀들을 포함하는 마스크 롬에 있어서,
    서로 인접한 셀 간을 서로 분리시키는 아이솔레이션 구조를 포함하고,
    상기 아이솔레이션 구조는 서로 인접하는 제1 아이솔레이션 및 제2 아이솔레이션을 포함하고,
    상기 제1 및 제2 아이솔레이션 사이에 배치된,
    2개의 비트 라인 컨택;
    2개의 워드 라인; 및
    상기 2개의 워드 라인 사이에 형성된 1개의 공통 소스 컨택을 포함하는 마스크 롬.
  9. 제8항에 있어서,
    상기 제1 아이솔레이션 및 상기 제2 아이솔레이션 각각은
    반도체 기판에 형성된 절연막; 및
    상기 절연막 상에 형성된 아이솔레이션 게이트 전극을 포함하고,
    상기 아이솔레이션 게이트 전극은 접지 전압과 연결되는 마스크 롬.
  10. 제8항에 있어서,
    상기 마스크 롬은
    상기 서로 인접한 셀 각각에 구비된 비트 라인 컨택 사이에서 액티브 패턴이 끊어지지 않고 계속 이어진 것을 특징으로 하는 마스크 롬.
  11. 제9항에 있어서,
    상기 아이솔레이션 게이트 전극은 상기 복수의 셀에 각각 형성된 다른 게이트 전극과 같은 스텝에서 형성되는 것을 특징으로 하는 마스크 롬.
  12. 제9항에 있어서,
    상기 복수의 셀들은 각각 단위 셀을 포함하고, 상기 단위 셀은,
    드레인 영역과 연결된 비트 라인 컨택;
    게이트 전극으로 형성된 워드 라인; 및
    소스 영역과 연결된 소스 컨택을 포함하고,
    상기 아이솔레이션 게이트 전극은 상기 소스 컨택보다 상기 비트 라인 컨택에 더 가깝게 배치되는 것을 특징으로 하는 마스크 롬.
  13. 제9항에 있어서,
    상기 복수의 셀은
    제1 단위 셀;
    제2 단위 셀; 및
    상기 제1 및 제2 단위 셀을 가로지르는 비트 라인을 포함하고,
    상기 제1 단위 셀은,
    제1 드레인 영역과 연결된 제1 비트 라인 컨택; 및
    상기 제1 비트 라인 컨택과 연결된 제1 금속 배선을 포함하고,
    상기 비트 라인과 상기 제1 금속 배선 사이를 연결하는 제1 비아 구조가 없고,
    상기 제2 단위 셀은,
    제2 드레인 영역과 연결된 제2 비트 라인 컨택;
    상기 제2 비트 라인 컨택과 연결된 제2 금속 배선을 포함하고,
    상기 비트 라인과 상기 제2 금속 배선 사이를 연결하는 제2 비아 구조가 있는 것을 특징으로 하는 마스크 롬.
  14. 제8항에 있어서,
    상기 비트 라인 컨택 및 소스 컨택은 액티브 패턴 상에 형성되고, 상기 액티브 패턴은 스트라이프(Stripe) 형태인 것을 특징으로 하는 마스크 롬.
KR1020210071069A 2021-06-01 2021-06-01 마스크 롬 KR102481636B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020210071069A KR102481636B1 (ko) 2021-06-01 2021-06-01 마스크 롬
US17/531,864 US20220384463A1 (en) 2021-06-01 2021-11-22 Mask-programmable read only memory with electrically isolated cells

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020210071069A KR102481636B1 (ko) 2021-06-01 2021-06-01 마스크 롬

Publications (2)

Publication Number Publication Date
KR20220162519A KR20220162519A (ko) 2022-12-08
KR102481636B1 true KR102481636B1 (ko) 2022-12-28

Family

ID=84194270

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210071069A KR102481636B1 (ko) 2021-06-01 2021-06-01 마스크 롬

Country Status (2)

Country Link
US (1) US20220384463A1 (ko)
KR (1) KR102481636B1 (ko)

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327574A (ja) * 2003-04-23 2004-11-18 Matsushita Electric Ind Co Ltd 半導体記憶装置および半導体集積回路
JP2009206473A (ja) * 2008-02-28 2009-09-10 Taiwan Semiconductor Manufacturing Co Ltd 新規ｒｏｍセルアレイ構造

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006237454A (ja) * 2005-02-28 2006-09-07 Toshiba Corp 半導体集積回路装置
US8120939B2 (en) * 2009-09-24 2012-02-21 Taiwan Semiconductor Manufacturing Co., Ltd. ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004327574A (ja) * 2003-04-23 2004-11-18 Matsushita Electric Ind Co Ltd 半導体記憶装置および半導体集積回路
JP2009206473A (ja) * 2008-02-28 2009-09-10 Taiwan Semiconductor Manufacturing Co Ltd 新規ｒｏｍセルアレイ構造

Also Published As

Publication number Publication date
US20220384463A1 (en) 2022-12-01
KR20220162519A (ko) 2022-12-08

Similar Documents

Publication Publication Date Title
KR100634893B1 (ko) 반도체장치 및 그 제조방법
KR101966278B1 (ko) 반도체 소자의 안티 퓨즈 어레이 및 그 제조 방법
CN100505267C (zh) 具有耦合带区的非易失性半导体存储器及其制造方法
US6646303B2 (en) Nonvolatile semiconductor memory device and a method of manufacturing the same
KR20200074303A (ko) 3차원 반도체 메모리 장치
CN102737975B (zh) 与有源区重叠的poly切口的布局
JP2004111478A (ja) 不揮発性半導体記憶装置およびその製造方法
KR20160121245A (ko) 안티 퓨즈 소자, 안티 퓨즈 어레이 및 그 동작 방법
US12082418B2 (en) Semiconductor memory device
KR100612416B1 (ko) 다중 게이트 절연막을 가지는 반도체 소자 및 그 제조 방법
JP2005142321A (ja) 半導体集積回路装置およびその製造方法
KR102481636B1 (ko) 마스크 롬
JP2006344735A (ja) 半導体装置
JP3516565B2 (ja) 静電気保護回路のトランジスタ及びその製造方法
JP2009099961A (ja) アンチヒューズ構造体及びアレイ
WO2017026275A1 (ja) 半導体集積回路装置の製造方法、および半導体集積回路装置
JP4039998B2 (ja) 半導体装置及び半導体集積回路装置
TWI597827B (zh) 非揮發性半導體記憶裝置
US20150303203A1 (en) Nonvolatile memory device having single-layer gate, method of operating the same, and memory cell array thereof
KR20080030849A (ko) 반도체 메모리 장치 및 그 형성 방법
TWI578494B (zh) 記憶體結構及其製造方法
US20230049774A1 (en) Semiconductor integrated circuit device including an electrostatic discharge protection circuit
TW201622109A (zh) 三維堆疊半導體結構及其製造方法
TWI836614B (zh) 一次性編程記憶單元及其記憶體
US20230113604A1 (en) High writing rate antifuse array

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right