JP3516565B2 - 静電気保護回路のトランジスタ及びその製造方法 - Google Patents
静電気保護回路のトランジスタ及びその製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は静電気保護回路に関
し、特に静電気放電（Electrostatic Discharge,以下Ｅ
ＳＤという）回路で電圧印加の際、発生する接合漏洩電
流を防止するための半導体素子の静電気保護回路のトラ
ンジスタ及びその製造方法に関する。
し、特に静電気放電（Electrostatic Discharge,以下Ｅ
ＳＤという）回路で電圧印加の際、発生する接合漏洩電
流を防止するための半導体素子の静電気保護回路のトラ
ンジスタ及びその製造方法に関する。
【０００２】
【従来の技術】現在、半導体素子のＥＤＳ信頼性側面で
多くの問題点が浮上している。その中でも特にＥＳＤ保
護回路で用いられているフィールドトランジスタ、バイ
ポーラトランジスタ、Ｎ+ 拡散抵抗及びアクティブトラ
ンジスタのｎ+ 接合領域等で入力及び出力ピン（パッ
ド）の漏洩電流が増加する問題がダイナミックラム、エ
スラム等のような半導体素子の信頼性側面で深刻な問題
として浮上している。
多くの問題点が浮上している。その中でも特にＥＳＤ保
護回路で用いられているフィールドトランジスタ、バイ
ポーラトランジスタ、Ｎ+ 拡散抵抗及びアクティブトラ
ンジスタのｎ+ 接合領域等で入力及び出力ピン（パッ
ド）の漏洩電流が増加する問題がダイナミックラム、エ
スラム等のような半導体素子の信頼性側面で深刻な問題
として浮上している。
【０００３】このような接合漏洩電流の原因としては、
接合コーナー部位に電気場が集中する現象とｎ+ ソース
／ドレイン高濃度イオンであるＡｓイオン注入の際、接
合エッジでのずれによる欠陥生成とＬＤＤ構造のＮモス
型トランジスタの製造の際、ゲート側壁スペースの酸化
膜エッチング時に生じる損失等の原因等が複合的に発生
しＥＳＤ電圧印加の後、接合漏洩電流が増加することに
なる。
接合コーナー部位に電気場が集中する現象とｎ+ ソース
／ドレイン高濃度イオンであるＡｓイオン注入の際、接
合エッジでのずれによる欠陥生成とＬＤＤ構造のＮモス
型トランジスタの製造の際、ゲート側壁スペースの酸化
膜エッチング時に生じる損失等の原因等が複合的に発生
しＥＳＤ電圧印加の後、接合漏洩電流が増加することに
なる。
【０００４】従来の静電気保護回路を考察してみれば次
の通りである。
の通りである。
【０００５】従来の静電気保護回路はコントロール信号
入力パッド（１１）を含み、電源電圧源（Ｖｃｃ）に接
続された第１フィールドトランジスタ（ＦＴ１１）と、
接地電圧源（Ｖｓｓ）に接続された第２フィールドトラ
ンジスタ（ＦＴ１２）と、Ｎ+ 拡散による抵抗（Ｒｓ）
と、電源電圧源（Ｖｃｃ）に接続されたアクティブトラ
ンジスタ（ＡＴ１１又はＮモスゲートダイオード）とを
有する。
入力パッド（１１）を含み、電源電圧源（Ｖｃｃ）に接
続された第１フィールドトランジスタ（ＦＴ１１）と、
接地電圧源（Ｖｓｓ）に接続された第２フィールドトラ
ンジスタ（ＦＴ１２）と、Ｎ+ 拡散による抵抗（Ｒｓ）
と、電源電圧源（Ｖｃｃ）に接続されたアクティブトラ
ンジスタ（ＡＴ１１又はＮモスゲートダイオード）とを
有する。
【０００６】図２の静電気保護回路は、図１の回路にお
ける第１フィールドトランジスタ（ＦＴ１１）及び第２
フィールドトランジスタ（ＦＴ１２）の代りに、それぞ
れ第１ＮＰＮ型バイポーラトランジスタ（ＢＴ１１）及
び第２ＮＰＮ型バイポーラトランジスタ（ＢＴ１２）が
用いられており、図１の静電気保護回路と同様の機能を
有する。
ける第１フィールドトランジスタ（ＦＴ１１）及び第２
フィールドトランジスタ（ＦＴ１２）の代りに、それぞ
れ第１ＮＰＮ型バイポーラトランジスタ（ＢＴ１１）及
び第２ＮＰＮ型バイポーラトランジスタ（ＢＴ１２）が
用いられており、図１の静電気保護回路と同様の機能を
有する。
【０００７】図３の静電気保護回路は、図２の回路にお
ける第２ＮＰＮ型バイポーラトランジスタ（ＢＴ１２）
の代りに、ベースが接地電圧源（Ｖｓｓ）に連結された
第３ＮＰＮ型バイポーラトランジスタ（ＢＴ１３）が用
いられている外は図２の回路と同様である。
ける第２ＮＰＮ型バイポーラトランジスタ（ＢＴ１２）
の代りに、ベースが接地電圧源（Ｖｓｓ）に連結された
第３ＮＰＮ型バイポーラトランジスタ（ＢＴ１３）が用
いられている外は図２の回路と同様である。
【０００８】図４の静電気保護回路は、出力パッド（２
１）に対し電源電圧源（Ｖｃｃ）がプルアップ用Ｎモス
型アクティブトランジスタ（ＰＵ２）を介して連結さ
れ、接地電圧源（Ｖｓｓ）がプルダウン用Ｎモス型アク
ティブトランジスタ（ＰＤ２）を介して連結された構成
を有する。
１）に対し電源電圧源（Ｖｃｃ）がプルアップ用Ｎモス
型アクティブトランジスタ（ＰＵ２）を介して連結さ
れ、接地電圧源（Ｖｓｓ）がプルダウン用Ｎモス型アク
ティブトランジスタ（ＰＤ２）を介して連結された構成
を有する。
【０００９】
【発明が解決しようとする課題】図５は、従来静電気保
護回路のフィールドトランジスタの配置図であり、図６
は、図５の矢印方向におけるフィールドトランジスタの
断面図である。
護回路のフィールドトランジスタの配置図であり、図６
は、図５の矢印方向におけるフィールドトランジスタの
断面図である。
【００１０】従来、静電気保護回路のトランジスタの配
置構成及び方法を図５及び図６を参照し説明する。
置構成及び方法を図５及び図６を参照し説明する。
【００１１】図５は、従来静電気放電保護回路のフィー
ルドトランジスタの配置図であり、動作領域（３０）
と、Ｎ+ ソース／ドレイン高濃度不純物拡散領域（３
４）と、金属ゲート電極（３６）と、金属コンタクト
（３７）で構成されている。
ルドトランジスタの配置図であり、動作領域（３０）
と、Ｎ+ ソース／ドレイン高濃度不純物拡散領域（３
４）と、金属ゲート電極（３６）と、金属コンタクト
（３７）で構成されている。
【００１２】従来の静電気保護回路のフィールドトラン
ジスタはシリコン基板上に形成されたウェル（３１）
と、ウェル（３１）の第１内部に形成された素子分離絶
縁膜（３２）と、素子分離絶縁膜（３２）の両側に形成
されたＬＤＤ低濃度不純物領域（３３）と、ＬＤＤ低濃
度不純物領域（３３）の内部に形成されたＮ+ ソース／
ドレイン高濃度不純物拡散領域（３４）と、素子分離絶
縁膜（３２）及びＬＤＤ低濃度不純物領域（３３）の上
部に形成された絶縁膜（３５）と、ＬＤＤ低濃度不純物
領域（３３）及び絶縁膜（３５）の上部に形成された金
属ゲート電極（３６）を備える。
ジスタはシリコン基板上に形成されたウェル（３１）
と、ウェル（３１）の第１内部に形成された素子分離絶
縁膜（３２）と、素子分離絶縁膜（３２）の両側に形成
されたＬＤＤ低濃度不純物領域（３３）と、ＬＤＤ低濃
度不純物領域（３３）の内部に形成されたＮ+ ソース／
ドレイン高濃度不純物拡散領域（３４）と、素子分離絶
縁膜（３２）及びＬＤＤ低濃度不純物領域（３３）の上
部に形成された絶縁膜（３５）と、ＬＤＤ低濃度不純物
領域（３３）及び絶縁膜（３５）の上部に形成された金
属ゲート電極（３６）を備える。
【００１３】前記のように備えられた従来静電気保護回
路のフィールドトランジスタの製造方法を下記で説明す
る。
路のフィールドトランジスタの製造方法を下記で説明す
る。
【００１４】先ず、シリコン基板の上部にウェル（３
１）を形成し、ウェル（３１）の内部に素子分離絶縁膜
（３２）を成長させ動作領域と絶縁分離領域を形成させ
る。
１）を形成し、ウェル（３１）の内部に素子分離絶縁膜
（３２）を成長させ動作領域と絶縁分離領域を形成させ
る。
【００１５】その後、ＬＤＤ用イオンを素子分離絶縁膜
両側に注入してＬＤＤ低濃度不純物拡散領域（３３）を
形成し、Ｎ+ ソース／ドレイン高濃度イオンを注入して
Ｎ+ソース／ドレイン高濃度不純物拡散領域（３４）を
形成する。
両側に注入してＬＤＤ低濃度不純物拡散領域（３３）を
形成し、Ｎ+ ソース／ドレイン高濃度イオンを注入して
Ｎ+ソース／ドレイン高濃度不純物拡散領域（３４）を
形成する。
【００１６】その後、素子分離絶縁膜（３２）及びＬＤ
Ｄ低濃度不純物拡散領域（３３）の上部に絶縁膜（３
５）と金属ゲート電極（３６）を形成する。
Ｄ低濃度不純物拡散領域（３３）の上部に絶縁膜（３
５）と金属ゲート電極（３６）を形成する。
【００１７】前記工程で“Ａ”部位が脆弱な接合部とし
て現れるようになる。即ち、接合コーナー部で螺旋型接
合が形成されＮ+ 高濃度不純物であるＡｓイオン注入に
よる電位の欠陥が存在する脆弱な接合部である。
て現れるようになる。即ち、接合コーナー部で螺旋型接
合が形成されＮ+ 高濃度不純物であるＡｓイオン注入に
よる電位の欠陥が存在する脆弱な接合部である。
【００１８】次に、従来電気保護回路のアクティブトラ
ンジスタの配置及び構成を図７及び図８を参照して説明
する。
ンジスタの配置及び構成を図７及び図８を参照して説明
する。
【００１９】図８は、従来静電気保護回路のアクティブ
トランジスタの配置図であり、動作領域（６０）と、Ｎ
+ ソース／ドレイン高濃度不純物拡散領域（６４）と、
ゲート電極（６６）で構成される。
トランジスタの配置図であり、動作領域（６０）と、Ｎ
+ ソース／ドレイン高濃度不純物拡散領域（６４）と、
ゲート電極（６６）で構成される。
【００２０】図７は、図８に示すアクティブトランジス
タの断面図である。従来のアクティブトランジスタはシ
リコン基板上に形成されたＰ−ウェル（６１）と、ウェ
ル（６１）の内部に形成された素子分離絶縁膜（６２）
と、素子分離絶縁膜（６２）の上部に形成されたゲート
電極（６６）と、素子分離絶縁膜（６２）の両側に形成
されたＬＤＤ低濃度不純物領域（６３）と、素子分離絶
縁膜（６２）の上部及びゲート電極（６６）の側面に形
成されたゲート側壁スペーサー酸化膜（６５）と、ＬＤ
Ｄ低濃度不純物領域（６３）の内部に形成されたＮ+ ソ
ース／ドレイン高濃度不純物拡散領域（６４）を備え
る。
タの断面図である。従来のアクティブトランジスタはシ
リコン基板上に形成されたＰ−ウェル（６１）と、ウェ
ル（６１）の内部に形成された素子分離絶縁膜（６２）
と、素子分離絶縁膜（６２）の上部に形成されたゲート
電極（６６）と、素子分離絶縁膜（６２）の両側に形成
されたＬＤＤ低濃度不純物領域（６３）と、素子分離絶
縁膜（６２）の上部及びゲート電極（６６）の側面に形
成されたゲート側壁スペーサー酸化膜（６５）と、ＬＤ
Ｄ低濃度不純物領域（６３）の内部に形成されたＮ+ ソ
ース／ドレイン高濃度不純物拡散領域（６４）を備え
る。
【００２１】前記のように備えられた従来静電気保護回
路のアクティブトランジスタの製造方法を図７及び図８
を参照して以下に説明する。
路のアクティブトランジスタの製造方法を図７及び図８
を参照して以下に説明する。
【００２２】シリコン基板の上部にウェル（６１）を形
成し、ウェル（６１）に素子分離絶縁膜（６２）を成長
させて、動作領域（６０）と絶縁分離領域とを形成す
る。
成し、ウェル（６１）に素子分離絶縁膜（６２）を成長
させて、動作領域（６０）と絶縁分離領域とを形成す
る。
【００２３】その後、素子分離絶縁膜（６２）の上部に
ゲート酸化膜及びゲート電極（６６）を形成する。
ゲート酸化膜及びゲート電極（６６）を形成する。
【００２４】その後、ＬＤＤ燐イオンを素子分離絶縁膜
（６２）両側に注入しＬＤＤ低濃度不純物拡散領域（６
３）を形成する。
（６２）両側に注入しＬＤＤ低濃度不純物拡散領域（６
３）を形成する。
【００２５】その後、素子分離絶縁膜（６２）の上部及
びゲート電極（６６）の側面にゲート側壁スペーサー酸
化膜（６５）を形成する。
びゲート電極（６６）の側面にゲート側壁スペーサー酸
化膜（６５）を形成する。
【００２６】その後、ＡｓイオンをＬＤＤ低濃度不純物
拡散領域（６３）の内部に注入しＮ+ ソース／ドレイン
高濃度不純物拡散領域（６４）を形成する。
拡散領域（６３）の内部に注入しＮ+ ソース／ドレイン
高濃度不純物拡散領域（６４）を形成する。
【００２７】ここで、接合縁“Ａ”部位は動作領域と素
子分離絶縁膜（６２）及びゲート電極（６６）が相互交
差する地点ではゲート側壁スペーサー形成の際、受ける
損傷部位で高濃度Ａｓイオン注入で接合部が脆弱にな
り、さらにこの縁でＡｓイオン注入により電位影響で損
傷部位“Ｂ”が形成され静電気放電保護に問題となって
いる。
子分離絶縁膜（６２）及びゲート電極（６６）が相互交
差する地点ではゲート側壁スペーサー形成の際、受ける
損傷部位で高濃度Ａｓイオン注入で接合部が脆弱にな
り、さらにこの縁でＡｓイオン注入により電位影響で損
傷部位“Ｂ”が形成され静電気放電保護に問題となって
いる。
【００２８】
【課題を解決するための手段】従って、本発明は前記の
ような問題点を解決するためのものであり、静電気保護
回路でＥＳＤ電圧印加の際に発生する接合漏洩電流を防
止しＥＳＤ特性を向上させることができる半導体素子の
静電気保護回路のトランジスタ及びその製造方法を提供
することにその目的がある。
ような問題点を解決するためのものであり、静電気保護
回路でＥＳＤ電圧印加の際に発生する接合漏洩電流を防
止しＥＳＤ特性を向上させることができる半導体素子の
静電気保護回路のトランジスタ及びその製造方法を提供
することにその目的がある。
【００２９】前記のような目的を達成するために、本発
明は、基板に形成されたウェルと、前記ウェルに二つの
動作領域を画成する素子分離絶縁膜と、前記動作領域に
形成された低濃度不純物領域と、前記二つの動作領域の
うち、ドレイン領域の低濃度不純物領域の内部に形成さ
れた第１高濃度不純物領域と、前記二つの動作領域のう
ち、ソース領域の低濃度不純物領域内部に形成された第
２高濃度不純物領域と、前記素子分離絶縁膜、前記低濃
度不純物領域、前記第１高濃度不純物領域及び前記領域
第２高濃度不純物領域の上部に形成された上部絶縁膜
と、を備え、更に、該上部絶縁膜上に形成され、前記ソ
ース領域にコンタクトして前記素子分離絶縁膜の上方ま
で延長された金属電極を備え、前記第１高濃度不純物領
域又は前記第２高濃度不純物領域のうちの入力パッドに
接続されている側が、動作領域よりも小さく内側に重畳
配置されていることを特徴とする静電気保護回路のゲー
トフィールドトランジスタを提供する。
明は、基板に形成されたウェルと、前記ウェルに二つの
動作領域を画成する素子分離絶縁膜と、前記動作領域に
形成された低濃度不純物領域と、前記二つの動作領域の
うち、ドレイン領域の低濃度不純物領域の内部に形成さ
れた第１高濃度不純物領域と、前記二つの動作領域のう
ち、ソース領域の低濃度不純物領域内部に形成された第
２高濃度不純物領域と、前記素子分離絶縁膜、前記低濃
度不純物領域、前記第１高濃度不純物領域及び前記領域
第２高濃度不純物領域の上部に形成された上部絶縁膜
と、を備え、更に、該上部絶縁膜上に形成され、前記ソ
ース領域にコンタクトして前記素子分離絶縁膜の上方ま
で延長された金属電極を備え、前記第１高濃度不純物領
域又は前記第２高濃度不純物領域のうちの入力パッドに
接続されている側が、動作領域よりも小さく内側に重畳
配置されていることを特徴とする静電気保護回路のゲー
トフィールドトランジスタを提供する。
【００３０】本発明は、さらに、基板に形成されたウェ
ルと、前記ウェルに動作領域を画成する素子分離絶縁膜
と、前記動作領域を横切って形成されたゲート電極と、
前記ゲート電極両側のウェルに内部に形成された低濃度
不純物領域と、前記ゲート電極の側面に形成されたゲー
ト側壁スペーサ酸化膜と、前記低濃度不純物領域の内部
に、前記動作領域よりも小さく内側に重畳配置されてい
る前記第１高濃度不純物領域と、外側に配置されている
第２高濃度不純物領域とを備え、該スペーサ酸化膜を形
成するときに発生する損傷により接合部で発生する接合
漏洩電流の集中を防止するようになっており、前記第１
高濃度不純物領域は、前記動作領域中の、入出力パッド
で連結されたＮ+拡散接合部、ゲート電極と交差する部
分、ソース／ドレイン動作領域とゲート電極素子分離絶
縁領域が相互交差する部分のみであることを特徴として
いる、静電気保護回路のアクティブトランジスタを提供
する。
ルと、前記ウェルに動作領域を画成する素子分離絶縁膜
と、前記動作領域を横切って形成されたゲート電極と、
前記ゲート電極両側のウェルに内部に形成された低濃度
不純物領域と、前記ゲート電極の側面に形成されたゲー
ト側壁スペーサ酸化膜と、前記低濃度不純物領域の内部
に、前記動作領域よりも小さく内側に重畳配置されてい
る前記第１高濃度不純物領域と、外側に配置されている
第２高濃度不純物領域とを備え、該スペーサ酸化膜を形
成するときに発生する損傷により接合部で発生する接合
漏洩電流の集中を防止するようになっており、前記第１
高濃度不純物領域は、前記動作領域中の、入出力パッド
で連結されたＮ+拡散接合部、ゲート電極と交差する部
分、ソース／ドレイン動作領域とゲート電極素子分離絶
縁領域が相互交差する部分のみであることを特徴として
いる、静電気保護回路のアクティブトランジスタを提供
する。
【００３１】本発明は、更に、基板にウェルを形成し、
前記ウェルに素子分離絶縁膜を形成して二つの動作領域
を画成する段階と、前記動作領域に低濃度不純物領域を
形成する段階と、前記低濃度不純物領域に高濃度イオン
を注入して前記第１高濃度不純物領域及び前記第２高濃
度不純物領域を前記低濃度不純物領域内部に形成する段
階と、前記３つの段階によって形成された構造の表面に
上部絶縁膜と、該上部絶縁膜上に形成されて前記ソース
領域にコンタクトして前記素子分離絶縁膜の上方まで延
長された金属電極を形成する段階と、を備え、前記第１
高濃度不純物領域又は前記第２高濃度不純物領域のうち
の入力パッドに接続されている側が動作領域よりも小さ
く内側に重畳配置されていることを特徴とすることを特
徴とする静電気保護回路のトランジスタ製造方法を提供
する。
前記ウェルに素子分離絶縁膜を形成して二つの動作領域
を画成する段階と、前記動作領域に低濃度不純物領域を
形成する段階と、前記低濃度不純物領域に高濃度イオン
を注入して前記第１高濃度不純物領域及び前記第２高濃
度不純物領域を前記低濃度不純物領域内部に形成する段
階と、前記３つの段階によって形成された構造の表面に
上部絶縁膜と、該上部絶縁膜上に形成されて前記ソース
領域にコンタクトして前記素子分離絶縁膜の上方まで延
長された金属電極を形成する段階と、を備え、前記第１
高濃度不純物領域又は前記第２高濃度不純物領域のうち
の入力パッドに接続されている側が動作領域よりも小さ
く内側に重畳配置されていることを特徴とすることを特
徴とする静電気保護回路のトランジスタ製造方法を提供
する。
【００３２】本発明は、更に基板に形成されたウェル
と、前記ウェルに動作領域を画成する素子分離絶縁膜
と、前記動作領域を横切って形成されたゲート電極と、
前記ゲート電極両側のウェルに内部に形成された低濃度
不純物領域と、前記ゲート電極の側面に形成されたゲー
ト側壁スペーサ酸化膜と、前記低濃度不純物領域の内部
に、前記動作領域よりも小さく内側に重畳配置されてい
る前記第１高濃度不純物領域と、外側に配置されている
第２高濃度不純物領域とを備え、該スペーサ酸化膜を形
成するときに発生する損傷により接合部で発生する接合
漏洩電流の集中を防止するようになっており、前記第１
高濃度不純物領域は、前記動作領域中の、入出力パッド
で連結されたＮ+拡散接合部、ゲート電極と交差する部
分、ソース／ドレイン動作領域とゲート電極素子分離絶
縁領域が相互交差する部分のみであることを特徴として
いる、静電気保護回路のアクティブトランジスタトラン
ジスタの製造方法を提供する。
と、前記ウェルに動作領域を画成する素子分離絶縁膜
と、前記動作領域を横切って形成されたゲート電極と、
前記ゲート電極両側のウェルに内部に形成された低濃度
不純物領域と、前記ゲート電極の側面に形成されたゲー
ト側壁スペーサ酸化膜と、前記低濃度不純物領域の内部
に、前記動作領域よりも小さく内側に重畳配置されてい
る前記第１高濃度不純物領域と、外側に配置されている
第２高濃度不純物領域とを備え、該スペーサ酸化膜を形
成するときに発生する損傷により接合部で発生する接合
漏洩電流の集中を防止するようになっており、前記第１
高濃度不純物領域は、前記動作領域中の、入出力パッド
で連結されたＮ+拡散接合部、ゲート電極と交差する部
分、ソース／ドレイン動作領域とゲート電極素子分離絶
縁領域が相互交差する部分のみであることを特徴として
いる、静電気保護回路のアクティブトランジスタトラン
ジスタの製造方法を提供する。
【００３３】
【発明の実施の形態】以下、本発明を添付図面を参照し
て説明する。
て説明する。
【００３４】図９は、本発明の実施形態に係る静電気保
護回路の金属ゲートＮチャンネルフィールドトランジス
タの配置図であり、動作領域（７０）と、入力パッドと
連結される領域が前記動作領域（７０）の内部側に重畳
して形成されるＮ+ ソース／ドレイン高濃度不純物拡散
領域（７４）と、金属ゲート電極（７６）と、金属コン
タクト（７７）で構成される。
護回路の金属ゲートＮチャンネルフィールドトランジス
タの配置図であり、動作領域（７０）と、入力パッドと
連結される領域が前記動作領域（７０）の内部側に重畳
して形成されるＮ+ ソース／ドレイン高濃度不純物拡散
領域（７４）と、金属ゲート電極（７６）と、金属コン
タクト（７７）で構成される。
【００３５】図１０は、本発明の実施形態に係る静電気
保護回路の金属ゲートＮチャンネルフィールドトランジ
スタの配置図であり、パワーライン（Ｖｃｃ、Ｖｓｓ）
と連結される接合部が全て動作領域（７０）内側に重畳
される以外は図９と同様である。
保護回路の金属ゲートＮチャンネルフィールドトランジ
スタの配置図であり、パワーライン（Ｖｃｃ、Ｖｓｓ）
と連結される接合部が全て動作領域（７０）内側に重畳
される以外は図９と同様である。
【００３６】図１１は、図９に示す金属ゲートＮチャン
ネルフィールドトランジスタの断面図である。
ネルフィールドトランジスタの断面図である。
【００３７】本発明の金属ゲートＮチャンネルフィール
ドトランジスタはシリコン基板上に形成されたウェル
（７１）と、ウェル（７１）の内部に形成された素子分
離絶縁膜（７２）と、素子分離絶縁膜（７２）の両側に
形成されたＬＤＤ低濃度不純物領域（７３）と、ＬＤＤ
低濃度不純物領域（７３）の内部の動作領域（７０）エ
ッジから内部に入ってくるよう形成されたＮ+ ドレイン
高濃度不純物拡散領域（７４）と、ＬＤＤ低濃度不純物
領域（７３）の内部に形成されたＮ+ ソース高濃度不純
物拡散領域（７４１）と、素子分離絶縁膜（７２）及び
ＬＤＤ低濃度不純物領域（７３）の上部に形成された絶
縁膜（７５）と、ＬＤＤ低濃度不純物領域（７３）及び
絶縁膜（７５）の上部に形成された金属ゲート電極（７
６）を備える。Ｎ+ ドレイン高濃度不純物拡散領域（７
４）は、動作領域（７０）と最小限０．１μｍ以上重畳
するように配置される。
ドトランジスタはシリコン基板上に形成されたウェル
（７１）と、ウェル（７１）の内部に形成された素子分
離絶縁膜（７２）と、素子分離絶縁膜（７２）の両側に
形成されたＬＤＤ低濃度不純物領域（７３）と、ＬＤＤ
低濃度不純物領域（７３）の内部の動作領域（７０）エ
ッジから内部に入ってくるよう形成されたＮ+ ドレイン
高濃度不純物拡散領域（７４）と、ＬＤＤ低濃度不純物
領域（７３）の内部に形成されたＮ+ ソース高濃度不純
物拡散領域（７４１）と、素子分離絶縁膜（７２）及び
ＬＤＤ低濃度不純物領域（７３）の上部に形成された絶
縁膜（７５）と、ＬＤＤ低濃度不純物領域（７３）及び
絶縁膜（７５）の上部に形成された金属ゲート電極（７
６）を備える。Ｎ+ ドレイン高濃度不純物拡散領域（７
４）は、動作領域（７０）と最小限０．１μｍ以上重畳
するように配置される。
【００３８】前記のように備えられた本発明の金属ゲー
トＮチャンネルフィールドトランジスタの製造方法を以
下に説明する。
トＮチャンネルフィールドトランジスタの製造方法を以
下に説明する。
【００３９】先ず、シリコン基板の上部にウェル（７
１）を形成し、ウェル（７１）の内部に素子分離絶縁膜
（７２）を成長させ動作領域と絶縁分離領域を形成させ
る。
１）を形成し、ウェル（７１）の内部に素子分離絶縁膜
（７２）を成長させ動作領域と絶縁分離領域を形成させ
る。
【００４０】その後、ＬＤＤ用イオンを素子分離絶縁膜
両側に注入しＬＤＤ低濃度不純物拡散領域（７３）を形
成する。
両側に注入しＬＤＤ低濃度不純物拡散領域（７３）を形
成する。
【００４１】その後、高濃度ＡｓイオンをＬＤＤ低濃度
不純物領域（７３）の内部に注入しＮ+ ドレイン及びＮ
+ ソース高濃度不純物領域（７４、７４１）中、いずれ
かの１領域が動作領域（７０）エッジから内部に入って
くるよう前記Ｎ+ ドレイン／ソース高濃度不純物領域
（７４、７４１）を形成する。
不純物領域（７３）の内部に注入しＮ+ ドレイン及びＮ
+ ソース高濃度不純物領域（７４、７４１）中、いずれ
かの１領域が動作領域（７０）エッジから内部に入って
くるよう前記Ｎ+ ドレイン／ソース高濃度不純物領域
（７４、７４１）を形成する。
【００４２】その後、素子分離絶縁膜（７２）及びＬＤ
Ｄ低濃度不純物拡散領域（７３）の上部に絶縁膜（７
５）と金属ゲート電極（７６）を形成する。
Ｄ低濃度不純物拡散領域（７３）の上部に絶縁膜（７
５）と金属ゲート電極（７６）を形成する。
【００４３】図１２及び図１３は、本発明の実施形態に
係る静電気放電保護回路のバイポーラトランジスタの配
置図であり、それぞれ図９及び図１０の配置で金属ゲー
ト電極の代りにゲート電極にすること以外は図９及び図
１０の配置と同様である。
係る静電気放電保護回路のバイポーラトランジスタの配
置図であり、それぞれ図９及び図１０の配置で金属ゲー
ト電極の代りにゲート電極にすること以外は図９及び図
１０の配置と同様である。
【００４４】図１４は、本発明の実施形態に係る静電気
放電保護回路のレジスタの配置図であり、動作領域（９
０）と、動作領域（９０）の内部に重畳されるＮ+ ソー
ス／ドレイン高濃度不純物拡散領域（９４）で構成され
ている。
放電保護回路のレジスタの配置図であり、動作領域（９
０）と、動作領域（９０）の内部に重畳されるＮ+ ソー
ス／ドレイン高濃度不純物拡散領域（９４）で構成され
ている。
【００４５】図１５は、本発明の実施形態に係る静電気
保護回路のアクティブＮモス型トランジスタの配置図で
あり、動作領域（１００）と、動作領域（１００）の内
部に重畳されるＮ+ ソース／ドレイン高濃度不純物拡散
領域（１０４）と、ゲート電極（１０６）で構成され、
特に入力／出力パッドで連結されたＮ+ 拡散接合部、ゲ
ート電極と交差する部分、そして、ソース／ドレイン動
作領域とゲート電極素子分離絶縁領域が相互交差する部
分でのみ配置されることが特徴である。
保護回路のアクティブＮモス型トランジスタの配置図で
あり、動作領域（１００）と、動作領域（１００）の内
部に重畳されるＮ+ ソース／ドレイン高濃度不純物拡散
領域（１０４）と、ゲート電極（１０６）で構成され、
特に入力／出力パッドで連結されたＮ+ 拡散接合部、ゲ
ート電極と交差する部分、そして、ソース／ドレイン動
作領域とゲート電極素子分離絶縁領域が相互交差する部
分でのみ配置されることが特徴である。
【００４６】図１６は、本発明の他の実施形態に係る静
電気保護回路のアクティブＮ+ モストランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）の配置が動作領域（１００）の内部に重畳さ
れる場合が入力／出力パッドで連結されたソース／ドレ
インの動作領域のＮ+ 拡散接合部及びゲート電極（１０
６）と交差する部分で配置されることを特徴とする。
電気保護回路のアクティブＮ+ モストランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）の配置が動作領域（１００）の内部に重畳さ
れる場合が入力／出力パッドで連結されたソース／ドレ
インの動作領域のＮ+ 拡散接合部及びゲート電極（１０
６）と交差する部分で配置されることを特徴とする。
【００４７】図１７は、本発明の他の実施形態に係る静
電気保護回路のアクティブＮモス型トランジスタの配置
図である。Ｎ+ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される部
分が、入力／出力パッドで連結されたソース／ドレイン
の動作領域、ゲート電極（１０６）及び素子分離絶縁膜
（１０２）に相互交差する縁部分にのみ配置されている
ことを特徴とする。
電気保護回路のアクティブＮモス型トランジスタの配置
図である。Ｎ+ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される部
分が、入力／出力パッドで連結されたソース／ドレイン
の動作領域、ゲート電極（１０６）及び素子分離絶縁膜
（１０２）に相互交差する縁部分にのみ配置されている
ことを特徴とする。
【００４８】図１８は、本発明の他の実施形態に係る静
電気保護回路のアクティブＮモス型トランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される場
合が入力／出力パッドで連結されたソース／ドレインの
動作領域、ゲート電極（１０６）とパッドで連結された
動作領域（１００）が相互交差するコーナー部分にのみ
配置されることを特徴とする。
電気保護回路のアクティブＮモス型トランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される場
合が入力／出力パッドで連結されたソース／ドレインの
動作領域、ゲート電極（１０６）とパッドで連結された
動作領域（１００）が相互交差するコーナー部分にのみ
配置されることを特徴とする。
【００４９】図１９は、本発明の他の実施形態に係る静
電気保護回路のアクティブＮモス型トランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される場
合が入力／出力パッドで連結された動作領域、ゲート電
極（１０６）が相互交差するコーナー部分にのみ配置さ
れることを特徴とする。
電気保護回路のアクティブＮモス型トランジスタの配置
図であり、Ｎ+ ソース／ドレイン高濃度不純物拡散領域
（１０４）が動作領域（１００）の内部に重畳される場
合が入力／出力パッドで連結された動作領域、ゲート電
極（１０６）が相互交差するコーナー部分にのみ配置さ
れることを特徴とする。
【００５０】図２０は、図１５の矢印部における断面図
である。
である。
【００５１】本発明のアクティブＮモス型トランジスタ
は、シリコン基板上に形成されたＰ−ウェル（１０１）
と、ウェル（１０１）の内部に形成された素子分離絶縁
膜（１０２）と、素子分離絶縁膜（１０２）の上部に形
成されたゲート電極（１０６）と、素子分離絶縁膜（１
０２）の両側に形成されたＬＤＤ低濃度不純物領域（１
０３）と、素子分離絶縁膜（１０２）の上部及びゲート
電極（１０６）の側面に形成されたゲート側壁スペーサ
ー酸化膜（１０５）と、ＬＤＤ低濃度不純物領域（１０
３）の内部に形成されたＮ+ ドレイン高濃度不純物拡散
領域（１０４）と、ＬＤＤ低濃度不純物領域（１０３）
の内部に形成されたＮ+ ソース高濃度不純物拡散領域
（１０４１）を備え、Ｎ+ ドレイン高濃度不純物領域
（１０４）と、Ｎ+ ソース高濃度不純物領域（１０４
１）と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲ
ート電極（１０６）の交差領域と、Ｎ+ ソース高濃度不
純物領域（１０４１）とゲート電極（１０６）の交差領
域と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲー
ト電極（１０６）と素子分離絶縁膜（１０２）の交差領
域と、Ｎ+ ソース高濃度不純物領域（１０４１）とゲー
ト電極（１０６）と素子分離絶縁膜（１０２）の交差領
域と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲー
ト電極（１０６）が交差するコーナー領域と、Ｎ+ ソー
ス高濃度不純物領域（１０４）とゲート電極（１０６）
が交差するコーナー領域と、Ｎ+ ドレイン高濃度不純物
領域（１０４）とゲート電極（１０６）と素子分離絶縁
膜（１０２）が交差するコーナー領域と、Ｎ+ ソース高
濃度不純物領域（１０４）とゲート電極（１０６）と素
子分離絶縁膜（１０２）が交差するコーナー領域中、少
なくとも１領域が動作領域（１００）エッジから内部に
入ってくるよう重畳配置することを特徴とする。Ｎ+ ソ
ース／ドレイン高濃度不純物領域（１０４、１０４１）
は動作領域（１００）と０．１μｍ以上重畳するよう配
置される。
は、シリコン基板上に形成されたＰ−ウェル（１０１）
と、ウェル（１０１）の内部に形成された素子分離絶縁
膜（１０２）と、素子分離絶縁膜（１０２）の上部に形
成されたゲート電極（１０６）と、素子分離絶縁膜（１
０２）の両側に形成されたＬＤＤ低濃度不純物領域（１
０３）と、素子分離絶縁膜（１０２）の上部及びゲート
電極（１０６）の側面に形成されたゲート側壁スペーサ
ー酸化膜（１０５）と、ＬＤＤ低濃度不純物領域（１０
３）の内部に形成されたＮ+ ドレイン高濃度不純物拡散
領域（１０４）と、ＬＤＤ低濃度不純物領域（１０３）
の内部に形成されたＮ+ ソース高濃度不純物拡散領域
（１０４１）を備え、Ｎ+ ドレイン高濃度不純物領域
（１０４）と、Ｎ+ ソース高濃度不純物領域（１０４
１）と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲ
ート電極（１０６）の交差領域と、Ｎ+ ソース高濃度不
純物領域（１０４１）とゲート電極（１０６）の交差領
域と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲー
ト電極（１０６）と素子分離絶縁膜（１０２）の交差領
域と、Ｎ+ ソース高濃度不純物領域（１０４１）とゲー
ト電極（１０６）と素子分離絶縁膜（１０２）の交差領
域と、Ｎ+ ドレイン高濃度不純物領域（１０４）とゲー
ト電極（１０６）が交差するコーナー領域と、Ｎ+ ソー
ス高濃度不純物領域（１０４）とゲート電極（１０６）
が交差するコーナー領域と、Ｎ+ ドレイン高濃度不純物
領域（１０４）とゲート電極（１０６）と素子分離絶縁
膜（１０２）が交差するコーナー領域と、Ｎ+ ソース高
濃度不純物領域（１０４）とゲート電極（１０６）と素
子分離絶縁膜（１０２）が交差するコーナー領域中、少
なくとも１領域が動作領域（１００）エッジから内部に
入ってくるよう重畳配置することを特徴とする。Ｎ+ ソ
ース／ドレイン高濃度不純物領域（１０４、１０４１）
は動作領域（１００）と０．１μｍ以上重畳するよう配
置される。
【００５２】前記のように備えられた本発明のアクティ
ブトランジスタの製造方法を以下に説明する。
ブトランジスタの製造方法を以下に説明する。
【００５３】シリコン基板の上部にウェル（１０１）を
形成し、ウェル（１０１）の内部に素子分離絶縁膜（１
０２）を成長させ動作領域と絶縁分離領域を形成させ
る。
形成し、ウェル（１０１）の内部に素子分離絶縁膜（１
０２）を成長させ動作領域と絶縁分離領域を形成させ
る。
【００５４】その後、素子分離絶縁膜（１０２）の上部
にゲート酸化膜及びゲート電極（１０６）を形成する。
にゲート酸化膜及びゲート電極（１０６）を形成する。
【００５５】その後、ＬＤＤ燐イオンを素子分離絶縁膜
（１０２）両側に注入しＬＤＤ低濃度不純物拡散領域
（１０３）を形成する。
（１０２）両側に注入しＬＤＤ低濃度不純物拡散領域
（１０３）を形成する。
【００５６】その後、素子分離絶縁膜（１０２）の上部
及びゲート電極（１０６）の側面にゲート側壁スペーサ
ー酸化膜（１０５）を形成する。
及びゲート電極（１０６）の側面にゲート側壁スペーサ
ー酸化膜（１０５）を形成する。
【００５７】その後、ＡｓイオンをＬＤＤ低濃度不純物
領域（１０３）の内部に注入しＮ+ドレイン高濃度不純
物領域（１０４）と、Ｎ+ ソース高濃度不純物領域（１
０４１）と、Ｎ+ ドレイン高濃度不純物領域（１０４）
とゲート電極（１０６）の交差領域と、Ｎ+ ソース高濃
度不純物領域（１０４１）とゲート電極（１０６）の交
差領域と、Ｎ+ ドレイン高濃度不純物領域（１０４）と
ゲート電極（１０６）と素子分離絶縁膜（１０２）の交
差領域と、Ｎ+ ソース高濃度不純物領域（１０４１）と
ゲート電極（１０６）と素子分離絶縁膜（１０２）の交
差領域と、Ｎ+ドレイン高濃度不純物領域（１０４）と
ゲート電極（１０６）が交差するコーナー領域と、Ｎ+
ソース高濃度不純物領域（１０４１）とゲート電極（１
０６）が交差するコーナー領域と、Ｎ+ ドレイン高濃度
不純物領域（１０４）とゲート電極（１０６）と素子分
離絶縁膜（１０２）が交差するコーナー領域と、Ｎ+ ソ
ース高濃度不純物領域（１０４１）とゲート電極（１０
６）と素子分離絶縁膜（１０２）が交差するコーナー領
域中、少なくとも１領域が動作領域（１００）エッジか
ら内部に入ってくるよう重畳配置されるようＮ+ ソース
／ドレイン高濃度不純物拡散領域（１０４、１０４１）
を形成する。
領域（１０３）の内部に注入しＮ+ドレイン高濃度不純
物領域（１０４）と、Ｎ+ ソース高濃度不純物領域（１
０４１）と、Ｎ+ ドレイン高濃度不純物領域（１０４）
とゲート電極（１０６）の交差領域と、Ｎ+ ソース高濃
度不純物領域（１０４１）とゲート電極（１０６）の交
差領域と、Ｎ+ ドレイン高濃度不純物領域（１０４）と
ゲート電極（１０６）と素子分離絶縁膜（１０２）の交
差領域と、Ｎ+ ソース高濃度不純物領域（１０４１）と
ゲート電極（１０６）と素子分離絶縁膜（１０２）の交
差領域と、Ｎ+ドレイン高濃度不純物領域（１０４）と
ゲート電極（１０６）が交差するコーナー領域と、Ｎ+
ソース高濃度不純物領域（１０４１）とゲート電極（１
０６）が交差するコーナー領域と、Ｎ+ ドレイン高濃度
不純物領域（１０４）とゲート電極（１０６）と素子分
離絶縁膜（１０２）が交差するコーナー領域と、Ｎ+ ソ
ース高濃度不純物領域（１０４１）とゲート電極（１０
６）と素子分離絶縁膜（１０２）が交差するコーナー領
域中、少なくとも１領域が動作領域（１００）エッジか
ら内部に入ってくるよう重畳配置されるようＮ+ ソース
／ドレイン高濃度不純物拡散領域（１０４、１０４１）
を形成する。
【００５８】
【発明の効果】前述したところに従えば、本発明に伴う
静電気保護回路のトランジスタ及びその製造方法は、静
電気保護回路でＥＳＤ電圧印加の際に発生する接合漏洩
電流を最少化しＥＳＤ特性を向上させることができる。
静電気保護回路のトランジスタ及びその製造方法は、静
電気保護回路でＥＳＤ電圧印加の際に発生する接合漏洩
電流を最少化しＥＳＤ特性を向上させることができる。
【図１】従来の入力パッドに対する静電気保護回路図。
【図２】従来の入力パッドに対する静電気保護回路図。
【図３】従来の入力パッドに対する静電気保護回路図。
【図４】従来の出力パッドに対する静電気保護回路図。
【図５】従来静電気保護回路のフィールドトランジスタ
の配置図。
の配置図。
【図６】図５の矢印方向におけるフィールドトランジス
タの断面図。
タの断面図。
【図７】従来静電気保護回路のアクティブトランジスタ
の配置図。
の配置図。
【図８】図７の矢印方向におけるアクティブトランジス
タの断面図。
タの断面図。
【図９】本発明の実施形態に係る静電気保護回路の金属
ゲートＮチャンネルフィールドトランジスタの配置図。
ゲートＮチャンネルフィールドトランジスタの配置図。
【図１０】本発明の実施形態に係る静電気保護回路の金
属ゲートＮチャンネルフィールドトランジスタの配置
図。
属ゲートＮチャンネルフィールドトランジスタの配置
図。
【図１１】図９及び図１０に示す金属ゲートＮチャンネ
ルフィールドトランジスタの断面図。
ルフィールドトランジスタの断面図。
【図１２】本発明の他の実施形態に係る静電気保護回路
のバイポーラトランジスタの配置図。
のバイポーラトランジスタの配置図。
【図１３】本発明の他の実施形態に係る静電気保護回路
のバイポーラトランジスタの配置図。
のバイポーラトランジスタの配置図。
【図１４】本発明の実施形態に係る静電気保護回路のレ
ジスタの配置図。
ジスタの配置図。
【図１５】本発明の実施形態に係る静電気保護回路のア
クティブトランジスタの配置図。
クティブトランジスタの配置図。
【図１６】本発明の実施形態に係る静電気保護回路のア
クティブトランジスタの配置図。
クティブトランジスタの配置図。
【図１７】本発明の実施形態に係る静電気保護回路のア
クティブトランジスタの配置図。
クティブトランジスタの配置図。
【図１８】本発明の実施形態に係る静電気保護回路のア
クティブトランジスタの配置図。
クティブトランジスタの配置図。
【図１９】本発明の実施形態に係る静電気保護回路のア
クティブトランジスタの配置図。
クティブトランジスタの配置図。
【図２０】図１５の矢印方向におけるアクティブトラン
ジスタの断面図。
ジスタの断面図。
１１… コントロール信号
２１… データパッド
３０，６０，７０，９０，１００，３０１… 動作領
域 ３１，６１，７１，１０１… ウェル ３２，６２，７２，１０２… 素子分離絶縁膜 ３３，６３，７３，１０３… ＬＤＤ低濃度不純物領
域 ３４，６４，７４（７４１），９４，１０４… Ｎ+
ソース／ドレイン高濃度不純物拡散領域 ３５，７５… 絶縁膜 ３６，６６，７６… 金属ゲート電極 ３７，７７… 金属コンタクト ６５，１０５… ゲート側壁スペーサー酸化膜
域 ３１，６１，７１，１０１… ウェル ３２，６２，７２，１０２… 素子分離絶縁膜 ３３，６３，７３，１０３… ＬＤＤ低濃度不純物領
域 ３４，６４，７４（７４１），９４，１０４… Ｎ+
ソース／ドレイン高濃度不純物拡散領域 ３５，７５… 絶縁膜 ３６，６６，７６… 金属ゲート電極 ３７，７７… 金属コンタクト ６５，１０５… ゲート側壁スペーサー酸化膜
─────────────────────────────────────────────────────
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(56)参考文献 特開 平７−86585（ＪＰ，Ａ)
特開 平３−101269（ＪＰ，Ａ)
特開 平２−177366（ＪＰ，Ａ)
特開 平５−13757（ＪＰ，Ａ)
特開 平３−72666（ＪＰ，Ａ)
特開 平２−35778（ＪＰ，Ａ)
Claims (4)
- 【請求項１】 基板に形成されたＰウェルと、 前記ウェルに二つの動作領域を画成する素子分離絶縁膜
と、 前記動作領域に形成された低濃度不純物領域と、前記動作領域のうちの一方で 、低濃度不純物領域の内部
に高濃度イオンを注入して形成される第１高濃度不純物
領域であって、該第１高濃度不純物領域はＮ + ドレイン
領域である、第１高濃度不純物領域と、前記動作領域のうちの他方で 、低濃度不純物領域の内部
に高濃度イオンを注入して形成される第２高濃度不純物
領域であって、該第２高濃度不純物領域はＮ + ソース領
域である、第２高濃度不純物領域と、 前記素子分離絶縁膜、前記低濃度不純物領域、前記第１
高濃度不純物領域及び前記第２高濃度不純物領域の上部
に形成された上部絶縁膜と、を備え、 更に、 該上部絶縁膜上に形成され、前記ソース領域にコンタク
トして前記素子分離絶縁膜の上方まで延長された金属電
極を備え、 前記第１高濃度不純物領域又は第２高濃度不純物領域の
うちの入力パッドに接続されている側が、動作領域より
も小さく内側に重畳配置されており、パワーライン側に
接続されているもう一方の側が、動作領域の内部に入ら
ない大きさであることを特徴とする静電気保護回路の金
属ゲートＮチャンネルフィールドトランジスタ。 - 【請求項２】 前記第１高濃度不純物領域又は前記第２
高濃度不純物領域のうちの一方の重畳配置が、動作領域
から０．１μｍ以上内側でなされていることを特徴とす
る請求項１記載の静電気保護回路のトランジスタ。 - 【請求項３】 基板にＰウェルを形成し、前記ウェルに
素子分離絶縁膜を形成して二つの動作領域を画成する段
階と、 前記動作領域に低濃度不純物領域を形成する段階と、前記動作領域のうちの一方で、 低濃度不純物領域の内部
に高濃度イオンを注入して第１高濃度不純物領域を形成
する段階であって、該第１高濃度不純物領域はＮ + ドレ
イン領域である、前記段階と、前記動作領域のうちの他方で、 低濃度不純物領域の内部
に高濃度イオンを注入して第２高濃度不純物領域を形成
する段階であって、該第２高濃度不純物領域はＮ + ソー
ス領域である、前記段階と、 前記４つの段階によって形成された構造の上部に上部絶
縁膜を形成する段階と、 該上部絶縁膜上に前記ソース領域にコンタクトして前記
素子分離絶縁膜の上方まで延長された金属電極を形成す
る段階と、を備え、 前記第１高濃度不純物領域又は第２高濃度不純物領域の
うちの入力パッドに接続されている側が、動作領域より
も小さく内側に重畳配置されており、パワーライン側に
接続されているもう一方の側が、動作領域の内部に入ら
ない大きさであることを特徴とする静電気保護回路の金
属ゲートＮチャンネルフィールドトランジスタ製造方
法。 - 【請求項４】 前記高濃度イオンが、Ａｓイオンである
ことを特徴とする請求項３記載の静電気保護回路のトラ
ンジスタ製造方法。
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