CN1158502A - 抗静电电路的薄膜晶体管及其制造方法 - Google Patents

抗静电电路的薄膜晶体管及其制造方法 Download PDF

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Abstract

一种抗静电电路的薄膜晶体管包括：形成于硅衬底上的阱；形成于阱内、用于电极间的电隔离的绝缘层；及分别位于绝缘层间的各低浓度杂质扩散区；形成于一个低浓度杂质扩散区中的第一高浓度杂质扩散区；形成于另一低浓度杂质扩散区中的第二高浓度杂质扩散区；形成于绝缘层和低浓度杂质扩散层上的层间绝缘层；及形成于低浓度杂质扩散区和层间绝缘层上的金属栅极。上述第一高浓度杂质扩散区和第二高浓度杂质扩散区中至少一个从有源区的外边缘向内与有源区重叠。

Description

抗静电电路的薄膜晶体管及其制造方法
本发明涉及一种抗静电电路，特别涉及一种半导体器件的抗静电电路的薄膜晶体管，它能防止由于静电放电(ESD)引起的结漏电流。还涉及一种制造该晶体管的方法。
在IC处理过程中，既使有适当地防护，也可能发生几伏的静电放电，并会严重损伤电路，导致器件即刻失效或对器件造成损伤。所以。人们已对防止静电放电(ESD)失效的方法作了大量研究。场效应晶体管、双极晶体管、有源晶体管的N+扩展电阻和n+结区中的输入和输出焊盘的漏电流的增加，严重影响诸如动态随机存取存储器(DRAM)、静电随机存储器(SRAM)等半导体器件的可靠性。
结漏电流是由于电场集中于结形成区、As离子(n+源/漏高浓度离子)注入期间产生的结失效、和在制造轻掺杂漏结构(LDD)NMOS晶体管工艺过程中腐蚀引起的用作栅极侧壁隔离热的氧化膜损失造成的。
下面参照图1说明半导体器件的常规抗静电电路。
图1的常规抗静电电路包括，分别耦连到电源电压Vcc和地Vss的第一场效应晶体管FT11和第二场效应晶体管FT12，电阻Rs和有源晶体管AT11(或NMOS栅二极管)。
图1B的常规抗静电电路是由第一npn双极晶体管BT11和第二npn晶体管BT12实现的，而不是利用第一场效应晶体管FT11和第二场效应晶体管FT12及图1A的电路来实现。
同时，除图1C的电路是利用基极接地Vss的第三npn双极晶体管BT13而不是图1B电路的第二双极晶体管BT12实现的外，图1C的电路结构基本与图1B的抗静电电路相同。
图2的抗静电电路包括相对于输出焊盘21耦连到电源电压Vcc的上拉式NMOS有源晶体管PU2、和与地连接的下拉式有源晶体管PD2。
下面是关于常规抗静电电路的说明。照见图3A和3B。
图3A是常规抗静电电路的场效应晶体管的示意图，示出了有源区30，N+源/漏高浓度杂质扩散区34，金属栅极36和金属接点37。
参见图3B常规场效应晶体管包括：形成于硅衬底上的阱31；形成于每个第一阱31内用于电极间的电隔离的绝缘层32；分别形成于绝缘层32之间的低浓度杂质扩散层33；N+源/漏高浓度扩散层34；形成于用于电极间电隔离的绝缘层32和低浓度杂质扩散层33上的层间绝缘层35；及形成于低浓度杂质层33和层间绝缘层35上的金属栅极36。
下面是关于制造上述常规抗静电电路的场效应晶体管的方法的说明。
如上所述，图3A是场效应晶体管的平面图，图3B是沿图3A的箭头A-A’所取的场效应晶体管的剖面图。
制造场效应晶体管的第一步是在硅衬底上形成阱31。在阱31内生长用于电极间电隔离的绝缘层32，以构成有源区30和电极间电隔离区。
把低浓度的离子注入用于电极间电隔离的绝缘层32的两侧，形成低浓度杂质扩散层33，把N+源/漏高浓度离子注入到低浓度杂质扩散层33，形成N+源/漏高浓度杂质扩散区34。在绝缘层32和低浓度杂质扩散层33上，依次形成层间绝缘层35和金属栅极36。
通过上述制造步骤在区A形成的结很弱，很可能由于As的离子注入而被毁坏。
图4A和图4B示出了常规抗静电电路的有源晶体管。
图4A是常规抗静电电路的有源晶体管的平面图，其中示出了有源区60，N+源/漏高浓度杂质扩散区64，栅极66。
图4B是图4A中的有源晶体管的剖面图。
常规有源晶体管包括：形成于硅衬底上的P型阱61；形成于P型阱61中、用于电极间的电隔离的绝缘层62；形成于绝缘层62上的栅极66。图6B的有源晶体管还包括：位于绝缘层62之间的低浓度杂质扩散层63；形成于栅极66的侧壁和绝缘层62上、用作侧壁隔离垫的氧化膜65；及形成于低浓度杂质扩散层63中的高浓度杂质扩散区64。
下面是关于制造上述常规抗静电电路的有源晶体管的方法的说明。
参见图4A和4B，在硅衬底上形成阱61，在阱61中生长用于电极间电隔离了的绝缘层62，形成有源区60和用于电极间电隔离的区。在绝缘层62上依次形成栅氧化层和栅极66。
然后，把低浓度离子注入到用于电极间电隔离的绝缘层62的两侧，形成低浓度杂质扩散层63。然后在绝缘层62上和栅极66上形成用作侧壁隔离垫的氧化膜65。把As离子注入到低浓度杂质扩散层63，形成N+源/漏高浓度杂质扩散区64。
通过As离子注入在区A形成的结很弱，绝缘层62和栅极66的交叠也因As离子注入形成的区B而造破坏。
因此，本发明提供一种半导体器件的抗静电电路的薄膜晶体管，能充分解决由于已有技术的限制和弊端造成的一个或多个问题。
本发明目的是提供一种半导体器件的抗静电电路的薄膜晶体管，该晶体管能防止由于静电放电(ESD)引起的结漏电流。
下面的说明将清楚地显示出本发明的其它特点和优点，其中一部分通过下面的说明显现出来，或通过实施本发明了解到。由以下的书面说明和权利要求书以及附图所特别指出的结构可以实现本发明的目的获得其它优点。
为了实现本发明的这些和其它优点，根据本发明的目的，正如所实施和所说明的那样，半导体器件的抗静电电路的薄膜晶体管包括：形成于硅衬底上的阱；形成于阱内、用于电极间电隔离的绝缘层；及分别位于绝缘层间的多个低浓度杂质扩散区。本发明的薄膜晶体管还包括：形成于一个低浓度杂质扩散区中的第一高浓度杂质扩散区；形成于另一低浓度杂质扩散区中的第二高浓度杂质扩散区；形成于绝缘层和低浓度杂质扩散层上的层间绝缘层；及形成于低浓度杂质扩散层和层间绝缘层上的金属栅极。上述第一高浓度杂质扩散区和第二高浓度杂质扩散区中至少一个从有源区的外边缘向内与有源区重叠。
根据本发明的另一个方案，提供一种抗静电电路的薄膜晶体管，包括：形成于硅衬底上的阱；形成于阱中、用于电极间电隔离的绝缘层；形成于层间绝缘层上的栅极；及分别形成于绝缘层和栅极侧壁上、用作栅侧壁隔离垫的氧化膜。本发明的晶体管还包括：形成于一个低浓度杂质扩散区中的第一高浓度杂质扩散区；和形成于另一低浓度杂质扩散区中的第二高浓度杂质区；第一高浓度杂质扩散区与栅极的交叠区；第二高浓度杂质扩散区与栅极的交叠区；第一高浓度杂质扩散区、栅极和绝缘层的交叠区；第二高浓度杂质扩散区、栅极和绝缘层的交叠区；第一高浓度杂质扩散区与栅极的相互交叠处的拐角；第二高浓度杂质扩散区与栅极的相互交叠处的拐角；第一高浓度杂质扩散区、栅极和绝缘层的相互交叠处的拐角；及第二高浓度杂质扩散区、栅极和绝缘层的相互交叠处的拐角，第一和第二高浓度杂质区中至少一个设置成从有源区的外边缘向内与有源区重叠。
根据本发明的又一方案，提供一种制造薄膜晶体管的方法，包括下列步骤：在硅衬底上形成阱；在阱内生长用于电极间电隔离的绝缘层，形成有源区和用于电极间电隔离的区；把低浓度离子注入到用于电极间电隔离的绝缘层的两侧，形成低浓度杂质扩散区；把高浓度离子注入低浓度杂质扩散区，形成第一和第二高浓度杂质扩散区，以便能将第一和第二高浓度杂质扩散区中的至少一个设置成从有源区的外边缘向内与有源区重叠，在绝缘层和低浓度杂质扩散层上，依次形成层间绝缘层和金属栅极。
根据本发明的再一个方案，提供一种制造薄膜晶体管的方法，包括下列步骤：在硅衬底上形成阱；在阱内生长用于电极间电隔离的绝缘层，形成有源区和用于电极间电隔离的区；在绝缘层上形成栅极；把低浓度的离子注入到用于电极间电隔离的绝缘层的两侧，形成低浓度杂质扩散区；在绝缘层上和栅极的侧壁上形成用作侧壁隔离垫的氧化膜；把高浓度的离子注入到低浓度杂质扩散区，形成第一和第二高浓度杂质扩散区，以便能将第一和第二高浓度杂质扩散区中的至少一个设置成从有源区的外边缘向内与有源区重叠。
应该理解，上述一般性的说明和下述详细说明皆是说明性和解释性的，对本发明的进一步解释如权利要求书所述。
各附图可供人们进一步理解本发明，它可以与说明书结合，构成说明的一部分，本发明所公开的实施例与说明书一起说明本发明的原理。
在各附图中：
图1A-1C是相对于其各输入焊盘的各常规抗静电电路图；
图2是相对其各输出焊盘的各常规抗静电电路图；
图3A是常规抗静电电路的场效应晶体管的平面示意图；
图3B是沿图3A中的箭头所取的场效应晶体管的剖面图；
图4A是常规抗静电电路的有源晶体管的平面图；
图4B是图4A的有源晶体管的平面图；
图5A和5B皆是根据本发明的抗静电电路的金属栅NMOS场效应晶体管的平面图；
图5C是图5A和5B的金属栅场效应晶体管的剖面图；
图6A和6B皆是根据本发明的抗静电电路的双极晶体管的平面图；
图7是抗静电电路的电阻器的平面图；
图8A-8E皆是根据本发明的抗静电电路的有源晶体管的平面图；
图8F是沿图8A中箭头A-A′所取的有源晶体管的剖面图。
下面参照各附图中所示的实例详细说明本发明的优选实施例。
图5A和5B是根据本发明的抗静电电路的金属栅NMOS场效应晶体管的平面图。
图5A的晶体管包括：有源区70；N+源/漏高浓度杂质扩散区74，其与输入焊盘连接的部分重叠于有源区内部；金属栅极76；及金属接点77。
图5B是根据本发明的抗静电电路的金属栅NMOS场效应晶体管的平面图。除连接到电源线Vcc和Vss的结重叠于有源区70的内部外，图5B的晶体管基本上与图7A的结构相同。
图5C是图5A和5B的金属栅NMOS场效应晶体管的剖面图。
本发明的场效应晶体管包括：形成于硅衬底上的阱71；形成于阱71内、用于电极间电隔离的绝缘层72；及分别位于绝缘层72之间的低浓度杂质扩散层73。图5B的晶体管还包括：从有源区70的外边缘向内形成于低浓度杂质扩散层73中的N+漏高浓度杂质扩散区74；形成于低浓度杂质扩散层73内的N+源高浓度杂质扩散区741；形成于绝缘层72和低浓度杂质扩散层73上的层间绝缘层75；及形成于低浓度杂质扩散层73和层间绝缘层75上的栅极76。将N+漏高浓度杂质扩散区74设置成与有源区70重叠0.1μm或以上。
下面是关于制造上述抗静电电路的场效应晶体管的方法的说明。
参见图5A-5C，在硅衬底上形成阱71，在阱71内生长用于电极间的电隔离的绝缘层72，形成有源区70和用于电极间电隔离的区。
然后，把低浓度离子注入到用于电极间电隔离的绝缘层72的两侧，形成低浓度杂质扩散层73。把高浓度的As离子注入到低浓度杂质扩散层73中，形成N+漏/源高浓度杂质扩散区74和741，以便能既使漏区74又使源区741从有源区70的外边缘向内位于低浓度杂质扩散层73内。在绝缘层72和低浓度杂质扩散层73上形成层间绝缘层75和金属栅极76。
图6A和6B是根据本发明的抗静电电路的双极晶体管的平面图。除通过栅极而不是通过图5A和5B的金属栅极76来实现其结构外，图6A和6B的双极晶体管的结构基本上与图5A和5B相同。
图7是抗静电电路的电阻器的平面图。该电阻器由有源区90及与有源区相互重叠的N+源/漏高浓度杂质扩散区构成。
图8A是根据本发明的一个优选实施例的抗静电电路的有源NMOS晶体管的平面图。有源NMOS晶体管包括：有源区100；与有源区100重叠形成的N+源/漏高深有度杂质扩散区104；及栅极106。根据该有源NMOS晶体管的特征，重叠形成于N+扩散结、栅极106与高浓度扩散区104的交叠区、及源/漏的有源区与栅极106和电隔离区的交叠区上。
图8B是根据本发明的另一个优选实施例的抗静电电路的有源晶体管的平面图。将N+源/漏高浓度杂质区104设置成与在与输入/输出焊盘连接的源/漏的有源区的N+扩散结、及栅极106与N+源/漏高浓度杂质扩散区104交叠区上与有源区100重叠。
图8C是根据本发明的又一个优选实施例的抗静电电路的有源晶体管的平面图。将N+源/漏高浓度杂质区104设置成与在与输入/输出焊盘连接的源/漏的有源区、及栅极106与绝缘层102相互交叠处的外边缘上的有源区100重叠。
图8D是根据本发明的再一个优选实施例的抗静电电器有源晶体管的平面图。将N+源/漏高浓度杂质区104设置成与在与输入/输出焊盘连接的源/漏的有源区、及栅极106与连接到焊盘上有源区100相互交叠处的拐角上的有源区100重叠。
图8E是根据本发明的又一个优选实施例的抗静电电器有源晶体管的平面图。将N+源/漏高浓度杂质区104设置成与在与输入/输出焊盘连接的有源区、及栅极106与N+源/漏高浓度杂质扩散区104相互交叠处上的有源区100重叠。
本发明的有源NMOS晶体管包括：形成于硅衬底上的P型阱101；形成于阱101内、用于电极间电隔离的绝缘层102；及形成于绝缘层102上的栅106。该有源NMOS晶体管还包括：位于绝缘层102之间的低浓度杂质扩散层103；形成于绝缘层102及栅极106的侧壁上、用作侧壁离垫的氧化膜105；形成于低浓度杂质扩散区103内的N+漏高浓度杂质扩散区104；形成于低浓度杂质扩散区103内的N+源高浓度杂质扩散区1041。
该晶体管具有：N+漏高浓度杂质扩散区104；N+源高浓度杂质扩散区1041；N+漏高浓度杂质扩散区104与栅极106的交叠区；N+源高浓度杂质扩散区1041与栅极106的交叠区；N+漏高浓度杂质扩散区104、栅极106与绝缘层102的交叠区；N+源高浓度杂质扩散区1041、栅极106与绝缘层102的交叠区；N+漏高浓度杂质扩散区104与栅极106的交叠区处的拐角；N+源高浓度杂质扩散区1041与栅极106的交叠区处的拐角；N+漏高浓度杂质扩散区104、栅极106与绝缘层102的交叠区处的拐角；N+源高浓度杂质扩散区1041、栅极106与绝缘层102的交叠区处的拐角。上述区中至少一个从有源区100的外边缘向内与有源区100重叠。N+源/漏高浓度杂质扩散区104和1041与有源区100重叠0.1μm或以上。
下面是关于制造本发明的上述抗静电电路的有源晶体管的方法的说明。
在硅衬底上形成阱101，在阱101内生长用于电极间电隔离的绝缘层102，形成有源区和用于电极间电隔离的区。在绝缘层102上依次形成栅氧化层和栅极106。
然后，把低浓度P离子注入到用于电极间电隔离的绝缘层102的两侧，形成低浓度杂质扩散层103。在绝缘层102和栅极106的侧壁上形成用作侧壁隔离垫的氧化膜105。再把高浓度的As离子注入到低浓度杂质扩散层103中，形成N+漏/源高浓度杂质扩散区104和1041，以便使该晶体管具有：N+漏高浓度杂质扩散区104；N+源高浓度杂质扩散区1041；N+漏高浓度杂质扩散区104与栅极106的交叠区；N+源高浓度杂质扩散区1041与栅极106的交叠区；N+漏高浓度杂质扩散区104、栅极106与绝缘层102的交叠区；N+源高浓度杂质扩散区1041、栅极106与绝缘层102的交叠区；N+漏高浓度杂质扩散区104与栅极106的交叠区处的拐角；N+源高浓度杂质扩散区1041与栅极106的交叠区处的拐角；N+漏高浓度杂质扩散区104、栅极106与绝缘层102的交叠区处的拐角；N+源高浓度杂质扩散区1041、栅极106与绝缘层102的交叠区处的拐角。N+漏高浓度杂质扩散区和N+源高浓度杂质扩散区中至少一个从有源区100的外边缘向内与有源区100重叠。
如上所述，本发明的抗静电电路的薄膜晶体管及该晶体管的制造方法，能通过使由静电放电引起的结漏电流最小，增强静电放电特性。
显然，在不脱离本发明的精神实质和范围的情况下，本领域的技术人员可以针对本发明作出各种改型和变化。但这些改型和变化皆落入本发明所附权利要求书所限定的范围之内。

Claims (11)

1.一种抗静电电路的晶体管，包括：
形成于硅衬底上的阱；
形成于所述阱内、用于电极间电隔离的绝缘层；
分别位于所述绝缘层间的多个低浓度杂质扩散区；
形成于一个低浓度杂质扩散区中的第一高浓度杂质扩散区；
形成于另一低浓度杂质扩散区中的第二高浓度杂质扩散区；
形成于所述绝缘层和所述低浓度杂质扩散层上的层间绝缘层；
形成于所述低浓度杂质扩散区和所述层间绝缘层上的金属栅极；
上述第一高浓度杂质扩散区和第二高浓度杂质扩散区中至少一个从有源区的外边缘向内与有源区重叠。
2.根据权利要求1的薄膜晶体管，其特征在于：所述晶体管是金属栅e沟道场效应晶体管，所述第一和第二高浓度杂质扩散区分别作用漏区和源区。
3.根据权利要求1的薄膜晶体管，其特征在于：所述晶体管是npn双极晶体管，所述第一和第二高浓度杂质扩散区分别作用发射区和集电区。
4.根据权利要求1的薄膜晶体管，其特征在于：将所述第一和第二高浓度杂质扩散区中的至少一个设置成与所述有源区重叠0.1μm或以上。
5.一种抗静电电路的薄膜晶体管，包括：
形成于硅衬底上的阱；
形成于所述阱中、用于电极间电隔离的绝缘层；
形成于所述层间绝缘层上的栅极；
分别形成于所述绝缘层和所述栅极的侧壁上、用作栅侧壁隔离垫的氧化膜；
形成于低浓度杂质扩散区中的第一高浓度杂质扩散区；
形成于另一低浓度杂质扩散区中的第二高浓度杂质区；
所述第一高浓度杂质扩散区与所述栅极的交叠区；所述第二高浓度杂质扩散区与所述栅极的交叠区；所述第一高浓度杂质扩散区、所述栅极和所述绝缘层的交叠区；所述第二高浓度杂质扩散区、所述栅极和所述绝缘层的交叠区；所述第一高浓度杂质扩散区与所述栅极的相互交叠处的拐角；所述第二高浓度杂质扩散区与所述栅极的相互交叠处的拐角；所述第一高浓度杂质扩散区、所述栅极和所述绝缘层的相互交叠处的拐角；及所述第二高浓度杂质扩散区、所述栅极和所述绝缘层的相互交叠处的拐角，将所述第一和第二高浓度杂质区中至少一个设置成从有源区的外边缘向内与有源区重叠。
6.根据权利要求5的薄膜晶体管，其特征在于：所述晶体管是有源NMOS晶体管，所述第一和第二高浓度杂质扩散区分别作用漏区和源区。
7.根据权利要求5的薄膜晶体管，其特征在于：将所述第一和第二高浓度杂质扩散区中的至少一个设置成与所述有源区重叠0.1μm或以上。
8.一种制造薄膜晶体管的方法，包括下列步骤：
在硅衬底上形成阱，在所述阱内生长用于电极间电隔离的绝缘层，形成有源区和用于电极间电隔离的区；
把低浓度离子注入到用于电极间电隔离的所述绝缘层的两侧，形成低浓度杂质扩散区；
把高浓度离子注入所述低浓度杂质扩散区，形成第一和第二高浓度杂质扩散区，以便能将所述第一和第二高浓度杂质扩散区中的至少一个设置成从有源区的外边缘向内与有源区重叠；
在所述绝缘层和所述低浓度杂质扩散层上，依次形成层间绝缘层和金属栅极。
9.根据权利要求8的方法，其特征在于：所述高浓度离子是As离子。
10.一种制造薄膜晶体管的方法，包括下列步骤：
在硅衬底上形成阱，在所述阱内生长用于电极间电隔离的绝缘层，形成有源区和用于电极间电隔离的区；
在所述绝缘层上形成栅极；
把低浓度的离子注入到用于电极间电隔离的所述绝缘层的两侧，形成低浓度杂质扩散区；
在所述绝缘层上和在所述栅极的侧壁上形成用作侧壁离垫的氧化膜；及
把高浓度的离子注入到所述低浓度杂质扩散区，形成第一和第二高浓杂质扩散区，以便将所述第一和第二高浓度杂质扩散区中的至少一个设置成从有源区的外边缘向内与有源区重叠。
11.根据权利要求10的方法，其特征在于：所述高浓度离子是As离子。
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