CN101040388A - 用于高电压应用的mosfet及其制作方法 - Google Patents
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Abstract
一种包括绝缘体上半导体(SOI)衬底的PMOS器件，所述SOI衬底具有在其上提供n型半导体材料的有源层(24)的绝缘材料层(22)。通过扩散将p型源极和漏极区(14、16)设置在n型有源层(22)中。将p型栓塞(28)设置在源极区(14)处，该栓塞穿过有源半导体层(24)延伸至绝缘层(22)。提供栓塞(28)以便能够将施加到器件上的源极电压显著地偏移到衬底电压以上，而不会发生过大的泄漏电流。
Description
技术领域
本发明涉及一种适用于高电压应用的MOSFET及其制造方法。
背景技术
场效应晶体管(FET)本质上是一种半导体电流通道，其电导率通过施加与电流垂直的电场来控制。所述电场由反向偏置pn结产生。一种具体类型的FET公知为金属-氧化物-半导体(MOS)FET，即所谓的表面FET，并且通过将第一导电类型的两个同心掺杂的半导体区域扩散到轻掺杂的第二导电类型半导体衬底中来制作。
例如参考图1，典型的所谓“体”PMOS晶体管10包括轻掺杂n-型衬底12，在其中扩散了两个掺杂的p型半导体区14、16。p型区14、16形成器件的源极和漏极，其间具有沟道(由箭头18表示)。所述器件还包括栅极区20。在使用中，当在栅极20和衬底之间施加电压时，电流跨过沟道18从源极流到漏极。
体MOS结构具有以下缺点：在CMOS(互补MOS)结构中，PMOS器件的n型区或阱和相邻的NMOS器件的p型区或阱有效地形成了各自的pn结，结果存在一对双极型晶体管，其一是npn型和另一是pnp型，从而形成寄生pnpn可控硅(thyristor)。关于该可控硅可能出现公知为闭锁的现象，从而作为例如外部噪声的结果，其保持为导电的并且不会恢复。因此，NMOS和PMOS器件之间的距离不能做得太小，否则上述双极型晶体管的增益将不可接受地高，而在避免闭锁的努力中，需要使双极型晶体管的增益最小化。从而，采用体MOS结构限制了集成密度。此外，在体MOS结构中，全部的源极和漏极区具有在相同的衬底或阱之间形成的pn结，并且由pn结产生的所得到的寄生电容对于器件的高速操作是非常不利的。
相对于体材料，绝缘体上硅(SOI)材料提供潜在的优势，用于制作高性能集成电路，并且在绝缘体上的单晶半导体层中形成MOSFET的方法公知为SOI-MOS形成方法。参考图2，SOI-(P)MOS结构在很多方面与如图1所示的体MOS结构类似，并且用相同的参考数字表示相似的元件。然而，在这种情况下，所述结构包括其中具有掩埋氧化物(BOX)层22的衬底12，在所述SOI衬底中提供了轻掺杂n型半导体层24。将浅的p型源极和漏极区14、16扩散到n型半导体层24中，并且如前所述提供栅极区20。
因此，MOS器件在其正下方具有相对较厚的绝缘体，并且其特征在于以下能力：将漏极结电容和信号线到衬底的电容减小到传统体MOS器件的电容的大约1/10。此外，将MOS与支撑衬底绝缘且隔离，并且因此其特征还在于以下能力：实质上消除了由α射线的辐射和闭锁现象引起的缺点。此外，二氧化硅支持比硅pn结高得多的电压，所以在SOI-MOS中，全部器件和衬底之间的SiO2隔离在较小区域中允许高得多的电压差，并且SOI技术允许在相对于操作晶片(handle wafer)为负的电压使用MOSFETs。
存在其中采用其源极与正电压基准(电源)线Vs相连的PMOS器件的许多应用。在相对较高电压的应用中，这可能引起问题，因为操作晶片衬底26(参见图2)将处于比源极(处于Vs处)低得多的电势(Vhw＝OV)。结果，可能在PMOS器件的轻掺杂n型层24中(从掩埋氧化物层22向上(向表面))出现耗尽(由此，移动载流子从半导体层的区域基本消失的现象)。如果Vs偏移地太多，可以在掩埋氧化物层22处产生反型层。类似地，在NMOS器件中存在相似的问题，所述NMOS器件用在相对于操作晶片为负的电压处。
这可能引起从源极到漏极的不可接受的高泄漏电流，当掩埋氧化物层22处的上述耗尽层接触从漏极区16延伸到n型区24的耗尽层(未示出)、并且源极区14与n型区24接触时，或当掩埋氧化物层22的耗尽层接触源极区14时，出现所述泄漏电流。如图4a和图4b所示，在根据现有技术的具有0.9e12/cm2的掺杂剂量的n型区的PMOS器件中，当将源极电压偏移到操作晶片衬底电压以上25V时(图4b)，相对于其中没有将源极电压偏移到操作晶片衬底以上的情况下(图4a)，泄漏电流随着源极到漏极电压的大小而增加。该泄漏目前将PMOS器件的使用限制为Vhw以上大约20V，或者如果n型区24的掺杂剂量增加则限制为更高一些，尽管这样，PMOS可以偏移达到的电压Vs-Vhw还是受限制。
美国专利No.6,225,667描述了一种SOI-MOS晶体管，其中源极区从衬底的表面向绝缘层延伸，以便减小器件的浮置体效应(通过消除浮置源极区)，所述浮置体效应可以包括从源极到漏极的泄漏电流。然而，另一方面，如果在没有体接触的情形下制作器件(即，将此种器件的体区域保持浮置)，则可以极大地简化SOI中的电路布局，并且大大地增加了封装密度。
现在我们已经设计了改进的配置，本发明的一个目的在于提供一种MOS器件及其制造方法，从而可以将施加到其上的源极电压显著地偏移到衬底电压以上(例如，70V或更多)，而不发生过大的泄漏电流。
发明内容
根据本发明，提出了一种金属-氧化物-半导体器件，包括：绝缘体上半导体衬底，具有在其上提供第一导电类型的掺杂半导体区的绝缘材料层；所述第一导电类型的栅极区；在所述第一导电类型的所述区域内的所述器件的表面处提供的源极区和漏极区，所述源极区和漏极区包括第二导电类型的各自掺杂半导体区，并且在源极区和漏极区之间限定沟道，其中在所述源极和漏极区以及所述绝缘材料层之间提供间隙，所述器件还包括所述第二导电类型的栓塞区，从所述源极区处或附近的所述器件的所述表面延伸至所述第一导电类型的所述掺杂半导体区中，并且与所述源极区电短路。
并且，根据本发明，提供一种制作金属-氧化物-半导体器件的方法，所述方法包括：提供绝缘体上半导体衬底，具有在其上提供第一导电类型的掺杂半导体区的绝缘材料层；提供所述第一导电类型的栅极区；通过扩散在所述第一导电类型的所述区域内的所述电器件表面处提供源极区和漏极区，所述源极区和漏极区包括第二导电类型的各自掺杂半导体区，并且在源极区和漏极区之间限定沟道，其中在所述源极和漏极区以及所述绝缘材料层之间提供间隙，所述方法还包括：形成所述第二导电类型的栓塞区，该栓塞区从所述源极区处或附近的所述器件的所述表面延伸至所述第一导电类型的所述掺杂半导体区中，并且与所述源极区电短路。
本发明还扩展到包括如上所限定的MOS器件的集成电路。
优选地，栓塞区从所述源极区处的所述器件的所述表面延伸至所述绝缘材料层。
在器件的表面和绝缘层之间的源极区处提供栓塞，提供了具有电荷载流子的上述反型层(以便防止其达到扩散的源极区或漏极区的耗尽区)，并且将电势固定在源极电压Vs处。
在优选的实施例中，MOS器件包括PMOS晶体管，其中所述第一导电类型是n型，并且所述第二导电类型是p型。然而，MOS器件同样可以是NMOS晶体管。优选地，所述绝缘材料层是掩埋绝缘层，例如掩埋氧化物层。
要求栓塞区具有与源极区相同的电势，即，需要将其电短路。这可以通过金属接触等，或通过重叠掺杂来实现。
因此，在一个典型实施例中，栓塞区至少部分地与所述源极区重叠。重叠的范围应该足够应付工艺变化。在本发明的一个特定典型实施例中，可以采用任意合适的掺杂剂对所述第二导电类型的半导体材料掺杂，例如磷(其原子相对较轻，所以易于注入到几个微米的深度)，可以采用约0.1e12/cm2至3e12/cm2范围内的掺杂剂量。
参考这里描述的实施例，这些和其他方面将是显而易见的，并且对照实施例对其进行描述。
附图说明
现在将仅作为示例并且参考附图描述本发明的实施例，其中：
图1是根据现有技术的体MOS器件的示意性剖面图；
图2是根据现有技术的SOI-MOS器件的示意性剖面图；
图3是示出了根据本发明典型实施例的SOI-MOS器件结构的示意性剖面图；
图4a和图4b用曲线示出了当没有将源极电压偏移到操作晶片衬底电压以上(图4a)和当将源极电压偏移到操作晶片衬底电压以上25V时(即，Vs-Vhw＝25V)时，在源极至漏极电压Vds＝2、3、4、5、6V的情况下，根据现有技术的、具有0.9e12/cm2的掺杂剂量的n型区的PMOS晶体管的泄漏电流对栅极电压关系；
图5a用曲线示出了根据现有技术的、具有3e12/cm2的掺杂剂量的n型区的PMOS晶体管的泄漏电流对栅极电压关系，其中没有将源极电压偏移到操作晶片衬底电压以上，在Vds＝2、3、4、5、6V的情况下；
图5b用曲线示出了与图5a相关的PMOS晶体管的漏极电流对栅极电压关系，其中已经将源极电压偏移到操作晶片衬底电压以上120V(即，Vs-Vhw＝120V)，在Vds＝2、3、4、5、6V的情况下；
图5c用曲线示出了与图5a相关的PMOS晶体管的漏极电流对栅极电压关系，其中已经将源极电压偏移到操作晶片衬底电压以上180V(即，Vs-Vhw＝180V)，在Vds＝2、3、4、5、6V的情况下；
图6a用曲线示出了根据本发明典型实施例的PMOS晶体管的漏极电流对栅极电压关系，其中还没有将源极电压偏移到操作晶片衬底电压以上，在Vds＝2、3、4、5、6V的情况下；
图6b用曲线示出了与图6a相关的PMOS晶体管的漏极电流对栅极电压关系，其中已经将源极电压偏移到操作晶片衬底电压以上180V(即，Vs-Vhw＝180V)，在Vds＝2、3、4、5、6V的情况下；以及
图7用曲线示出了与图6a相关的器件的响应，其中源极电压等于0V，Vhw＝-120V，并且源极至漏极电压Vds＝0、-2、-4、-6、-8、-10V，其中可以看出在Vds＝-10时存在0.2微安的轻微电流泄漏，而第一个信号在-8V处。
具体实施方式
如上所解释的，本发明的一个目的在于提供一种MOS器件及其制造方法，由此可以将施加到其上的源极电压显著地偏移到衬底电压以上(例如，70V或更大)，而不会发生过大的泄漏电流。
如果增加n型区的掺杂剂量(例如，到3e12cm2，图5a)，那么就可能将源极电压偏移到特定范围，而没有过大的泄漏电流发生(参见图5b)。然而，尽管图5b示出了在这种情况下可以将源极电压偏移120V而不会发生过大的泄漏电流，但这在时间上既不稳定也不是很好定义的情况，因为不同于电荷载流子产生工艺，并没有提供电荷载流子以形成反型层，正如已经在SOI中的时间相关电容中显出的那样。在任何情况中，如图5c所示，在不发生过大的泄漏电流的情形下，相同的器件不可能具有偏移到180V的源极电压。
参考图3，根据本发明典型实施例的PMOS晶体管包括SOI衬底26，具有如前所述的掩埋氧化物层22，在其上提供了n型阱区24。在阱区24中，通过扩散提供了p型半导体区以形成各个源极和漏极区14、16。将沟道限定在源极和漏极区14、16之间，并且提供了栅极区20。
为了实现本发明的上述目的，通过扩散在源极区14的n型区24内提供了p型掺杂半导体材料的深栓塞28，所述栓塞28从器件的表面延伸至掩埋氧化层22。如所示出的，在优选实施例中，栓塞28至少部分地与源极区14重叠。
栓塞28具有这样的效果：当将源极电压Vs偏移到操作晶片衬底电压以上时，提供由掩埋氧化层22向上构成的反型层。
利用电荷载流子，使Vhw大于某一阈值电压，从而将电势固定在源极电压Vs处。参考图6a，用曲线示出了当源极电压和操作晶片衬底电压之间的差实质为0时，根据本发明典型实施例的PMOS晶体管的漏极电流对栅极电压关系。现在考虑图6b，图6b用曲线示出了当将源极电压偏移到操作晶片衬底电压以上180V时，相同的PMOS晶体管的漏极电流对栅极电压关系，表明泄漏的显著增加。这是这样实现的：作为提供栓塞28的结果，当将源极电压进一步地偏移到操作晶片衬底电压以上时，防止从掩埋氧化物层22向上的耗尽层增加得超过某一点，而是取而代之地通过Vs-Vhw将其固定在掩埋氧化层22上方的范围。因此，即使将PMOS晶体管的源极电压偏移180V也不会显著地增加泄漏电流。
如果然后增加源极-漏极电压，仅有漏极区16处的耗尽层将延伸直到达到极限，其中在掩埋氧化物层22处接触耗尽层。在所示的示例中，这在8至9V时发生，如可以从图7的次阈值的泄漏电流图所看出的，这证实了所建议机制的效果。
如果将栓塞区提供在漏极区16而不是源极区14处，仍然可以防止在掩埋氧化物层22处形成完整的反型层，因为正电荷将不会呆在掩埋氧化物层22上以形成完全的反型层，但是将代替地流到最负的点，即漏极。然而，如果来自掩埋氧化物层22的耗尽层接触源极区14，泄漏电流将从源极流到漏极。在这种情况下，在发生从源极到漏极的泄漏之前，对于3e12/cm2的n型区掺杂剂量，不可以将器件偏移超过大约70V。
通常，针对栓塞区的掺杂剂量需要足够将阱过掺杂向下至绝缘体界面。
应该注意的是，上述实施例只是说明而非限制本发明，并且本领域普通技术人员在不脱离所附权利要求所限定的范围内能够设计许多替代实施例。在权利要求中，在圆括号中放置的任何参考符号不应该解释为限制权利要求。词语“包括”等总体上不排除存在不同于任何权利要求或说明书所列出的元件和步骤。元件的单数形式不排除多个此种元件，反之亦然。本发明可以通过包括几个明确元件的硬件以及通过适当地编程的计算机来实现。在列出几种手段的器件权利要求中，这些手段的一些也可以通过一个或相同项目的硬件来具体实现。唯一的事实在于在彼此不同的独立权利要求中叙述的特定方法不表示不能有利地使用这些方法的组合。
Claims (8)
1.一种金属-氧化物-半导体器件，包括：绝缘体上半导体衬底(26)，具有在其上设置有第一导电类型的掺杂半导体区域(24)的绝缘材料层(22)；所述第一导电类型的栅极区(20)；源极区(14)和漏极区(16)，设置在所述第一导电类型的所述区域(24)内的所述器件的表面处，所述源极区和漏极区(14、16)包括第二导电类型的各自掺杂半导体区域，并且在源极区和漏极区之间限定沟道，其中在所述源极区和漏极区(14、16)以及所述绝缘材料层(22)之间设置间隙，所述器件还包括所述第二导电类型的栓塞区(28)，从所述源极区(14)处或附近的所述器件的所述表面延伸至所述第一导电类型的所述掺杂半导体区域(24)中，并且与所述源极区(14)电短路。
2.根据权利要求1所述的器件，其中，所述栓塞区(28)从所述器件的所述表面延伸至所述绝缘材料层(22)。
3.根据权利要求1所述的器件，包括PMOS晶体管，其中所述第一导电类型是n型，并且所述第二导电类型是p型。
4.根据权利要求1所述的器件，包括NMOS晶体管，其中所述第一导电类型是p型，并且所述第二导电类型是n型。
5.根据权利要求1所述的器件，其中所述栓塞区(28)至少部分地与所述源极区(14)重叠。
6.根据权利要求1所述的器件，其中所述栓塞区(28)通过导电接触与所述源极区(14)电短路。
7.一种制作金属-氧化物-半导体器件的方法，所述方法包括：提供绝缘体上半导体衬底(26)，具有在其上设置有第一导电类型的掺杂半导体区域(24)的绝缘材料层(22)；提供所述第一导电类型的栅极区(20)；通过扩散在所述第一导电类型的所述区域(24)内的所述器件的表面处提供源极区(14)和漏极区(16)，所述源极区和漏极区(14、16)包括第二导电类型的各自掺杂半导体区域，并且在源极区和漏极区之间限定沟道，其中在所述源极和漏极区(14、16)以及所述绝缘材料层(22)之间设置间隙，所述方法还包括形成所述第二导电类型的栓塞区(28)，从所述源极区(14)处或附近的所述器件的所述表面延伸至所述第一导电类型的所述掺杂半导体区域(24)中，并且与所述源极区(14)电短路。
8.一种集成电路，包括如权利要求1所述的MOS器件。
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