JPH03101269A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目　次〕 概要 産業上の利用分野 従来の技術 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１の実施例の模式図（第１図） 第１の実施例の工程断面図（第２図） 第２の実施例の模式図（第３図） 第２の実施例の工程断面図（第４図） 発明の効果 〔概　要〕 半導体集積回路、特に半導体集積回路に静電気破壊防止
のために配設される回路保護用素子の構造に関し、 破壊耐圧を従来より向上せしめることが可能な構造を有
するＭＯＳトランジスタ型の静電気破壊保護素子を提供
し、半導体ＩＣの静電気破壊耐力を向上することを目的
とし、 フィールド絶縁膜から離隔し、周縁部全域の接合に対し
て直角方向の断面形状及び不純物濃度分布が等しいソー
ス及びドレイン領域を存し、且つ該ソース領域とゲート
電極が電気的に接続された絶縁ゲート型トランジスタか
らなる保護素子が、該ソース領域を電源に接続し、該ド
レイン領域を入出力パッドに接続して配設された構成、
若しくは上記構成における保護素子の該フィールド絶縁
膜と該ソース及びドレイン領域との離隔部上が、該ゲー
ト電極の下部から延在する絶縁膜を介し該ゲート電極の
延在部によって覆われてなる構成を有する。

〔産業上の利用分野〕

本発明は半導体集積回路、特に半導体集積回路に静電気
破壊防止のために配設される回路保護用素子の構造に関
する。

半導体集積回路（ＩＣ）特にＭＯ３ＩＣは、外部接続リ
ードに環境から及ぼされる静電気によって内部素子が破
壊される現象があり、これを防止するために、外部接続
リードに直に接続されるＩＣチップのパッド部に回路保
護用素子を配し、これによって、静電気の影響を内部回
路′に及ぼさないようにする必要がある。

〔従来の技術〕

ＬＳＩ等高集積度のＭＯ３ＩＣにおいては高速化のため
にショートチャネル化が図られるが、この場合ＩＣを構
成するＭＯＳ）ランジスタ（絶縁ゲート型トランジスタ
）は、ホットキャリアの発生を抑制して性能の劣化を防
止する必要がある。

そのために上記ＭＯ３）ランジスタには、ゲート電極直
下のチャネル形成領域と高不純物濃度のソース・ドレイ
ン領域とを離隔し、この離隔部に低不純物濃度のソース
領域及びドレイン領域を介在せしめたＬＤＤ構造のＭＯ
Ｓトランジスタが用いられる。

一方、ＭＯ３ＩＣにおいては、内部回路の静電気破壊を
防止するために、一般に第５図に示すように、ＭＯＳト
ランジスタを用いて構成した保護回路が入出力パッド部
に設けられる。

この保護回路の構成は、ソース領域とゲート電極が高電
位電源ＶＣＣに接続されたｐチャネルトランジスタｐＴ
ｒと、ソース領域とゲート電極が接地電源ＶＳＳに接続
されたｎチャネルトランジスタｎＴｒとが、それぞれの
ドレイン領域を介して入出力パッドＩＯＰと内部回路Ｃ
４ｆｉとを接続する配線に接続された構造を有している
。なお図中、Ｒは抵抗成分を示す。

そして前記ＬＤＤ構造のＭＯＳトランジスタによって内
部回路が構成される高速半導体ＭＯ３ｒＣにおいては、
従来上記静電気の保護回路を構成するトランジスタに内
部回路素子と同時に形成することが可能なＬＤＤ構造の
ＭＯ３Ｉ−ランジスタが用いられていた。

第６図はこの従来のＬＤＤ構造ｎチャネルＭＯＳトラン
ジスタによる保護素子の模式側断面図で、図中、５１は
ｐ−型シリコン（Ｓｉ）基板、５２はフィールド酸化膜
、５３はｐ型チャネルストッパ、５４はゲート酸化膜、
５５はゲート電極、５６Ｌはｎ−型（低濃度）ソース領
域、５７Ｌはｎ−型（低濃度）ドレイン領域、５８はゲ
ート被覆用二酸化５ｉ（ＳｉＯ□）膜、５９は５ｔＯｚ
サイドウオール、５６）１はｎ１型（高濃度）ソース領
域、５７Ｈはｎ゛型（高濃度）ドレイン領域、６０は不
純物ブロック用ＳｉＯ□膜、６１は層間絶縁膜、６２Ｓ
　、６２Ｄはコンタクト窓、６３Ｓはソース配線、６３
Ｄはドレイン配線を示す。

〔発明が解決しようとする課題〕

上記保護素子を形成する際には、ＬＤＤ構造の内部回路
素子と同様に、ゲート電極５５及びフィールド酸化膜５
２をマスクにしてｎ型不純物を低ドーズ量でイオン注入
し、ゲート電極５５の側面に５ｉｎ２サイドウオール５
９を形成した後、このＳｉｎ、サイドウオール５９を有
するゲート電極５５とフィールド酸化膜５２をマスクに
してｎ型不純物を高ドーズ量でイオン注入し、これら注
入不純物を活性化再分布させることによって低不純物濃
度のｎ−型ソース領域５６Ｌ及びｎ−型ドレイン領域５
７Ｌと、高不純物濃度のｎ３型ソース領域５６Ｈ及びｎ
゛型トドレイン領域５７１が形成される。従って例えば
ｎ−型ドレイン領域５７Ｌとｎ゛型トドレイン領域５７
８がオーバラップしてなり、且つフィールド酸化膜５２
側端部がフィールド酸化膜５２端部のバーズビーク部５
２Ｂを貫いて不純物が注入されてバーズビーク部５２Ｂ
の下部に浸入して形成されるドレイン領域５７の、全周
縁部の接合に直角な方向の断面形状及び不純物濃度分布
は一様ではなくなる。

そのため図示されるように、ドレイン配線６３の接続さ
れる入出力端子（ＩＯＰ）から入射した静電気Ｅｓは、
上記ドレイン領域５７の接合全域に均等に印加されず、
高不純物濃度を有し強い電界強度を有するへの領域及び
接合の断面形状が鋭く湾曲して電界の集中するするＢの
領域等の局部を優先的に介して基板５１内に流れ込み、
この電流によって上記電流が優先的に流れる局部の接合
が破壊するために、前記保護回路の静電気破壊耐圧が十
分に向上できないという問題があった。

上記現象は、ｐチャネル側部ちＬＤＤ構造のｐチャネル
ＭＯ３）ランジスタ（ｐＴｒ）による保護素子において
も同様である。

そこで本発明は、破壊耐圧を従来より向上せしめること
が可能な構造を有するＭＯＳ）ランジスタ型の静電気破
壊防止用保護素子を提供し、半導体ＩＣの静電気破壊耐
力を向上することを目的とする。

〔課題を解決するための手段〕

上記課題は、フィールド絶縁膜から離隔し、周縁部全域
の接合に対して直角方向の断面形状及び不純物濃度分布
が等しいソース及びドレイン領域を有し、且つ該ソース
領域とゲート電極が電気的に接続された絶縁ゲート型ト
ランジスタからなる保護素子が、該ソース領域を電源に
接続し、該ドレイン領域を入出力パッドに接続して配設
された本発明による半導体集積回路、及び 前記保護素子の該フィールド絶縁膜と該ソース及びドレ
イン領域との離隔部上が、該ゲート電極の下部から延在
する絶縁膜を介し該ゲート電極の延在部によって覆われ
てなる本発明による半導体集積回路によって解決される
。

〔作　用〕

即ち本発明はＭＯ３ＩＣの入出力パッド部に接続される
静電気破壊を防止する保護用ＭＯ３）ランジスタにおけ
る静電気を受は止める不純物拡散領域を、バーズビーク
を有するフィールド絶縁膜端部から離隔して形成するこ
とによってバーズビークの影響により不純物拡散領域周
縁部の不純物濃度が低下するのを防止して、不純物拡散
領域周縁部の接合に対して直角方向の断面不純物濃度分
布が一様になるようにし、電界が局所に集中することを
回避する。

これによって入出力パッドに印加された静電気は、上記
不純物拡散領域の接合全面によって受は止められ、接合
全域を介して基板内に放出されるので、放出電荷の局所
集中による接合破壊に起因する保護用ＭＯ５）ランジス
タの接合破壊耐圧の低下は防止される。。

従ってＭＯＳ）ランジスタを静電気破壊防止用保護素子
に用いるＭＯ３ＩＣの静電気破壊耐力の向上が図れる。

〔実施例〕

以下本発明を、図示実施例により具体的に説明する。

第１図は本発明に係る静電気破壊防止用保護素子の第１
の実施例の模式図で、（ａ）は平面図、（ｂ）はそのＡ
−Ａ矢視断面図、第２図（ａ）〜（ｅ）は第１の実施例
に係る製造工程断面図、第３図は本発明に係る静電気破
壊防止用保護素子の第２の実施例の模式図で、（ａ）は
平面図、（ｂ）はそのＡ−Ａ矢視断面図、第４図（ａ）
〜（ｂ）は第２の実施例に係る製造工程断面図である。

全図を通じ同一対象物は同一符合で示す。

本発明に係る静電気破壊防止用の保護素子の例えばｎチ
ャネルＭＯＳトランジスタからなる第１の実施例は、第
１図（ａ）及び（ト））に示すように、ｐ型Ｓｉ基板１
がｐ型チャネルストッパ３を下部に有するフィールド酸
化膜２で画定分離された保護素子形成領域Ａ１に、この
領域Ａ１上をゲート酸化膜４を介して横切るゲート電極
５と、この領域Ａ、に表出する基板面に、ゲート電極５
に向かう方向の縁部がゲート電極５の下部領域に接し、
その他の方向の縁部が、フィールド酸化膜２の縁部から
例えば１０００〜２０００人程度離隔（Ｄは離隔部）し
、周縁部の接合に対して直角方向の断面形状及び不純物
濃度分布が一様に形成された、例えば１０”Ｃ１１−”
程度の高不純物濃度を有するｎ゛゛ソース領域６とｎ゛
型トドレイン領域７有し、ソース配線１３Ｓがゲート電
極５と接続し且つ低電位電源（ＶＳＳ）に接続され、ド
レイン配線１３０が入出力パッド００Ｐ）に接続されて
構成されている。

なお図中、８はゲート被覆用ＳｉＯ□膜、９は５ｉＯｚ
サイドウオール、ｌＯは不純物ブロック用酸化膜、１１
は眉間絶縁膜、１２Ｓ　、１２０．１４はコンタクト窓
を示す。

二の実施例に示した保護素子を、ＬＤＤ構造を有する内
部回路のＭＯＳトランジスタと同時に形成するに際して
は、例えば次のような方法が用いられる。

第２図（ａ）参照 即ち、周知のイオン注入法と選択酸化（ＬＯＧＯＳ）法
によりｐ−型Ｓｉ基板１面に、保護素子形成領域へ、と
内部回路素子形成領域Ａ２を画定表出する開孔を有し下
部にｐ型チャネルストッパ３を有するフィールド酸化膜
２を形成し、それぞれの素子形成領域Ａｌｓ　Ａｓ面に
熱酸化によりゲート酸化膜４を形成し、次いでそれぞれ
のゲート酸化膜４上にそれぞれの領域Ａ８、Ａ２を横切
り且つ上部にゲート被覆用ＳｉＯ□膜８を有するゲート
電極５及び１０５を形成した後、例えば先ず保護素子形
成領域角、上を第１のレジスト膜１５で覆った状態でゲ
ート電極１０５及びフィールド酸化膜２をマスクにして
ｎ型不純物例えば砒素（Ａｓ”　）を低ドーズ量でイオ
ン注入する。１５６Ｌ、１５７Ｌは低濃度Ａｓ”注入領
域を示す。

第２図ｂ）参照 次いで第１のレジスト膜１５を除去した後、この基板上
に保護素子形成領域４８面を、これを画定するフィール
ド酸化膜２の四方の縁部から例えば１０００〜２０００
人程度の離隔部（Ｄ）を隔てた範囲で表出する不純物導
入用開孔１６を有する第２のレジスト膜１７を形成し、
このレジスト膜１７及びゲート電極５をマスクにしてＡ
ｓ”を高ドーズ量でイオン注入し上記領域角、内に、一
方の縁部がゲート電極５の下部領域に接し、且つ他の縁
部が周囲のフィールド酸化膜２の縁部から例えば　１０
００〜２０００人程度離隔した（Ｄは離隔部）第１の高
濃度Ａｓ”注入領域１０６及び１０７を形成する。

第２図（Ｃ）参照 次いで第２のレジスト膜１７を除去した後、周知のＳｉ
Ｏ□膜の気相成長工程、リアクティブイオンエツチング
法による上記Ｓｉｎ、膜のエツチングバック工程を経て
ゲート電極５及び１０５の側面にＳｉＯ□サイドウオー
ル９を形成し、次いで基板１表出面にスルー酸化膜１８
を形成し、次いでこの基板上に内部回路素子形成領域Ａ
２を表出する不純物導入用開孔１９を有する第３のレジ
スト膜２０を形成し、この開孔１９を介し５ｉＯｚサイ
ドウオール９を含むゲート電極１０５をマスクにしスル
ー酸化膜１８を通してＡｓ’を高ドーズ量でイオン注入
し、上記領域＾２内に第２の高濃度Ａｓ”注入領域１５
６Ｈ及び１５７Ｈを形成する。

第２図（ｄ）参照 次いで第３のレジスト膜２０を除去した後、この基板を
例えば９００°Ｃ程度の温度で熱処理して前記Ａｓ”注
入領域１５６Ｌ、１５７Ｌ、　１５６Ｈ，１５７）１．
１０６．１０７を活性化再分布させ、保護素子形成領域
酷にゲート酸化膜４、ゲート被覆用ＳｉＯ□８及びＳｉ
Ｏ□サイドウオール９を有するゲート電極５、一方の縁
部がゲート電極５の下部領域に接し他の方向の縁部がフ
ィールド酸化膜２の縁部から離隔したｎ゛゛ソース領域
６及びｎ゛型トドレイン領域７らなる保護用ＭＯ３）ラ
ンジスタＴｒ＋を、内部回路素子形成領域Ａ２にゲート
酸化膜４、ゲート被覆用５ｉＯｔ膜８及び５ｉｆｔサイ
ドウオール９を有するゲート電極１０５と、ゲート下部
領域から離隔したｎ゛型ソース領域５６Ｈ及びｎ・型ド
レイン領域５７Ｈ、ゲート下部領域とｎ゛゛ソース及び
ドレイン領域５６Ｈ，５７Ｈとを接続するｎ−型ソース
及びドレイン領域５６Ｌ　、５７ＬからなるＬＤＤ構造
の内部回路用ＭＯ３）ランジスタＴｒ、を形成する。

第２図（ｅ）参照 そして以後、周知の不純物ブロック用酸化膜１０の形成
、層間絶縁膜１１の形成、コンタクト窓１２Ｓ　、　１
２０　、（１４）、１１２５．１１２Ｄ等の形成、保護
用ＭＯ３）ランジスタＴｒ、のソース領域６とゲート電
極５をＶＳＳ電源に接続するソース配線１３３の形成、
内部回路用ＭＯＳトランジスタＴｒ、のソース配線１１
３５、ドレイン配線１１３０等の形成がなされ、本発明
に係る静電気破壊防止用の保護用ＭＯＳトランジスタＴ
ｒＩを具備したＬＤＤ構造素子によるＭＯ３ＩＣが形成
される。

以上の製造方法によって形成される本発明の第１の実施
例に係る保護用ＭＯ３）ランジスタＴｒ。

は、ソース及びドレイン領域１２Ｓ及び１２０が、縁部
まで一様な厚さを有するレジスト膜１７によってフィー
ルド酸化膜２の縁部から離隔させ、且つ上記レジスト膜
１７と縁部まで一様な厚さを有するゲート電極５をマス
クにして全域にわたって均一な深さに且つ均一な濃度に
高濃度の不純物がイオン注入され、この注入不純物を一
定の温度で活性化再分布させることによってｎ゛゛ソー
ス領域６及びｎ゛型トドレイン領域７形成される。従っ
てｎ゛゛ソース領域６及びｎ゛型トドレイン領域７周縁
部（接合部）全域の接合に直角に交わる断面は一定の形
状を有し、且つ同断面の不純物濃度の分布も一定の分布
になり、ソース領域６及びｎ゛゛ドレイン領域７内に局
所的な電界の集中を生じることがない。そこで、入出力
パッド（ＩＯＰ）からこの保護用トランジスタＴｒ＋　
のドレイン領域７に印加される静電気は、ドレイン領域
７の接合全体で均等に受けて、これを基板１内に放出さ
せるので接合の局部破壊は防止され、静電気破壊耐性が
向上する。

第３図は本発明に係る静電気破壊防止用保護素子の第２
の実施例を示したちのある。

この構造はフィールド酸化膜２とｎ゛゛ソース領域６及
びｎ゛型トドレイン領域７の離隔部（Ｄ）上に、ゲート
酸化膜４の延在部４Ｅを介し、上部にゲート被覆用Ｓｉ
Ｏ□膜８を有し側面にＳ：Ｏｚサイドウオール９を有す
るゲート電極５の延在部からなる枠状電極５Ｅが配設さ
れる以外は第１の実施例と同様の構造を有している。な
お図中の各符号は第１図と同一対象物を示している。

この実施例の構造を有する素子を形成するには、次の方
法によればよい。

第４図（ａ）参照 即ち保護素子形成領域Ａ、にフィールド酸化膜２の縁部
から離隔したｎ゛゛ソース領域６及びｎ゛型トドレイン
領域７形成する際、保護素子形成領域へ、上にゲート酸
化膜４を形成した後、この素子形成領域Ａ、上に、この
領域Ａ、を横切るゲート電極５と、このゲート電極５と
一体に形成され、保護素子形成領域Ａ１の周縁部を例え
ば１０００〜２０００人の幅（Ｄ）で覆い、且つフィー
ルド酸化膜２上に延在する枠状電極５Ｅを形成する。

第４図い）参照 そして、上記ゲート電極５と枠状電極５Ｅとフィールド
酸化膜２をマスクにして保護素子形成領域Ａ、内に均一
にＡｓ”を高濃度にイオン注入し、所定の熱処理を行っ
て注入＾Ｓを活性化再分布させｎ°型ソース領域６及び
ｎ゛型トドレイン領域７形成を形成すればよい。

このようにして形成される第２の実施例の構造において
は、第１の実施例同様ソース及びドレイン領域６．７の
周縁部の接合に直角に交わる断面の形状及び不純物濃度
分布が一様に形成されると同時に、ソース、ドレイン領
域６．７とフィールド酸化膜２との離間部上がゲート電
極５と同電位になる枠状電極５Ｅで覆われて、ソース及
びドレイン領域６．７全域の電界分布が一層均一化され
るので、接合局部への電界集中は一層防止され静電気破
壊耐圧のより一層の向上が図れる。

なお、この第２の実施例の構造において、従来に比べ静
電気破壊耐圧は２〜３倍向上する効果が得られている。

上記実施例においては本発明に係る静電気破壊防止用の
保護用ＭｏＳトランジスタをｎチャネル型で形成したが
、この保護用ＭＯ３）ランジスタはｐチャネル型でも勿
論形成できる。

またＣＭｏ３ＩＣにおいては、第５図に図示したように
ｎＭｏ３とｐＭＯ３両方の保護用トランジスタを配設す
ることが一層望ましい。

〔発明の効果〕

以上説明のように本発明によれば、静電気破壊防止用の
保護用ＭＯ３）ランジスタの接合破壊耐圧が向上するの
で、特にＬＤＤ構造のＭｏ３）ランジスタを用いて高速
化が図られる高集積度ＭＯ３ＩＣの静電気破壊耐力を向
上せしめることができる。

【図面の簡単な説明】

第１図は本発明に係る第１の実施例の平面図（ａ）及び
Ａ−Ａ矢視断面図（ら）。 第２図（ａ）〜（ｅ）は本発明の第１の実施例に係る製
造工程断面図、 第３図は本発明に係る第２の実施例の平面図（ａ）及び
Ａ−Ａ矢視断面図（）））。 第４図（ａ）〜［有］）は本発明の第２の実施例に係る
製造工程断面図、 第５図は静電気破壊防止用保護回路の回路図、第６図は
従来の保護素子の模式側断面図である。 図において、 ■はｐ−型Ｓｔ基板、 ２はフィールド酸化膜、 ３はｐ型チャネルストッパ、 ４はゲート酸化膜、 ４Ｅはゲート酸化膜延在部、 ５はゲート電極、 ５Ｅは枠状電極、 ６はｎ“型ソース領域、 ７はｎ゛型ドレイン領域、 ８はゲート被覆用５ｉＯ１膜、 ９はＳｉＯ□サイドウオール、 １０は不純物ブロック用酸化膜、 １１は眉間絶縁膜、 １２Ｓ、　１２０　、１４はコンタクト窓、１３５はソ
ース配線、 １３Ｄはドレイン配線、 Ａ１は保護用素子形成領域 を示す。 Ｚ、−Ｉ Ｃ′ｂ）　Ａ−Ａ　’１−１９’ｒｉ　ＩＡ−発明に係
る第１０実施例のｓ式図 第　　１　　図 本発日月の第１の笑１％Ｌ伜１に係るｆｉ坦工程佳ｎ′
面図本全Ｂ月の第２の宇」１りＩｌｌこ係る製造工程の
断面望第　　４　　図 （α） 平 面 図 （ｂ） Ａ−Ａ天判ｎ眸面図 本絶明１こ僅る第２の失施イ列の撰弐図第　３　　図 −Ｗ電気湖諭騒訪此用保１０路の回路図第５図 従来の保韻素子の榎弐側ｌ！ｌ＝ｒ面図第ら図

Claims (2)

【特許請求の範囲】
1. （１）フィールド絶縁膜から離隔し、周縁部全域の接合
   に対して直角方向の断面形状及び不純物濃度分布が等し
   いソース及びドレイン領域を有し、且つ該ソース領域と
   ゲート電極が電気的に接続された絶縁ゲート型トランジ
   スタからなる保護素子が、 該ソース領域を電源に接続し、該ドレイン領域を入出力
   パッドに接続して配設されたことを特徴とする半導体集
   積回路。
2. （２）前記保護素子の該フィールド絶縁膜と該ソース及
   びドレイン領域との離隔部上が、 該ゲート電極の下部から延在する絶縁膜を介し該ゲート
   電極の延在部によって覆われてなることを特徴とする請
   求項１記載の半導体集積回路。