JPS6124268A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6124268A JPS6124268A JP14420584A JP14420584A JPS6124268A JP S6124268 A JPS6124268 A JP S6124268A JP 14420584 A JP14420584 A JP 14420584A JP 14420584 A JP14420584 A JP 14420584A JP S6124268 A JPS6124268 A JP S6124268A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明はＭＩＳ型半導体集積回路装置に関するものであ
る。
る。
ＭＯＳメモリは、第１図に示すようにＮチャネルＭＯ８
ＦＥＴ （Ｎ−ＭＯＳ ）１からなる内部回路２と、ク
ランプ用ＭＯ８ＦＥＴ３と抵抗４を有し内部回路２を静
電破壊から保護するための保護回路５を有しており、チ
ップの中央部分に内部回路２を設け、その周囲に保護回
路５を設けている。
ＦＥＴ （Ｎ−ＭＯＳ ）１からなる内部回路２と、ク
ランプ用ＭＯ８ＦＥＴ３と抵抗４を有し内部回路２を静
電破壊から保護するための保護回路５を有しており、チ
ップの中央部分に内部回路２を設け、その周囲に保護回
路５を設けている。
ここで、内部回路２と保護回路５とを２重ドレイン構造
で一体的忙形成すると、内部デバイスとしてはゲート下
の濃度勾配がゆるやかとなり、ドレイン近傍の電界が緩
和され、ホットキャリアのゲート酸化膜への注入現象が
抑制され、経時的な特性劣化が防止される。しかし保護
回路５では２重ドレイン構造のため濃度勾配が緩やかと
なり、クランプＭＯ８ＦＥＴ３のブレークダウン電圧が
高くなってしまい問題である。
で一体的忙形成すると、内部デバイスとしてはゲート下
の濃度勾配がゆるやかとなり、ドレイン近傍の電界が緩
和され、ホットキャリアのゲート酸化膜への注入現象が
抑制され、経時的な特性劣化が防止される。しかし保護
回路５では２重ドレイン構造のため濃度勾配が緩やかと
なり、クランプＭＯ８ＦＥＴ３のブレークダウン電圧が
高くなってしまい問題である。
そこで本発明者は内部回路２のデバイスには２重ドレイ
ン構造、保護回路５のデバイスには１重ドレイン構造を
採用し、前述したホントキャリアによる特性劣化防止対
策とクランプＭＯ８の静電耐圧低下防止対策の両立を図
ってきた（特願昭５８−２４３８０１号）。
ン構造、保護回路５のデバイスには１重ドレイン構造を
採用し、前述したホントキャリアによる特性劣化防止対
策とクランプＭＯ８の静電耐圧低下防止対策の両立を図
ってきた（特願昭５８−２４３８０１号）。
しかしながら、内部回路２のデバイスの万はＡｓとＰイ
オンの２重打ち込みを必要とするのＫ、保護回路５の万
はＡｓイオンの打ち込み１回でよいので、保護回路５を
マスクして内部回路２デバイスの万にのみＰイオン打込
みをしなければならない。従ってホットキャリアによる
特性劣化防止対策とクランプＭＯ８ＦＥＴ３の静電耐圧
低下防止対策の両立が図れるが、保護回路５のみをマス
クする工程が１回追加されたことＫなり、この工程の増
加に伴い、チップがコスト高となっていた。
オンの２重打ち込みを必要とするのＫ、保護回路５の万
はＡｓイオンの打ち込み１回でよいので、保護回路５を
マスクして内部回路２デバイスの万にのみＰイオン打込
みをしなければならない。従ってホットキャリアによる
特性劣化防止対策とクランプＭＯ８ＦＥＴ３の静電耐圧
低下防止対策の両立が図れるが、保護回路５のみをマス
クする工程が１回追加されたことＫなり、この工程の増
加に伴い、チップがコスト高となっていた。
本発明の目的は、ホットキャリアによる特性劣化防止対
策と静電耐圧低下防止対策の両立をはかりながら、マス
ク工程を１層分低減できるようにしたＭＯ８型半導体集
積回路装置を提供することにある。
策と静電耐圧低下防止対策の両立をはかりながら、マス
ク工程を１層分低減できるようにしたＭＯ８型半導体集
積回路装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらか忙なるであ
ろう。
本明細書の記述および添付図面からあきらか忙なるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記のとおりである。
を簡単に説明すれば下記のとおりである。
すなわち、ｌチップ上に形成される内部回路および保護
回路をオフセットゲート構造で一体的に形成することＫ
より、内部回路においてはホットキャリアによる特性劣
化防止対策を図り、保護回路においては、クランプＭＯ
８の静電耐圧低下防止対策を図りながら、マスク工程を
特にこのために追加することなく目的を達成するもので
ある。
回路をオフセットゲート構造で一体的に形成することＫ
より、内部回路においてはホットキャリアによる特性劣
化防止対策を図り、保護回路においては、クランプＭＯ
８の静電耐圧低下防止対策を図りながら、マスク工程を
特にこのために追加することなく目的を達成するもので
ある。
第２図は本発明によるＭＯ８型半導体集積回路装置の一
実施例を示し、特に１チップ上に形成される第１図に示
す内部回路２と入力部静電保護回路５とをＮ−ＭＯＳで
構成した場合を示している。
実施例を示し、特に１チップ上に形成される第１図に示
す内部回路２と入力部静電保護回路５とをＮ−ＭＯＳで
構成した場合を示している。
同図において、Ｐ形シリコン半導体基板６上に内部回路
２を構成するＮ−ＭＯＳ １と入力部静電保護回路５と
をオフセクトゲート構造で構成したものである。すなわ
ち内部回路２のＮ−ＭＯ８Ｉをオフセットゲート構造と
し、同時に保護回路５のクランプ用ＭＯ８ＦＥＴ３と抵
抗４をも併せてオフセットゲート構造方式で形成したも
のである。
２を構成するＮ−ＭＯＳ １と入力部静電保護回路５と
をオフセクトゲート構造で構成したものである。すなわ
ち内部回路２のＮ−ＭＯ８Ｉをオフセットゲート構造と
し、同時に保護回路５のクランプ用ＭＯ８ＦＥＴ３と抵
抗４をも併せてオフセットゲート構造方式で形成したも
のである。
上記オフセットゲート構造では、まず、Ｎ−ＭＯ８Ｉの
ソース、ドレイン７．８およびクランプ用Ｎ０８ＦＥＴ
３のドレイン、ソース９，１０の各近傍に、夫々、ゲー
ト電極１１および１２をマスクとしてＡｓイオン打ち込
みにより濃度の低Ｌ）ｎ一層を形成する。その後、ＣＶ
ＤとＲＩＥ（反応性イオンエツチング）法でモリブデン
シリサイドゲート電極１１，１２の両側にＳｉｎ、のサ
イドウオー／Ｌ／、１．９ ｂを形成する。この後、ゲ
ート電極１１．１２およびサイドウオール１９ｂをマス
クとしてＰ（りん）をイオン打込みしてアニールしｎ＋
型半導体領域からなるＮ−ＭＯ８Ｉのンース７．ドレイ
ン８、クランプＭＯ８ＦＥＴ３のドレイン９．ソース１
０．抵抗４を形成する。
ソース、ドレイン７．８およびクランプ用Ｎ０８ＦＥＴ
３のドレイン、ソース９，１０の各近傍に、夫々、ゲー
ト電極１１および１２をマスクとしてＡｓイオン打ち込
みにより濃度の低Ｌ）ｎ一層を形成する。その後、ＣＶ
ＤとＲＩＥ（反応性イオンエツチング）法でモリブデン
シリサイドゲート電極１１，１２の両側にＳｉｎ、のサ
イドウオー／Ｌ／、１．９ ｂを形成する。この後、ゲ
ート電極１１．１２およびサイドウオール１９ｂをマス
クとしてＰ（りん）をイオン打込みしてアニールしｎ＋
型半導体領域からなるＮ−ＭＯ８Ｉのンース７．ドレイ
ン８、クランプＭＯ８ＦＥＴ３のドレイン９．ソース１
０．抵抗４を形成する。
なお、１３〜１８はアルミニウム配線、１９はＳｉｎ、
であって、特に１９ａはＳｉＱ、のゲート酸化膜、１９
ｃはＳｉＱ、のフィールド酸化膜である。
であって、特に１９ａはＳｉＱ、のゲート酸化膜、１９
ｃはＳｉＱ、のフィールド酸化膜である。
以上のように構成された半導体集積回路装置では、まず
内部回路２のデバイスにおい’Ｃ，Ｎ−ＭＯＳ １をオ
フセットゲート構造としたために、ｎ一層の存在により
ゲート下ｎＪ半導体領域の濃度勾配が緩やかになり、ン
ース、ドレイン間の電圧が低減し、ドレイン近傍の電界
緩和となる。そしてホットキャリアのゲート酸化膜１９
ａ中への注入を抑制することができる。
内部回路２のデバイスにおい’Ｃ，Ｎ−ＭＯＳ １をオ
フセットゲート構造としたために、ｎ一層の存在により
ゲート下ｎＪ半導体領域の濃度勾配が緩やかになり、ン
ース、ドレイン間の電圧が低減し、ドレイン近傍の電界
緩和となる。そしてホットキャリアのゲート酸化膜１９
ａ中への注入を抑制することができる。
また保護回路５においても、クランプＭＯ８ＦＥＴ３を
オフセットゲート構造としたため、二重ドレイン構造の
場合よりもｐｎ接合のブレークダウン電圧が下がる。こ
れによりドレイン９と５ｉ０２１９の境界面近傍で発生
した電荷が基板に吸収されるのでゲート酸化膜１９ （
１９ａ）の静電破壊が防止される。しかもゲート酸化膜
１９の静電破壊耐圧を向上させることができる。
オフセットゲート構造としたため、二重ドレイン構造の
場合よりもｐｎ接合のブレークダウン電圧が下がる。こ
れによりドレイン９と５ｉ０２１９の境界面近傍で発生
した電荷が基板に吸収されるのでゲート酸化膜１９ （
１９ａ）の静電破壊が防止される。しかもゲート酸化膜
１９の静電破壊耐圧を向上させることができる。
以上のようにオフセットゲート構造プロセスを内部回路
２と入力部静電保護回路５に適用しても、ホットキャリ
アによる特性劣化防止対策と静電破壊耐圧低下防止対策
の両立を図ることができる。
２と入力部静電保護回路５に適用しても、ホットキャリ
アによる特性劣化防止対策と静電破壊耐圧低下防止対策
の両立を図ることができる。
そして、内部回路２と保護回路５とを共にオフセットゲ
ートデバイスで同時に形成したため、保護回路５の形成
領域のみをマスクし工いた工程な低減できる。
ートデバイスで同時に形成したため、保護回路５の形成
領域のみをマスクし工いた工程な低減できる。
内部回路のＭＯＳＦＥＴおよび保護回路のクランプＭＯ
８ＦＥＴをオフセットゲート構造としたことにより、両
回路を同時に形成でき、保護回路形成領域のみをマスク
していた工程を不要とすることができる。
８ＦＥＴをオフセットゲート構造としたことにより、両
回路を同時に形成でき、保護回路形成領域のみをマスク
していた工程を不要とすることができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
たとえば内部回路の構成素子としてＰチャネルＭＯ８Ｆ
ＥＴ （Ｐ−ＭＯＳ ）や、Ｐ−ＭＯＳとＮ−ＭＯＳか
らなる回路の場合でもよい。
ＥＴ （Ｐ−ＭＯＳ ）や、Ｐ−ＭＯＳとＮ−ＭＯＳか
らなる回路の場合でもよい。
以上の説明では、王として本発明者によってなされた発
明をその背景となった利用分野であるＭＯＳメモリに適
用した場合について説明したが、それに限定されるもの
ではなく、ホットキャリアによる特性劣化防止対策と静
電破壊耐圧低下防止対策の両立を必要とするＭＯＳＩＣ
一般に適用することができる。
明をその背景となった利用分野であるＭＯＳメモリに適
用した場合について説明したが、それに限定されるもの
ではなく、ホットキャリアによる特性劣化防止対策と静
電破壊耐圧低下防止対策の両立を必要とするＭＯＳＩＣ
一般に適用することができる。
第１図はＭＯＳメモリアレーを構成する内部回路と入力
部静電保護回路の結線図、 第２図は本発明の一実施例を示す要部縦断面図である。 １・・・Ｎ−ＭＯＳ、２・・・内部回路、３・・・クラ
ンプＭＯ８ＦＥＴ、４・・・抵抗又は拡散層抵抗、５・
・・入力部静電保護回路、６・・・Ｐ型基板、７，１０
・・・ソース、８，９・・・ドレイン、１１．１２・・
・シリサイドゲート。
部静電保護回路の結線図、 第２図は本発明の一実施例を示す要部縦断面図である。 １・・・Ｎ−ＭＯＳ、２・・・内部回路、３・・・クラ
ンプＭＯ８ＦＥＴ、４・・・抵抗又は拡散層抵抗、５・
・・入力部静電保護回路、６・・・Ｐ型基板、７，１０
・・・ソース、８，９・・・ドレイン、１１．１２・・
・シリサイドゲート。
Claims (1)
- 【特許請求の範囲】 １、ＭＩＳＦＥＴからなる内部回路と、クランプ用ＭＩ
ＳＦＥＴとを有する保護回路とを１チップ上に形成して
なる半導体集積回路装置において、前記内部回路および
前記保護回路を構成するＭＩＳＦＥＴをオフセットゲー
ト構造で構成したことを特徴とする半導体集積回路装置
。 ２、前記オフセットゲート構造はゲート電極の両側面に
形成したサイドウォールをマスクとして形成されてなる
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14420584A JPS6124268A (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14420584A JPS6124268A (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6124268A true JPS6124268A (ja) | 1986-02-01 |
Family
ID=15356666
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14420584A Pending JPS6124268A (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6124268A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
-
1984
- 1984-07-13 JP JP14420584A patent/JPS6124268A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6455895B1 (en) | 1998-04-23 | 2002-09-24 | Nec Corporation | Overvoltage protector having same gate thickness as the protected integrated circuit |
| US6614282B2 (en) | 2001-10-15 | 2003-09-02 | Denso Corporation | Clamp circuit for a semiconductor integrated circuit device |
| US6737905B1 (en) | 2002-02-26 | 2004-05-18 | Denso Corporation | Clamp circuit |
| US6794921B2 (en) | 2002-07-11 | 2004-09-21 | Denso Corporation | Clamp circuit |
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