CN101521206A - 只读内存单元阵列结构 - Google Patents
只读内存单元阵列结构 Download PDFInfo
- Publication number
- CN101521206A CN101521206A CN200910009551A CN200910009551A CN101521206A CN 101521206 A CN101521206 A CN 101521206A CN 200910009551 A CN200910009551 A CN 200910009551A CN 200910009551 A CN200910009551 A CN 200910009551A CN 101521206 A CN101521206 A CN 101521206A
- Authority
- CN
- China
- Prior art keywords
- transistor
- cell array
- source electrode
- transistor seconds
- drain electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 claims abstract description 20
- 238000003860 storage Methods 0.000 claims description 47
- 239000002184 metal Substances 0.000 claims description 29
- 239000011229 interlayer Substances 0.000 claims description 18
- 238000005520 cutting process Methods 0.000 claims description 3
- 239000010410 layer Substances 0.000 claims 4
- 238000002955 isolation Methods 0.000 abstract description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 20
- 229920005591 polysilicon Polymers 0.000 description 20
- 230000000694 effects Effects 0.000 description 18
- 238000010586 diagram Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 4
- 230000008859 change Effects 0.000 description 3
- 230000009467 reduction Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000725 suspension Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
- H10B20/27—ROM only
- H10B20/30—ROM only having the source region and the drain region on the same level, e.g. lateral transistors
- H10B20/34—Source electrode or drain electrode programmed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
- Read Only Memory (AREA)
- Element Separation (AREA)
Abstract
本发明公开了一种只读内存单元阵列结构，其包含：一延伸且连续的有源区域；一第一晶体管，形成在延伸且连续的有源区域上，第一晶体管形成一第一单一晶体管内存单元；一第二晶体管，也形成在延伸且连续的有源区域上，第二晶体管形成一第二单一晶体管内存单元，且为沿着延伸方向与第一单一晶体管内存单元最接近的内存单元；以及一隔离栅极，形成在延伸且连续的有源区域上，并介于第一晶体管与第二晶体管之间，其中隔离栅极与第一晶体管和第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经隔离栅极下方的延伸且连续的有源区域的一部分的有效电流。
Description
技术领域
本发明涉及半导体内存，特别是涉及半导体只读(ROM)单元阵列结构。
背景技术
半导体ROM为一种固态内存，其以将希望的资料永久储存于其中的形式制造。每一个典型ROM单元仅具有一个晶体管，当晶体管被一字线或一位线选择时，此晶体管不是在“接通”状态就是在“断开”状态。典型字线耦合至单元晶体管(cell transistor)的栅极。典型位线耦合至单元晶体管的漏极，而单元晶体管的源极一般耦合至接地(VSS)。然后，“接通”或“断开”状态取决于位线通过特定单元晶体管到VSS的路径是电性连接还是电性分离。该路径可由一屏蔽决定，例如接触、介层窗(via)或有源区域(OD)。例如，当一单元晶体管的源极并未接触VSS，此单元晶体管为“断开”状态。
单元状态由感测放大器检测，其分别将“接通”或“断开”状态转译成逻辑“1”或逻辑“0”、或逻辑“0”或逻辑“1”。感测放大器可检测电压或电流。无论是电压还是电流，单元晶体管的“接通”或“断开”状态之间的差值应该尽可能得大，使得感测放大器能很快且正确地检测出状态。对于传统的ROM单元，单元晶体管的信道宽度及信道长度是决定上述差值的主要因素。当工艺技术进入纳米时代，单元晶体管的信道宽度及信道长度对于多晶硅间隔效应(poly spacing effect，PSE)及浅沟渠隔离(STI)应力效应(LOD)和应变效应(strain effect)等布局环境非常敏感。这些效应将大大影响信道宽度及信道长度，因此降低单元晶体管的感测边限(sensingmargin)。增加晶体管大小(单元大小)或降低内存操作速度可补偿布局环境效应，但会对产品价格及效能造成冲击。
图1A为一示意图，说明一已知ROM单元阵列，其具有两个例示的内存单元110[i]及110[i+1]。对于内存单元110[i]，NMOS晶体管105[i]具有一栅极及一漏极，其分别连接至一字线(WL[i])及一位线(BL)。NMOS晶体管105[i]的源极与接地(VSS)断开连接，即打开开关108[i]使源极浮接。因此，当驱动WL[i]及BL选择内存单元110[i]时，BL不会检测到任何电流，其被转译成逻辑“0”。对于内存单元110[i+1]，NMOS晶体管105[i+1]具有一栅极及一漏极，其分别连接至字线(WL[i+1])及相同的位线(BL)。NMOS晶体管105[i+1]的源极通过关闭开关108[i+1]连接至接地(VSS)。因此，当驱动WL[i+1]及BL选择内存单元110[i+1]时，BL可检测到NMOS晶体管105[i+1]的导通电流，其被转译成逻辑“1”。
图1B为一布局图，说明图1A的已知的ROM单元阵列的布局实施。NMOS晶体管110[i]具有有源区域(OD)120[i]、多晶硅栅极127[i]及连接NMOS晶体管110[i]的漏极至BL(未显示)的接触123[i]。NMOS晶体管110[i]的源极区域125[i]没有接触。此为一种打开开关108[i](参考图1A)的特别实施方式。NMOS晶体管110[i+1]具有有源区域(OD)120[i+1]、多晶硅栅极127[i+1]及连接NMOS晶体管110[i+1]的漏极至BL(未显示)的接触123[i+1]。NMOS晶体管110[i+1]的源极区域具有接触125[i+1]。此为一种关闭开关108[i+1](参考图1A)的特别实施方式。
参考图1B，多晶硅字线WL[i]及WL[i+1]可造成多晶硅间隔效应。对于现今的硅工艺，当OD区域120[i]及120[i+1]之间的间隔维持在最小值以减小晶粒大小时，OD区域120[i]及120[i+1]之间的隔离(isolation)通过浅沟渠隔离(STI)达成，其会造成应力效应及应变效应。如之前的讨论，这些布局相关的效应会影响内存单元的感测边限(sensing margin)。因此，在不会大大地增加ROM单元阵列的大小或降低ROM单元阵列的速度的情况下，有一种可减轻这些布局相关效应的ROM单元架构是较为理想的。
发明内容
鉴于上述，本发明提供了一种半导体内存单元阵列，其包含：一延伸且连续的有源区域；一第一晶体管，形成在延伸且连续的有源区域上，第一晶体管形成第一单一晶体管内存单元；一第二晶体管，也形成在延伸且连续的有源区域上，第二晶体管形成第二单一晶体管内存单元，且为沿着延伸方向与第一单一晶体管内存单元最接近的内存单元；以及一隔离栅极，形成在延伸且连续的有源区域上，并介于第一与第二晶体管之间，其中隔离栅极与第一晶体管及第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经隔离栅极下方的延伸且连续的有源区域的一部分的有效电流。
根据本发明的一方面，内存单元的状态由从内存单元的源极至VSS的接触是否存在而定。
根据本发明的另一方面，内存单元的状态由连接内存单元的源极至VSS的介层窗是否存在而定。
根据本发明的另一方面，内存单元的状态由内存单元的漏极至对应的位线的接触是否存在而定。
根据本发明的再一方面，内存单元的状态由连接内存单元的漏极至对应的位线的介层窗是否存在而定。
然而，本发明的结构及操作方法与其额外的目的及优点将可从以下参照附图对特定实施例的描述得到最佳的理解。
附图说明
图1A为说明一已知ROM单元阵列的示意图。
图1B为说明图1A的已知的ROM单元阵列的一布局实施的布局图。
图2A为根据本发明的第一实施例说明一ROM单元阵列的示意图。
图2B为说明图2A的ROM单元阵列的一布局实施的布局图。
图3A为根据本发明的第二实施例说明一ROM单元阵列的示意图。
图3B为说明图3A的ROM单元阵列的一布局实施的布局图。
具体实施方式
本发明将参照附图，其中类似的参照标号代表类似的组件，例示地而非限制地被描述出来。
以下将提供对一ROM单元阵列结构的详细描述，根据本发明，用一永久断开的晶体管取代一字线(BL)方向上的两个相邻内存单元的浅沟渠隔离(STI)。
图2A为根据本发明的第一实施例，说明一ROM单元阵列的示意图，其包含于一NMOS晶体管230、位于一BL方向上的两个相邻内存单元210[i]与210[i+1]之间。内存单元210[i]及210[i+1]分别与图1A所示的已知的内存单元110[i]及110[i+1]是相同的，故在此不需要更进一步的描述。NMOS晶体管230的栅极连接至VSS。NMOS晶体管230的源极及漏极分别连接至内存单元210[i]及210[i+1]的VSS。因此，NMOS晶体管230永久处于断开状态，且不会在ROM单元阵列中进行任何电子作用。然而，NMOS晶体管230可提供布局效益。
图2B为说明图2A的ROM单元阵列的一布局实施的布局图。在此，一连续的有源区域(OD)220在BL方向上布设于内存单元210[i]及210[i+1]。多晶硅栅极235(其提供VSS)起到分离两个内存晶体管210[i]与210[i+1]的作用。对于已知的ROM单元阵列，如图1B所示，该分离通过一浅沟渠隔离(STI)达成，因为OD区域120[i]及120[i+1]非常靠近，使其具有应力及应变效应。当从图2B的内存单元阵列结构中除去STI区域时，STI应力及应变效应也被除去。此外，随着多晶硅栅极235的增加，在整个图2B的ROM单元阵列上，多晶硅的置放具有更平均的间隔，因此，根据本发明第一实施例的内存单元阵列结构具有较小的多晶硅间隔效应。
再参照图2B，其它布局特性，例如图2B的多晶硅栅极227[i]及227[i+1]、以及接触223[i]、223[i+1]及225[i+1]与图1B所对应的布局特性是相同的，且不需要更进一步的描述。实际上，ROM的单元状态由VSS至源极的接触是否存在而定。例如，当内存单元210[i]被寻址(addressed)或选择时，其没有VSS至源极的接触，因此为“断开”状态。反之，当内存单元210[i+1]被寻址或选择时，其具有VSS至源极的接触225[i+1]，因此为“接通”状态。
图3A为根据本发明的一第二实施例说明一ROM单元阵列的示意图。第二实施例与第一实施例的不同之处在于，并非如图2A中一内存单元晶体管的源极与VSS的连接断开，以改变内存单元的状态，而是如图3A中一内存单元晶体管的漏极与VSS的连接断开，以改变内存单元的状态。
再参照图3A，内存单元310[i]具有NMOS晶体管205[i]，NMOS晶体管205[i]的源极及栅极分别连接至VSS及WL[i]。NMOS晶体管205[i]的漏极通过开关308[i]而与BL断开连接。因此，当内存单元310[i]被选择时，没有电流可被读取到，且内存单元310[i]代表“断开”状态。相邻的内存单元310[i+1]具有NMOS晶体管205[i+1]，NMOS晶体管205[i+1]的源极及栅极分别连接至VSS及WL[i+1]。NMOS晶体管205[i]的漏极通过开关308[i+1]而连接至BL。因此，当内存单元310[i+1]被选择时，会有电流被读取到，故内存单元310[i+1]代表“接通”状态。
再参照图3A，隔离NMOS晶体管330的栅极永久连接至VSS。因此，NMOS晶体管330是永远断开的，并且能有效地隔离相邻两个NMOS晶体管205[i]与205[i+1]的漏极。
图3B为说明图3A的ROM单元阵列的一布局实施的布局图。连续的OD区域320布设于相邻的内存单元310[i]及310[i+1]。NMOS晶体管310[i]具有多晶硅栅极327[i]、源极接触323[i]及漏极接触325[i]。金属1水平线340[i]触及源极接触323[i]。金属2垂直线362通过介层窗352[i]触及金属1水平线340[i]。金属2垂直线362最后连接至VSS。漏极接触325[i]连接至金属1接合垫(landingpad)342[i]。作为BL的金属2垂直线362在OD区域320上方延伸。但是，并没有介层窗使金属2垂直线360连接至金属1接合垫342[i]。因此，NMOS晶体管310[i]的漏极与BL断开连接，即图3A的开关308[i]以BL 360与漏极接合垫342[i]间的介层窗不存在的方式来实施。类似地，NMOS晶体管310[i+1]具有多晶硅栅极327[i+1]、源极接触323[i+1]及漏极接触325[i+1]。金属1水平线340[i+1]触及源极接触323[i+1]。金属2垂直线362通过介层窗352[i+1]触及金属1水平线340[i]，以将NMOS晶体管310[i+1]的源极连接至VSS。漏极接触325[i]连接至金属1接合垫342[i+1]。金属2 BL 360通过介层窗350[i+1]连接至金属1接合垫342[i+1]。因此，NMOS晶体管310[i+1]的漏极连接至BL，即图3A的开关308[i+1]以BL 360与漏极接合垫342[i+1]间的介层窗350[i+1]存在的方式来实施。
再参照图3B，连接至VSS(未显示)的多晶硅水平线335被置放在相邻的NMOS晶体管310[i]与310[i+1]的漏极接触325[i]与325[i+1]之间。多晶硅水平线335隔离NMOS晶体管330的栅极，并且能有效地隔离相邻的晶体管310[i]与310[i+1]。与图2B所示的ROM单元阵列类似，连续的OD区域320可消除图1B所示的已知的ROM单元阵列产生的内存单元间STI应力及应变效应。增加图3B的单元阵列中的多晶硅水平线335可使多晶硅具有更平均的间隔，且因此减轻多晶硅间隔效应。
虽然VSS被描述为断开图2A的隔离NMOS晶体管230或图3A的隔离NMOS晶体管330，但本领域技术人员可知道任何低于NMOS晶体管230或330的临界电压的其它电压也可断开NMOS晶体管230或330，并有效地进行隔离工作。虽然仅描述了NMOS型的ROM单元阵列，但本领域技术人员可知道本发明的特征，即是，使用永久断开的有源组件取代STI，以隔离在BL方向上相邻的两个内存单元，可等效地应用于PMOS型的ROM单元阵列。本领域技术人员也知道以多晶硅隔离栅极取代STI将不会对ROM单元阵列的晶粒大小产生重大影响。
以上提供了对很多不同实施例的说明，以供实施本发明的不同特性。描述了特定实施例的组件及工艺，以帮助对于本发明的了解。当然，这些仅为实施例，而非用来限制权利要求所述的本发明的发明范围。
虽然本发明已在此具体实施于一个或更多个例子中，然而将不限于如是的详细描述，因为在不违背本发明的发明精神以及在本发明的发明范围与申请专利范围的均等物内，可进行各种修改及结构变化。因此，如以下所附申请专利范围，其将在遵循本发明的发明范围下被广泛地解释。
主要组件符号说明
NMOS晶体管 105[i]、105[i+1]205[i]、205[i+1]
开关 108[i]、108[i+1]208[i]、208[i+1]308[i]、308[i+1]
内存单元 110[i]、110[i+1]210[i]、210[i+1]，310[i+1]、
310[i+1]
有源区域 120[i]、120[i+1]
接触 123[i]、123[i+1]、125[i+1]223[i]、223[i+1]、
225[i+1]325[i]、325[i+1]
源极 125[i]
多晶硅栅极 127[i]、127[i+1]227[i]、227[i+1]、235327[i]
有源区域(OD) 220、320
源极接触 323[i]、323[i+1]
NMOS隔离晶体管 230、330
多晶硅水平线 335
金属1水平线 340[i]、340[i+1]
金属2垂直线 360
接合垫 342[i]
介层窗 350[i+1]、352[i]、352[i+1]
金属2垂直线 362
位线 BL
字线 WL[i]、WL[i+1]。
Claims (15)
1.一种半导体内存单元阵列，包含：
一延伸且连续的有源区域；
一第一晶体管，形成在所述延伸且连续的有源区域上，所述第一晶体管形成一第一单一晶体管内存单元；
一第二晶体管，也形成在所述延伸且连续的有源区域上，所述第二晶体管形成一第二单一晶体管内存单元，且为沿着延伸方向与所述第一单一晶体管内存单元最接近的内存单元；以及
一隔离栅极，形成在所述延伸且连续的有源区域上，并介于所述第一晶体管与第二晶体管之间，
其中，所述隔离栅极与所述第一晶体管及第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经所述隔离栅极下方的所述延伸且连续的有源区域的一部分的有效电流。
2.根据权利要求1所述的半导体内存单元阵列，其中，所述第一晶体管及第二晶体管是NMOS晶体管，且所述预定电压为一接地电压(VSS)。
3.根据权利要求1所述的半导体内存单元阵列，还包含布设在所述延伸方向上的一位线，所述位线连接至所述第一晶体管及第二晶体管的漏极，而所述第一晶体管的源极连接至所述预定电压，且所述第二晶体管的源极与所述预定电压的连接断开。
4.根据权利要求3所述的半导体内存单元阵列，其中，所述第一晶体管的源极通过一个或多个接触连接至所述预定电压，且所述第二晶体管的源极不具有接触。
5.根据权利要求3所述的半导体内存单元阵列，其中，所述第一晶体管的源极通过从所述第一晶体管的源极至一第一金属层的第一金属区域的一个或多个接触、以及所述第一金属层的第一金属区域与一第二金属层的第二金属区域之间的一个或多个介层窗连接至所述预定电压；且所述第二晶体管的源极与所述预定电压的连接断开，因为从所述第二晶体管的源极至所述预定电压的欲得的连接路径上不具有介层窗。
6.根据权利要求1所述的半导体内存单元阵列，还包含布设在所述延伸方向的一位线，所述位线连接至所述第一晶体管的漏极，但与所述第二晶体管的漏极的连接断开，而所述第一晶体管及所述第二晶体管的源极连接至所述预定电压。
7.根据权利要求6所述的半导体内存单元阵列，其中，所述第一晶体管的漏极通过一个或多个接触连接至所述位线，且所述第二晶体管的漏极不具有接触。
8.根据权利要求6所述的半导体内存单元阵列，其中，所述第一晶体管的漏极通过从所述第一晶体管的漏极至一第三金属层的第三金属区域的一个或多个接触、以及所述第三金属层的第三金属区域与一第四金属层的第四金属区域之间的一个或多个介层窗连接至所述位线；且所述第二晶体管的漏极与所述位线的连接断开，因为从所述第二晶体管的漏极至所述位线的欲得的连接路径上不具有介层窗。
9.一种半导体只读内存单元阵列，包含：
一延伸且连续的有源区域；
一第一晶体管，形成在所述延伸且连续的有源区域上，所述第一晶体管形成一第一单一晶体管内存单元；
一第二晶体管，也形成在所述延伸且连续的有源区域上，所述第二晶体管形成一第二单一晶体管内存单元，且为沿着延伸方向与所述第一单一晶体管内存单元最接近的内存单元；以及
一隔离栅极，形成在所述延伸且连续的有源区域上，并介于所述第一晶体管与第二晶体管之间，
其中，所述隔离栅极与所述第一晶体管及第二晶体管的栅极实质上具有相同的结构，并提供一预定电压，以切断任何流经所述隔离栅极下方的所述延伸且连续的有源区域的一部分的有效电流。
10.根据权利要求9所述的半导体只读内存单元阵列，还包含布设在所述延伸方向上的一位线，所述位线连接至所述第一晶体管及第二晶体管的漏极，而所述第一晶体管的源极连接至所述预定电压，且所述第二晶体管的源极与所述预定电压的连接断开。
11.根据权利要求10所述的半导体只读内存单元阵列，其中，所述第一晶体管的源极通过一个或多个接触连接至所述预定电压，且所述第二晶体管的源极不具有接触。
12.根据权利要求10所述的半导体只读内存单元阵列，其中，所述第一晶体管的源极通过从所述第一晶体管的源极至一第一金属层的第一金属区域的一个或多个接触、以及所述第一金属层的第一金属区域与一第二金属层的第二金属区域之间的一个或多个介层窗连接至所述预定电压；且所述第二晶体管的源极与所述预定电压的连接断开，因为从所述第二晶体管的源极至所述预定电压的欲得的连接路径上不具有介层窗。
13.根据权利要求9所述的半导体只读内存单元阵列，还包含布设在所述延伸方向的一位线，所述位线连接至所述第一晶体管的漏极，但与所述第二晶体管的漏极的连接断开，而所述第一晶体管及所述第二晶体管的源极连接至所述预定电压。
14.根据权利要求13所述的半导体只读内存单元阵列，其中，所述第一晶体管的漏极通过一个或多个接触连接至所述位线，且所述第二晶体管的漏极不具有接触。
15.根据权利要求13所述的半导体只读内存单元阵列，其中，所述第一晶体管的漏极通过从所述第一晶体管的漏极至一第三金属层的第三金属区域的一个或多个接触、以及所述第三金属层的第三金属区域与一第四金属层的第四金属区域之间的一个或多个介层窗连接至所述位线；且所述第二晶体管的漏极与所述位线的连接断开，因为从所述第二晶体管的漏极至所述位线的欲得的连接路径上不具有介层窗。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US12/039,711 US7920403B2 (en) | 2005-07-27 | 2008-02-28 | ROM cell array structure |
| US12/039,711 | 2008-02-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN101521206A true CN101521206A (zh) | 2009-09-02 |
Family
ID=41090281
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN200910009551A Pending CN101521206A (zh) | 2008-02-28 | 2009-02-19 | 只读内存单元阵列结构 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7920403B2 (zh) |
| JP (1) | JP2009206473A (zh) |
| CN (1) | CN101521206A (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034549A (zh) * | 2009-09-24 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 半导体存储器单元阵列以及半导体只读存储器单元阵列 |
| CN103325418A (zh) * | 2012-03-19 | 2013-09-25 | 台湾积体电路制造股份有限公司 | 用于rom单元的器件 |
| CN104051460A (zh) * | 2013-03-12 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 包括伪隔离栅极结构的半导体器件及其制造方法 |
| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
| CN111326508A (zh) * | 2014-03-03 | 2020-06-23 | 高通股份有限公司 | 高性能标准单元 |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102194511B (zh) * | 2011-03-29 | 2012-08-29 | 山东华芯半导体有限公司 | 储存器阵列结构及其局部字线驱动模块和驱动方法 |
| US8743580B2 (en) * | 2012-03-30 | 2014-06-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
| US10497402B2 (en) | 2012-03-30 | 2019-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Apparatus for high speed ROM cells |
| US8837192B2 (en) | 2012-10-19 | 2014-09-16 | Taiwan Semiconductor Manufacturing Company Limited | N-bit rom cell |
| US8995164B2 (en) | 2012-11-16 | 2015-03-31 | Texas Instruments Incorporated | High-performance scalable read-only-memory cell |
| US9024418B2 (en) * | 2013-03-14 | 2015-05-05 | Qualcomm Incorporated | Local interconnect structures for high density |
| US9093995B2 (en) * | 2013-05-29 | 2015-07-28 | Qualcomm Incorporated | Length-of-diffusion protected circuit and method of design |
| US9147606B2 (en) | 2013-07-10 | 2015-09-29 | Taiwan Semiconductor Manufacturing Company, Ltd. | ROM chip manufacturing structures |
| US9911727B2 (en) | 2015-03-16 | 2018-03-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Strapping structure of memory circuit |
| US10622306B2 (en) | 2018-03-26 | 2020-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure in semiconductor devices |
| US11114175B1 (en) | 2020-08-06 | 2021-09-07 | Qualcomm Incorporated | Systems and methods for providing a read only memory cell array |
| KR102481636B1 (ko) * | 2021-06-01 | 2022-12-28 | 주식회사 키파운드리 | 마스크 롬 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56157056A (en) * | 1980-05-09 | 1981-12-04 | Fujitsu Ltd | Manufacture of read-only memory |
| KR960039402A (ko) * | 1995-04-25 | 1996-11-25 | 죤.티. 레흐버그 | 집적 회로 장치 |
| JP2000012707A (ja) * | 1998-06-25 | 2000-01-14 | Seiko Epson Corp | 半導体記憶装置 |
| JP4982921B2 (ja) * | 2001-03-05 | 2012-07-25 | ルネサスエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| WO2003071553A1 (fr) * | 2002-02-20 | 2003-08-28 | Renesas Technology Corp. | Circuit integre a semi-conducteurs |
| US7042052B2 (en) * | 2003-02-10 | 2006-05-09 | Micron Technology, Inc. | Transistor constructions and electronic devices |
| JP3897730B2 (ja) * | 2003-04-23 | 2007-03-28 | 松下電器産業株式会社 | 半導体記憶装置および半導体集積回路 |
| JP2005033115A (ja) * | 2003-07-11 | 2005-02-03 | Sanyo Electric Co Ltd | 不揮発性半導体記憶装置 |
| JP2006165406A (ja) * | 2004-12-10 | 2006-06-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| US7701034B2 (en) * | 2005-01-21 | 2010-04-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dummy patterns in integrated circuit fabrication |
| JP2009020990A (ja) * | 2007-06-11 | 2009-01-29 | Renesas Technology Corp | 半導体集積回路装置 |
-
2008
- 2008-02-28 US US12/039,711 patent/US7920403B2/en active Active
- 2008-08-27 JP JP2008217992A patent/JP2009206473A/ja active Pending
-
2009
- 2009-02-19 CN CN200910009551A patent/CN101521206A/zh active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102034549A (zh) * | 2009-09-24 | 2011-04-27 | 台湾积体电路制造股份有限公司 | 半导体存储器单元阵列以及半导体只读存储器单元阵列 |
| CN102034549B (zh) * | 2009-09-24 | 2014-06-11 | 台湾积体电路制造股份有限公司 | 半导体存储器单元阵列以及半导体只读存储器单元阵列 |
| CN103325418A (zh) * | 2012-03-19 | 2013-09-25 | 台湾积体电路制造股份有限公司 | 用于rom单元的器件 |
| CN103325418B (zh) * | 2012-03-19 | 2016-06-22 | 台湾积体电路制造股份有限公司 | 用于rom单元的器件 |
| CN104051460A (zh) * | 2013-03-12 | 2014-09-17 | 台湾积体电路制造股份有限公司 | 包括伪隔离栅极结构的半导体器件及其制造方法 |
| CN104051460B (zh) * | 2013-03-12 | 2018-03-23 | 台湾积体电路制造股份有限公司 | 包括伪隔离栅极结构的半导体器件及其制造方法 |
| CN111326508A (zh) * | 2014-03-03 | 2020-06-23 | 高通股份有限公司 | 高性能标准单元 |
| US10692808B2 (en) | 2017-09-18 | 2020-06-23 | Qualcomm Incorporated | High performance cell design in a technology with high density metal routing |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2009206473A (ja) | 2009-09-10 |
| US20080170426A1 (en) | 2008-07-17 |
| US7920403B2 (en) | 2011-04-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101521206A (zh) | 只读内存单元阵列结构 | |
| US6632723B2 (en) | Semiconductor device | |
| US8120939B2 (en) | ROM cell having an isolation transistor formed between first and second pass transistors and connected between a differential bitline pair | |
| JP4823408B2 (ja) | 不揮発性半導体記憶装置 | |
| US7652927B2 (en) | Semiconductor memory device | |
| US8378426B2 (en) | Semiconductor memory device and fabrication process thereof | |
| US10134894B2 (en) | Dual gate FD-SOI transistor | |
| JPS5832789B2 (ja) | 半導体メモリ | |
| CN101512664A (zh) | 非易失性半导体存储器件及其读取、写入和删除方法 | |
| US20090057728A1 (en) | Dynamic random access memory having junction field effect transistor cell access device | |
| CN101142679A (zh) | 具有体接触的并联场效应晶体管结构 | |
| CN107077885A (zh) | 半导体器件 | |
| JP4805655B2 (ja) | 半導体記憶装置 | |
| KR100432940B1 (ko) | 엔-채널 금속 산화막 반도체 드라이버 회로 및 그 제조 방법 | |
| CN1885547B (zh) | 存储器 | |
| JP4040622B2 (ja) | 半導体記憶装置 | |
| US8872277B2 (en) | Sense amplifier structure for a semiconductor integrated circuit device | |
| JP2012114274A (ja) | 半導体装置及びその製造方法 | |
| US7825471B2 (en) | Semiconductor memory device including SRAM cell having well power potential supply region provided therein | |
| US20080192535A1 (en) | Sense amplifiers and semiconductor devices including the same | |
| JP2012028790A (ja) | 半導体装置 | |
| US10593752B2 (en) | Isolated well contact in semiconductor devices | |
| KR100339814B1 (ko) | 반도체장치 | |
| KR101689845B1 (ko) | 로컬 비트 라인 센스 앰프를 구비한 반도체 집적 회로 장치 | |
| US20240079048A1 (en) | Memory array circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20090902 |
|
| RJ01 | Rejection of invention patent application after publication |